JP2006019553A - 縦型半導体装置 - Google Patents

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Abstract

【課題】アバランシェ破壊耐量を向上させつつ、オン抵抗の上昇を防止できる縦型半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴセルはＰ型チャネル領域２の中心を頂点とした正方形を単位領域とし、縦横とも一定の配列ピッチで配置されている。ドレイン領域となるＮ型半導体基板１の表面上にＰ型チャネル領域２が選択的に形成され、Ｐ型チャネル領域２の中にＮ型ソース領域３が選択的に形成され、Ｎ型半導体基板１の表面上にゲート酸化膜を介してゲート電極４が形成されている。ソース領域３と接続するソース電極６と、Ｎ型半導体基板１の裏面にはドレイン電極７が形成されている。上から見て単位領域の中央部で、Ｐ型チャネル領域２の底部と同じかそれより深い位置にＰ型埋め込み領域９が形成されている。
【選択図】図１

Description

本発明は、縦型半導体装置に関するものであって、特にアバランシェ破壊耐量の高い縦型ＭＯＳＦＥＴに関する。
パワー用デバイス、特に高耐圧、大電流用途として縦型ＭＯＳＦＥＴが従来から用いられている（例えば特許文献１参照）。
図３は従来の技術における縦型ＭＯＳＦＥＴの模式図であり、図３（ａ）は平面図、図３（ｂ）は図３（ａ）中の直線Ａ−Ａ’に沿った断面図、図３（ｃ）は図３（ａ）中の直線Ｂ−Ｂ’に沿った断面図である。
Ｎ型半導体基板１にＭＯＳＦＥＴセルを複数個所定の配列ピッチで配置されている。このＭＯＳＦＥＴの構成は以下の通りである。まず、ドレイン領域となるＮ型半導体基板１の表面上にＰ型チャネル領域２が選択的に形成され、Ｐ型チャネル領域２の中にＮ型ソース領域３が選択的に形成され、Ｎ型半導体基板１の表面上にゲート酸化膜を介してゲート電極４が形成されている。ゲート電極４の上には層間絶縁膜５が形成されており、ソース領域３と接続するソース電極６がゲート電極４、層間絶縁膜５の上まで延びるように形成されており、Ｎ型半導体基板１の裏面にはドレイン電極７が形成されている。
ゲート電極４に正電圧を印加すると、Ｐ型チャネル領域２がＮ型に反転してソース領域３とＮ型半導体基板１間が導通し、ソース領域３からチャネル領域２を経て半導体基板１に縦型のドレイン電流が流れる。また、Ｎ型半導体基板１とソース領域３間に逆バイアス電圧を印加すると、図３（ｂ）の破線に示すように、半導体基板１に空乏層８が発生する。この空乏層８は、ＰＮ接合部近傍に発生し、これの基板厚さ方向の延びの大小で縦型ＭＯＳＦＥＴの耐圧が決まる。
上記縦型ＭＯＳＦＥＴの耐圧を決める空乏層８は、チャネル領域２の底部に沿った形状で横に延び、隣接するチャネル領域の間でチャネル領域の底部コーナ部分に沿って上に延びて山形となる。この空乏層８の山形部分８’の延びは、チャネル領域の底部コーナ部分の曲率で左右され、山形部分８’の頂点とゲート酸化膜の距離がある限界値を割ると、山形部分８’の頂点に電界が集中して、この頂点からブレークダウンが起きる。
つまり、空乏層８の山形部分８’が縦に延びる程、縦型ＭＯＳＦＥＴのブレークダウン電圧が低くなり、耐圧が悪くなる。
特開平６−２９１３２１号公報
上記した従来の縦型ＭＯＳＦＥＴでは、特に接続されている負荷が誘導性負荷である場合、ＭＯＳＦＥＴの導通時に負荷に流れる電流によって、ＭＯＳＦＥＴに逆起電力が加わる。この際、逆起電力が十分に大きいと、Ｎ型半導体基板１とＰ型チャネル領域２のＰＮ接合がアバランシェ降伏を起こしアバランシェ電流が流れる。アバランシェ電流がＮ型ソース領域３に近い部分すなわち基板表面に近い部分に流れるほど、Ｎ型基板１とＰ型チャネル領域２とＮ型ソース領域３とで形成された寄生バイポーラトランジスタは動作しやすくなる。寄生バイポーラトランジスタが動作し続けるとアバランシェ破壊が発生する。
このようにドレイン−ソース間に逆起電力が印加されると、Ｎ型基板１とＰ型チャネル領域２とのＰＮ接合部に空乏層が生じる。図３（ａ）からわかるようにＰ型チャネル領域間距離はＭＯＳＦＥＴ単位セルの一辺Ａ−Ａ’間に比べ単位セルの対角線Ｂ−Ｂ’間の方が長いため、隣接するチャネル領域間では基板側に広がる空乏層の端部から基板表面までの最短距離はＡ−Ａ’間に比べＢ−Ｂ’間の方が短い、すなわち空乏層端部は基板表面近くにまで達することとなり、Ｂ−Ｂ’間でのアバランシェ電流はＮ型ソース領域３の近傍部に流れるため、アバランシェ破壊を起こしやすい。
これを防ぐために、隣接するチャネル領域の間で基板の表面側にＰ型埋め込み領域を設ける技術が特許文献１に開示されている。
図４は従来の別の技術における縦型ＭＯＳＦＥＴの模式図であり、図４（ａ）は平面図、図４（ｂ）は図４（ａ）中の直線Ａ−Ａ’に沿った断面図、図４（ｃ）は図４（ａ）中の直線Ｂ−Ｂ’に沿った断面図である。図４に示す縦型ＭＯＳＦＥＴは、図３（ａ）に示した単位セルの対角線Ｂ−Ｂ’部の中央にＰ型埋め込み領域９’を設けた構造であり、埋め込み層９’によって空乏層の山形部分８’端部は従来構造に比べ基板表面より遠ざけられるため、従来に比べ耐圧向上はもとよりアバランシェ破壊耐量も向上させることが可能である。
しかし、図４に示した構造ではＰ型埋め込み層が基板表面側まで延びているため、オン抵抗が高くなるという問題点があった。
そこで、本発明はアバランシェ破壊耐量を向上させつつ、オン抵抗の上昇を防止できる縦型半導体装置を提供することを目的とする。
上記課題を解決するため、本発明の縦型半導体装置は、ドレイン領域となる第１導電型の半導体基板の表面側に所定の配列ピッチと形状で形成された複数の第２導電型のチャネル領域と、前記第２導電型のチャネル領域内に形成された第１導電型のソース領域と、前記第１導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備えた縦型半導体装置であって、隣接する前記第２導電型のチャネル領域の間で且つ前記第２導電型チャネル領域の底部と同じかそれより深い位置に第２導電型の埋め込み領域が形成されていることを特徴とする。
前記第２導電型チャネル領域の中心を頂点とした多角形の単位領域の中心に前記第２導電型の埋め込み領域が配置されていることが好ましい。
前記第２導電型の埋め込み領域はイオン注入により形成されることが好ましい。
本発明によれば、ＭＯＳＦＥＴセルのチャネル領域の中心を頂点とした多角形の単位領域の中心部でかつチャネル領域の底部と同じかそれよりも深い位置にチャネル領域と同一導電型の埋め込み領域を形成することで、隣接するチャネル領域間で空乏層の端部は基板表面より遠く形成されるため、アバランシェ電流はソース領域近傍部に流れず、寄生バイポーラトランジスタがオンしにくくなりアバランシェ破壊耐量は向上する。また、埋め込み領域が基板表面側まで延びていないのでチャネル領域間のＪＦＥＴ領域が狭くならず、オン抵抗の上昇も低減できる。
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の実施の形態における縦型ＭＯＳＦＥＴの模式図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）中の直線Ａ−Ａ’に沿った断面図、図１（ｃ）は図１（ａ）中の直線Ｂ−Ｂ’に沿った断面図である。
ＭＯＳＦＥＴセルはＰ型チャネル領域２の中心を頂点とした正方形を単位領域としており、縦横とも一定の配列ピッチで配置されている。ドレイン領域となるＮ型半導体基板１の表面上にＰ型チャネル領域２が選択的に形成され、Ｐ型チャネル領域２の中にＮ型ソース領域３が選択的に形成され、Ｎ型半導体基板１の表面上にゲート酸化膜を介してゲート電極４が形成されている。ゲート電極４の上には層間絶縁膜５が形成されており、ソース領域３と接続するソース電極６がゲート電極４、層間絶縁膜５の上まで延びるように形成されており、Ｎ型半導体基板１の裏面にはドレイン電極７が形成されている。
上から見て単位領域の中央部で、Ｐ型チャネル領域２の底部と同じかそれより深い位置にＰ型埋め込み領域９が形成されている。Ｐ型埋め込み領域９は、例えばＰ型チャネル領域の深さ２〜４μｍより深い位置に形成するため、ボロンイオンの加速エネルギー０．５〜３．０ＭｅＶの間で適当な条件を定めて注入することにより形成している。
この位置にＰ型埋め込み領域９を設けることにより、ソース−ドレイン間に逆方向電圧が印加された場合にも隣接するチャネル領域間で空乏層は基板表面から遠ざかって形成されるため、アバランシェ電流はソース領域近傍部に流れず、寄生バイポーラトランジスタがオンしにくくなりアバランシェ破壊耐量を向上することができる。
またチャネル領域２の底部と同じかそれより深い位置に埋め込み領域９を形成することで、チャネル領域間のＪＦＥＴ領域が狭くならないのでオン抵抗の上昇も低減できる。
図２は本発明の実施の形態における縦型ＭＯＳＦＥＴの変形例の平面図である。ＭＯＳＦＥＴセルはＰ型チャネル領域２の中心を頂点とした正三角形を単位領域としており、縦横は一定の配列ピッチで配置されている。Ｐ型埋め込み領域９は正三角形の中央に形成されている。
この変形例の場合も図１に示したのと同様にアバランシェ耐量を向上させつつ、オン抵抗の上昇を抑制できる。
本発明に係る縦型半導体装置は、高電圧、大電流用途のパワー用半導体装置として特に有用である。
本発明の実施の形態における縦型ＭＯＳＦＥＴの模式図であり、（ａ）は平面図、（ｂ）は直線Ａ−Ａ’に沿った断面図、（ｃ）はＢ−Ｂ’に沿った断面図 本発明の実施の形態における縦型ＭＯＳＦＥＴの変形例の平面図 従来の技術における縦型ＭＯＳＦＥＴの模式図であり、（ａ）は平面図、（ｂ）は直線Ａ−Ａ’に沿った断面図、（ｃ）はＢ−Ｂ’に沿った断面図 従来の別の技術における縦型ＭＯＳＦＥＴの模式図であり、（ａ）は平面図、（ｂ）は直線Ａ−Ａ’に沿った断面図、（ｃ）はＢ−Ｂ’に沿った断面図
符号の説明
１ Ｎ型半導体基板（ドレイン領域）
２ Ｐ型チャネル領域
３ Ｎ型ソース領域
４ ゲート電極
５ 層間絶縁膜
６ ソース電極
７ ドレイン電極
８ 空乏層
８’ 空乏層の山形部分
９、９’ Ｐ型埋め込み領域

Claims (3)

  1. ドレイン領域となる第１導電型の半導体基板の表面側に所定の配列ピッチと形状で形成された複数の第２導電型のチャネル領域と、
    前記第２導電型のチャネル領域内に形成された第１導電型のソース領域と、
    前記第１導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極を備えた縦型半導体装置であって、
    隣接する前記第２導電型のチャネル領域の間で且つ前記第２導電型チャネル領域の底部と同じかそれより深い位置に第２導電型の埋め込み領域が形成されていることを特徴とする縦型半導体装置。
  2. 前記第２導電型チャネル領域の中心を頂点とした多角形の単位領域の中心に前記第２導電型の埋め込み領域が配置されていることを特徴とする請求項１記載の縦型半導体装置。
  3. 前記第２導電型の埋め込み領域はイオン注入により形成されることを特徴とする請求項１または２記載の縦型半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011258640A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
JP2015057851A (ja) * 2014-11-19 2015-03-26 三菱電機株式会社 半導体装置
JP2017055145A (ja) * 2016-12-22 2017-03-16 三菱電機株式会社 半導体装置
CN109478513A (zh) * 2016-07-19 2019-03-15 三菱电机株式会社 半导体装置及其制造方法
WO2019225567A1 (ja) * 2018-05-23 2019-11-28 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607764A (ja) * 1983-06-13 1985-01-16 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 半導体装置
JPS6188566A (ja) * 1984-09-26 1986-05-06 エヌ・ベー・フイリツプス・フルーイランペンフアブリケン 高電圧半導体装置
JPS63252480A (ja) * 1987-04-09 1988-10-19 Mitsubishi Electric Corp 縦形モス電界効果トランジスタ
JPH04132264A (ja) * 1990-09-21 1992-05-06 Shindengen Electric Mfg Co Ltd 絶縁ゲート型電界効果トランジスタ
JPH06291321A (ja) * 1993-03-31 1994-10-18 Nec Kansai Ltd 電界効果トランジスタ
JPH0778978A (ja) * 1993-09-07 1995-03-20 Toyota Central Res & Dev Lab Inc 縦型ｍｏｓ電界効果トランジスタ
JPH08222735A (ja) * 1995-02-17 1996-08-30 Fuji Electric Co Ltd 縦型トレンチｍｉｓｆｅｔおよびその製造方法
JPH09213954A (ja) * 1996-01-31 1997-08-15 Matsushita Electric Works Ltd 縦型ｍｏｓトランジスタ及び静電誘導トランジスタ及びトレンチ構造のｍｏｓトランジスタ、及び、縦型半導体装置の製造方法
JP2001077354A (ja) * 1999-08-31 2001-03-23 Miyazaki Oki Electric Co Ltd 縦型絶縁ゲート半導体装置
JP2004022693A (ja) * 2002-06-14 2004-01-22 Toshiba Corp 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS607764A (ja) * 1983-06-13 1985-01-16 エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン 半導体装置
JPS6188566A (ja) * 1984-09-26 1986-05-06 エヌ・ベー・フイリツプス・フルーイランペンフアブリケン 高電圧半導体装置
JPS63252480A (ja) * 1987-04-09 1988-10-19 Mitsubishi Electric Corp 縦形モス電界効果トランジスタ
JPH04132264A (ja) * 1990-09-21 1992-05-06 Shindengen Electric Mfg Co Ltd 絶縁ゲート型電界効果トランジスタ
JPH06291321A (ja) * 1993-03-31 1994-10-18 Nec Kansai Ltd 電界効果トランジスタ
JPH0778978A (ja) * 1993-09-07 1995-03-20 Toyota Central Res & Dev Lab Inc 縦型ｍｏｓ電界効果トランジスタ
JPH08222735A (ja) * 1995-02-17 1996-08-30 Fuji Electric Co Ltd 縦型トレンチｍｉｓｆｅｔおよびその製造方法
JPH09213954A (ja) * 1996-01-31 1997-08-15 Matsushita Electric Works Ltd 縦型ｍｏｓトランジスタ及び静電誘導トランジスタ及びトレンチ構造のｍｏｓトランジスタ、及び、縦型半導体装置の製造方法
JP2001077354A (ja) * 1999-08-31 2001-03-23 Miyazaki Oki Electric Co Ltd 縦型絶縁ゲート半導体装置
JP2004022693A (ja) * 2002-06-14 2004-01-22 Toshiba Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011258640A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
JP2015057851A (ja) * 2014-11-19 2015-03-26 三菱電機株式会社 半導体装置
CN109478513A (zh) * 2016-07-19 2019-03-15 三菱电机株式会社 半导体装置及其制造方法
US10516017B2 (en) 2016-07-19 2019-12-24 Mitsubishi Electric Corporation Semiconductor device, and manufacturing method for same
JP2017055145A (ja) * 2016-12-22 2017-03-16 三菱電機株式会社 半導体装置
WO2019225567A1 (ja) * 2018-05-23 2019-11-28 三菱電機株式会社 炭化珪素半導体装置および電力変換装置

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