WO2019225567A1 - 炭化珪素半導体装置および電力変換装置 - Google Patents

炭化珪素半導体装置および電力変換装置 Download PDF

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WO2019225567A1
WO2019225567A1 PCT/JP2019/020006 JP2019020006W WO2019225567A1 WO 2019225567 A1 WO2019225567 A1 WO 2019225567A1 JP 2019020006 W JP2019020006 W JP 2019020006W WO 2019225567 A1 WO2019225567 A1 WO 2019225567A1
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silicon carbide
semiconductor device
body region
carbide semiconductor
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PCT/JP2019/020006
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文寿 山本
健介 田口
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三菱電機株式会社
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a power conversion device.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • MOSFETs it is pointed out, for example, in Japanese Patent Laid-Open No. 4-132264 (Patent Document 1) that there is a trade-off relationship between low on-resistance and high withstand voltage.
  • Patent Document 1 The most widely used semiconductor material for MOSFETs is silicon (Si), in which case the withstand voltage is usually caused by dielectric breakdown due to the application of a high electric field to the semiconductor. To be determined.
  • SiC silicon carbide
  • the critical electric field of SiC is higher than the critical electric field of Si and is about 4 to 7 (MV / cm).
  • Patent Document 2 a p-well region and an n-source region are formed on an n ⁇ layer in order to obtain a MOSFET structure.
  • the impurity concentration of the p-well region is about 1 ⁇ 10 17 to 5 ⁇ 10 17 cm ⁇ 3 and the depth of the p-well region is about 0.6 ⁇ m.
  • a region between the p-well regions facing each other is referred to as a JFET (Junction Field Effect Transistor) region. Since the electric field tends to be relatively high on the JFET region, breakdown of the gate insulating film tends to occur particularly on the JFET region.
  • JFET Joint Field Effect Transistor
  • the depth of the p-type region is desirably shallower than the depth of the p-well region from the viewpoint of further suppressing an increase in on-resistance, and is, for example, about 0.1 ⁇ m.
  • the depletion layer formed by the impurity region when the silicon carbide semiconductor device is in the off state is not deep enough. It is difficult to extend. Therefore, the strength of the electric field applied to the gate insulating film above the depletion layer cannot be sufficiently suppressed. Therefore, it is difficult to sufficiently suppress deterioration and dielectric breakdown of the gate insulating film due to application of a high electric field to the gate insulating film.
  • the present invention has been made to solve the above-described problems, and one object thereof is a silicon carbide semiconductor capable of suppressing deterioration and dielectric breakdown of a gate insulating film and suppressing on-resistance. Is to provide a device.
  • the silicon carbide semiconductor device of the present invention has a drift layer, a plurality of body regions, an impurity region, and a gate insulating film.
  • the drift layer is made of silicon carbide and has the first conductivity type.
  • the plurality of body regions have a second conductivity type different from the first conductivity type, and are provided on the drift layer.
  • the plurality of body regions include a first body region, a second body region, and a third body region.
  • the second body region is adjacent to the first body region.
  • the third body region is adjacent to each of the first body region and the second body region, is separated from the first body region by a first distance, and is a second distance greater than the first distance from the second body region. Have been separated.
  • the impurity region has the second conductivity type, is provided on the drift layer, is disposed between the second body region and the third body region, and is separated from the plurality of body regions.
  • the maximum depth position is the same as or deeper than the maximum depth position of the plurality of body regions.
  • the gate insulating film is disposed above the plurality of body regions and impurity regions.
  • the first to third body regions are mentioned, but this does not mean that the total number of body regions is three.
  • the number of body regions is an arbitrary number of three or more.
  • the impurity region provided between the second body region and the third body region has a maximum depth position that is the same as or deeper than the maximum depth position of these body regions.
  • the depletion layer formed by the impurity region extends to a deeper position. Therefore, the strength of the electric field applied to the gate insulating film on the depletion layer is suppressed.
  • the impurity region is separated from the body region. Thereby, when the silicon carbide semiconductor device is in the ON state, a current path is ensured between the impurity region and the body region.
  • the on-resistance of the silicon carbide semiconductor device can be suppressed.
  • deterioration and dielectric breakdown of the gate insulating film can be suppressed, and the on-resistance can be suppressed.
  • FIG. 3 is a partial top view schematically showing the configuration of the silicon carbide device in the first embodiment of the present invention while omitting illustration of a source electrode.
  • FIG. 2 is a partial top view schematically showing a configuration of a semiconductor layer included in the silicon carbide device in the first embodiment of the present invention in the field of view of FIG. 1.
  • FIG. 3 is a partial cross sectional view schematically showing a configuration of a silicon carbide device in the first embodiment of the present invention along line III-III in FIGS. 1 and 2.
  • FIG. 4 is a partial cross sectional view schematically showing a configuration of the silicon carbide device in the first embodiment of the present invention along line IV-IV in FIGS. 1 and 2.
  • FIG. 1 is a partial top view schematically showing the configuration of the silicon carbide device in the first embodiment of the present invention while omitting illustration of a source electrode.
  • FIG. 2 is a partial top view schematically showing a configuration of a semiconductor layer included in the silicon carbide device in the first embodiment of the
  • FIG. 3 is a partial plan view schematically showing the arrangement of body regions and impurity regions in the semiconductor layer of FIG. 2. It is a partial top view which shows roughly arrangement
  • FIG. 5 is a partial cross-sectional view showing a configuration of a silicon carbide semiconductor device of a second comparative example and a depletion layer in an off state in a field of view corresponding to FIG.
  • FIG. 6 is a partial top view showing a configuration of a semiconductor layer included in a silicon carbide semiconductor device of a third comparative example with a field of view corresponding to FIG. FIG.
  • FIG. 9 is a partial cross sectional view showing a configuration of a silicon carbide semiconductor device of a third comparative example and a depletion layer in an off state along line IX-IX in FIG. 8.
  • FIG. 9 is a partial cross sectional view showing a configuration of a silicon carbide semiconductor device of a third comparative example and a depletion layer in an off state along line XX in FIG. 8.
  • FIG. 5 is a partial cross-sectional view showing an example of formation of a depletion layer in the off state of the silicon carbide device in the first embodiment of the present invention in the visual field of FIG.
  • FIG. 9 is a partial cross sectional view showing a configuration of a silicon carbide semiconductor device of a third comparative example and a depletion layer in an off state along line IX-IX in FIG. 8.
  • FIG. 9 is a partial cross sectional view showing a configuration of a silicon carbide semiconductor device of a third comparative example and a depletion layer in an off state along line
  • FIG. 5 is a partial cross sectional view schematically showing one step of a method for manufacturing the silicon carbide device in Embodiment 1 of the present invention in a field of view corresponding to FIG. 4.
  • FIG. 5 is a partial cross sectional view schematically showing one step of a method for manufacturing the silicon carbide device in Embodiment 1 of the present invention in a field of view corresponding to FIG. 4.
  • FIG. 5 is a partial cross sectional view schematically showing one step of a method for manufacturing the silicon carbide device in Embodiment 1 of the present invention in a field of view corresponding to FIG. 4.
  • FIG. 5 is a partial cross sectional view schematically showing one step of a method for manufacturing the silicon carbide device in Embodiment 1 of the present invention in a field of view corresponding to FIG. 4.
  • FIG. 5 is a partial cross sectional view schematically showing one step of a method for manufacturing the silicon carbide device in Embodiment 1 of the present invention in a field of view corresponding to FIG. 4.
  • FIG. 5 is a partial cross sectional view schematically showing one step of a method for manufacturing the silicon carbide device in Embodiment 1 of the present invention in a field of view corresponding to FIG. 4.
  • FIG. 5 is a partial cross sectional view schematically showing a configuration of a silicon carbide device in a second embodiment of the present invention in a field of view corresponding to FIG. 4.
  • FIG. 5 is a partial cross sectional view schematically showing a configuration of a silicon carbide device in a third embodiment of the present invention in a field of view corresponding to FIG. 4.
  • FIG. 5 is a partial cross sectional view schematically showing a configuration of a silicon carbide device in a fourth embodiment of the present invention in a field of view corresponding to FIG. 4.
  • FIG. 7 is a partial top view schematically showing a configuration of a semiconductor layer included in a silicon carbide device in a fifth embodiment of the present invention in a field of view corresponding to FIG. 2.
  • FIG. 21 is a partially enlarged view of FIG. 20.
  • FIG. 24 is a partial cross sectional view schematically showing a configuration of a silicon carbide device in a sixth embodiment of the present invention along line XXII-XXII in FIG. 23.
  • FIG. 23 is a partial plan view schematically showing the arrangement of body regions and impurity regions in the semiconductor layer of FIG. 22. It is a block diagram which shows roughly the structure of the power conversion system to which the power converter device in Embodiment 7 of this invention was applied.
  • FIG. 1 is a partial top view schematically showing the configuration of the MOSFET 101 while omitting the illustration of the source electrode 31.
  • FIG. 2 is a partial top view schematically showing the configuration of the epitaxial layer 91 (semiconductor layer) included in the MOSFET 101.
  • FIG. 3 is a partial cross-sectional view schematically showing the configuration of MOSFET 101 along line III-III in FIGS.
  • FIG. 4 is a partial cross-sectional view schematically showing the configuration of MOSFET 101 along line IV-IV in FIGS.
  • MOSFET 101 includes SiC substrate 1 (silicon carbide substrate), epitaxial layer 91, gate oxide film 8 (gate insulating film), gate electrode 9, interlayer insulating film 10, and source electrode 31 (first main electrode). And a drain electrode 32 (second main electrode).
  • Epitaxial layer 91 includes drift layer 20, a plurality of body regions 5 (back gate regions), a plurality of source regions 6, a plurality of contact regions 7, and a plurality of electric field relaxation regions 12 (impurity regions). ing.
  • the drift layer 20 is made of SiC and has an n-type (first conductivity type).
  • the plurality of body regions 5 have p-type (second conductivity type different from the first conductivity type) and are provided on the drift layer 20.
  • Source region 6 has an n-type and is provided on each of body regions 5.
  • Source region 6 is separated from drift layer 20 by body region 5.
  • Contact region 7 has p-type and extends from the surface of epitaxial layer 91 to body region 5.
  • the impurity concentration of contact region 7 is preferably higher than the impurity concentration of body region 5.
  • the electric field relaxation region 12 has a p-type.
  • the electric field relaxation region 12 is provided on the drift layer 20.
  • the electric field relaxation region 12 is separated from each of the plurality of body regions 5.
  • the electric field relaxation region 12 has the same maximum depth position DPr as the maximum depth position DPw of the body region 5.
  • the “maximum depth position” corresponds to the maximum dimension in the depth direction (vertical direction in FIG. 4) from the surface of the epitaxial layer 91 (upper surface in FIG. 4).
  • the maximum depth position is regarded as the same.
  • the process error is preferably within ⁇ 10%, more preferably within ⁇ 5%.
  • the source region 6 is not provided on the electric field relaxation region 12. Therefore, unlike the body region 5, the electric field relaxation region 12 does not have a function of forming a channel of the transistor. Further, the contact region 7 is not provided on the electric field relaxation region 12.
  • the electric field relaxation region 12 may be insulated from the source electrode 31, and the electric potential of the electric field relaxation region 12 may be in a floating state.
  • the electric field relaxation region 12 in the floating state has a potential between the potential of the body region 5 (approximately the source potential) and the potential of the drift layer 20 (approximately the drain potential). Since the potential of the electric field relaxation region 12 is determined by the balance between the potential of the body region 5 and the potential of the drift layer 20, it is affected by the potential of the body region 5 and the potential of the drift layer 20.
  • FIG. 5 is a partial plan view schematically showing the arrangement of first body region 5a, second body region 5b, third body region 5c, fourth body region 5d, and electric field relaxation region 12 in epitaxial layer 91. .
  • the first body region 5a, the second body region 5b, the third body region 5c, and the fourth body region 5d are included in the plurality of body regions 5 (FIGS. 2 to 4) described above.
  • Second body region 5b is adjacent to first body region 5a in the vertical direction in the figure.
  • the third body region 5c is adjacent to the first body region 5a in the horizontal direction (the direction orthogonal to the vertical direction) in the drawing, and is adjacent to the second body region 5b in the oblique direction in the drawing.
  • the third body region 5c is separated from the first body region 5a by a first distance DSa, and is separated from the second body region 5b by a second distance DSb.
  • the second distance DSb is greater than the first distance DSa.
  • the electric field relaxation region 12 is disposed between the second body region 5b and the third body region 5c.
  • the electric field relaxation region 12 is arranged on a line segment connecting the second body region 5b and the third body region 5c with the shortest distance, and more preferably, the midpoint CP (FIG. 6) of the line segment. Reference).
  • the body region 5 is arranged with a first distance DSa between the vertical direction and the horizontal direction.
  • the second distance DSb is equal to the product of the first distance DSa and the square root of 2. In other words, the second distance DSb is about 1.4 times the first distance DSa.
  • Each shape of the body region 5 is a rectangle having sides along the vertical direction and the horizontal direction.
  • the electric field relaxation region 12 is a rectangle having sides along the vertical direction and the horizontal direction.
  • the square is a kind of rectangle, and the square is used in the example of FIG.
  • the interval between the body regions 5 in the vertical direction and the interval between the body regions 5 in the horizontal direction may be the same.
  • sequence of the body region 5 shown in figure is an example, and another arrangement
  • a polygon other than a rectangle or a circle may be used as the shape of the electric field relaxation region 12.
  • the impurity concentration of the electric field relaxation region 12 is lower than the impurity concentration of the body region 5. Specifically, the maximum value of the impurity concentration in the electric field relaxation region 12 is lower than the maximum value of the impurity concentration in the body region 5.
  • the electric field relaxation region 12 may have the same or larger dose than the dose of the body region 5 below the source region 6.
  • dose amount is the number of impurities per unit area
  • unit area is an area in plan view (FIG. 5). Referring to FIG. 4, below source region 6, the thickness of body region 5 is reduced due to the presence of source region 6, thereby reducing the dose of body region 5.
  • the gate oxide film 8 (FIG. 4) is disposed above the plurality of body regions 5 and the electric field relaxation regions 12. Specifically, the gate oxide film 8 straddles the body regions 5 adjacent to each other and the electric field relaxation region 12 between them.
  • Gate electrode 9 is provided on gate oxide film 8. Gate electrode 9 faces body region 5 and electric field relaxation region 12 with gate oxide film 8 interposed therebetween. In the present embodiment, electric field relaxation region 12 is in contact with gate oxide film 8.
  • the interlayer insulating film 10 covers the gate electrode 9.
  • the interlayer insulating film 10 has a contact hole 11.
  • the contact hole 11 is disposed on a part of the source region 6 and the contact region 7.
  • the source electrode 31 is in contact with the source region 6 and the contact region 7 in the contact hole 11.
  • the drain electrode 32 is provided on one surface (the lower surface in FIG. 4) of the pair of surfaces of the SiC substrate 1.
  • Drift layer 20 is provided on the other surface of SiC substrate 1 (the upper surface in FIG. 4). Therefore, the MOSFET 101 is a vertical transistor.
  • FIG. 6 is a partial plan view schematically showing the arrangement of the first body region 5a, the second body region 5b, the third body region 5c, and the fourth body region 5d in the semiconductor layer 90A of the MOSFET of the first comparative example.
  • the intermediate point CP is an intermediate point of a line segment connecting the second body region 5b and the third body region 5c with the shortest distance (that is, the second distance DSb).
  • the electric field relaxation region 12 since the electric field relaxation region 12 (FIG.
  • the depletion layer extending from the body region 5 reaches the intermediate point CP in order for the vicinity of the intermediate point CP to be included in the depletion layer in the MOSFET off state.
  • the second distance DSb is larger than the first distance DSa, it is difficult to form a sufficient depletion layer near the intermediate point CP. Therefore, the electric field intensity on the intermediate point CP tends to reach the critical electric field of the gate oxide film 8. As a result, the gate oxide film 8 is likely to deteriorate or break down on the intermediate point CP.
  • the second distance DSb is reduced, the vicinity of the intermediate point CP is likely to be included in the depletion layer, but in this case, the JFET resistance increases, so that a low on-resistance cannot be obtained.
  • FIG. 7 is a partial cross-sectional view showing the configuration of the MOSFET 100B of the second comparative example and the depletion layer DL in the off state in a field of view corresponding to FIG.
  • MOSFET 100B has electric field relaxation region 12A including the vicinity of intermediate point CP described above.
  • the maximum depth position of the electric field relaxation region 12 ⁇ / b> A is, for example, about 1 ⁇ m and is shallower than the maximum depth position of the body region 5.
  • the gate oxide film 8 is likely to deteriorate or break down on the intermediate point CP, although it is slightly reduced compared to the first comparative example. Specifically, when a high positive voltage is applied to the drain electrode 32 while setting the voltage of the gate electrode 9 to zero with reference to the potential of the source electrode 31, the vicinity of the intermediate point CP reaches a critical electric field, and avalanche (breakdown) occurs. Occur. In this comparative example, since the critical electric field portion where heat generation or impact ionization occurs due to a sudden increase in current during avalanche (breakdown) is close to the gate oxide film 8, the gate oxide film 8 is likely to be adversely affected.
  • FIG. 8 is a partial top view showing the configuration of the epitaxial layer 90C included in the MOSFET 100C (FIGS. 9 and 10) of the third comparative example in a field of view corresponding to FIG.
  • FIG. 9 and FIG. 10 are partial cross-sectional views showing the configuration of MOSFET 100C and the depletion layer in the OFF state, taken along line IX-IX and line XX in FIG.
  • MOSFET 100C is provided with an electric field relaxation region 12C.
  • the electric field relaxation region 12C (FIG. 8) has a corner portion CN in contact with the body region 5.
  • the planar layout FIG.
  • the p-type region constituting the body region 5 and the electric field relaxation region 12C and the n-type region constituting the drift layer 20 form a checkered pattern.
  • the maximum depth position of the electric field relaxation region 12 ⁇ / b> C is the same as the maximum depth position of the body region 5.
  • the depletion layer DL can be sufficiently extended downward from the intermediate point CP.
  • a positive voltage high enough to cause an avalanche (breakdown) of the MOSFET 100C is applied to the drain electrode 32 while setting the voltage of the gate electrode 9 to zero with reference to the potential of the source electrode 31, the body region 5 and
  • the width of the depletion layer extending into the drift layer 20 is such that the impurity concentration of the drift layer 20 is 7 ⁇ 10 16 / It is about 0.6 ⁇ m when it is cm 3 to 3 ⁇ 10 17 / cm 3 , and about 2 when the impurity concentration of the drift layer 20 is 7 ⁇ 10 15 / cm 3 to 3 ⁇ 10 16 / cm 3 .
  • a sufficiently deep electric field relaxation region CP is formed in the vicinity of the intermediate point CP (FIG. 10), and therefore the vicinity of the intermediate point CP does not become an electric field concentration point.
  • the first distance DSa (FIG. 9) is less than twice the width of the depletion layer
  • a depletion layer DL (FIG. 9) is formed between the body regions 5 as a whole.
  • the electric field concentration point can be set near the bottom edge RP (FIG. 9) of the body region 5. Therefore, unlike the above-described first and second comparative examples, deterioration of the gate oxide film 8 on the intermediate point CP or dielectric breakdown is less likely to occur.
  • the electric field relaxation region 12C since the electric field relaxation region 12C has the corner portion CN in contact with the body region 5, the vicinity of the corner portion CN loses the function as the current path of the transistor. As a result, the MOSFET 100C cannot have a low on-resistance.
  • FIG. 11 is a partial cross-sectional view showing an example of the distribution of the depletion layer DL in the off state of the MOSFET 101 according to the first embodiment in the field of view of FIG.
  • depletion layer DL can be formed sufficiently deep below electric field relaxation region 12 as shown by arrow PR2 (FIG. 11), as in the third comparative example (FIG. 10). it can.
  • the electric field concentration point can be near the bottom edge RP (see FIG. 9) of the body region 5, not near the intermediate point CP (FIG. 11). Therefore, deterioration or dielectric breakdown of the gate oxide film 8 on the intermediate point CP is less likely to occur.
  • the third distance DSc (FIG. 5), which is the distance between the third body region 5c and the electric field relaxation region 12, is the third body region 5c when the maximum rated voltage is applied to the MOSFET 101.
  • a depletion layer extending from the electric field relaxation region 12 is selected.
  • the region between the body region 5 and the electric field relaxation region 12 is completely depleted.
  • the electric field relaxation region 12 may also be completely depleted.
  • Complete depletion of the electric field relaxation region 12 is obtained by making the impurity concentration of the electric field relaxation region 12 sufficiently smaller than the impurity concentration of the body region 5.
  • the maximum rated voltage is the maximum voltage allowed to be applied between the source electrode 31 and the drain electrode of the MOSFET 101 in the off state. At that time, the potential of the gate electrode 9 is typically the same as the potential of the source electrode 31.
  • the third distance DSc (FIG. 5) is set to the maximum rated voltage. Sometimes it is preferably less than twice the width of the depletion layer extending from the third body region 5c. Thereby, if the width of the depletion layer extending from electric field relaxation region 12 at the maximum rated voltage is approximately the same, the depletion layer extending from third body region 5c and the depletion layer extending from electric field relaxation region 12 are connected.
  • the electric field relaxation region 12 may have the same or larger dose than the dose of the body region 5 below the source region 6.
  • the depletion layer DL extends toward the SiC substrate 1 below the electric field relaxation region 12 (arrow PR2 in FIG. 11).
  • the electric field relaxation region 12 provided between the second body region 5 b and the third body region 5 c includes the body region 5. It has the same maximum depth position DPr as the maximum depth position DPw.
  • the depletion layer DL (FIG. 11) formed by the electric field relaxation region 12 extends to a deeper position than in the first and second comparative examples. Therefore, the intensity of the electric field applied to the gate oxide film 8 on the depletion layer DL is suppressed. Therefore, deterioration and dielectric breakdown of gate oxide film 8 due to application of a high electric field to gate oxide film 8 when MOSFET 101 is in the off state can be suppressed.
  • the electric field relaxation region 12 is separated from the body region 5. Thereby, a current path is secured between the electric field relaxation region 12 and the body region 5 when the MOSFET 101 is in the on state. Therefore, the on-resistance of MOSFET 101 can be suppressed.
  • deterioration and dielectric breakdown of the gate oxide film 8 can be suppressed, and the on-resistance of the MOSFET 101 can be suppressed.
  • the impurity concentration of the electric field relaxation region 12 is lower than the impurity concentration of the body region 5. Therefore, compared with the case where the impurity concentration of the electric field relaxation region 12 is the same as the impurity concentration of the body region 5, the constriction of the current path between the electric field relaxation region 12 and the body region 5 is suppressed. In other words, the JFET resistance is reduced. Therefore, the on-resistance of MOSFET 101 can be further suppressed.
  • the electric field relaxation region 12 may have the same or larger dose than the dose of the body region 5 below the source region 6.
  • the depletion layer DL is formed sufficiently deep not only below the body region 5 but also below the electric field relaxation region 12. (See arrow PR2 in FIG. 11).
  • the strength of the electric field applied to gate oxide film 8 above electric field relaxation region 12 is suppressed. Therefore, deterioration and dielectric breakdown of the gate oxide film 8 can be further suppressed.
  • third distance DSc (FIG. 5) is a depletion layer extending from third body region 5c and a depletion layer extending from electric field relaxation region 12 as shown in FIG. And are selected to connect.
  • the region between the body region 5 and the electric field relaxation region 12 is completely depleted. Therefore, the strength of the electric field applied to gate oxide film 8 is suppressed above the region between third body region 5c and electric field relaxation region 12. Therefore, deterioration and dielectric breakdown of the gate oxide film 8 can be further suppressed.
  • the electric field relaxation region 12 (FIG. 11) is in contact with the gate oxide film 8. Thereby, the electric field concentration to the location in contact with gate oxide film 8 can be more reliably suppressed. Therefore, deterioration and dielectric breakdown of the gate oxide film 8 can be further suppressed.
  • (Production method) 12 to 16 are partial cross-sectional views schematically showing an example of the manufacturing method of the MOSFEET 101 in the field of view corresponding to FIG.
  • n-type buffer layer 21 is formed on n-type SiC substrate 1 by epitaxial growth.
  • SiC layer 22 is formed on n-type buffer layer 21 by epitaxial growth.
  • Buffer layer 21 and SiC layer 22 constitute epitaxial layer 91.
  • a mark (not shown) for overlaying between photolithography processes may be formed. Specifically, first, the surface of the epitaxial layer 91 is oxidized to form an oxide film. This oxide film is patterned by a photolithography process and dry etching. Dry etching is performed using the patterned oxide film as an etching mask. As a result, a recess is formed on the surface of the epitaxial layer 91.
  • this recess is used as a mark for pattern superposition.
  • an n-type impurity (a donor such as nitrogen or phosphorus) is added into the SiC layer 22 by ion implantation.
  • an n-type impurity diffusion layer 23 is formed.
  • This implantation step may be performed using an implantation mask formed by application of a resist on SiC layer 22 and photolithography.
  • drift layer 20 having buffer layer 21, SiC layer 22, and n-type impurity diffusion layer 23 is formed. Note that the step of forming n-type impurity diffusion layer 23 may be omitted.
  • drift layer 20 is configured by buffer layer 21 and SiC layer 22.
  • electric field relaxation region 12 is formed on epitaxial layer 91. Specifically, p-type impurities (acceptors such as aluminum, boron, or BF 2 ) are introduced into the epitaxial layer 91 by ion implantation using an implantation mask formed by applying a resist on the epitaxial layer 91 and photolithography. Is added.
  • the electric field relaxation region 12 may be formed by a single implantation step. However, since the electric field relaxation region 12 in the present embodiment is formed over a relatively wide depth range, a plurality of implantations using different implantation energies. The process is suitable. In that case, the corner portion (the boundary portion between the bottom surface and the side surface) of the electric field relaxation region 12 may be rounded (a shape close to an ellipse or a part of a circle).
  • electric field relaxation region 12 is formed on epitaxial layer 91. Specifically, a p-type impurity is added into the epitaxial layer 91 by ion implantation using an implantation mask formed by applying a resist on the epitaxial layer 91 and photolithography.
  • source region 6 is formed on epitaxial layer 91.
  • an n-type impurity nitrogen, phosphorus or arsenic
  • a p-type impurity is added into the epitaxial layer 91 by ion implantation using an implantation mask formed by applying a resist on the epitaxial layer 91 and photolithography.
  • annealing is performed at 1700 ° C. or higher in order to activate the impurities implanted as described above.
  • a protective film (not shown) of a carbon-based material such as graphite may be formed before annealing in order to suppress it. This protective film is removed after annealing.
  • a field oxide film (not shown) may be formed.
  • a TEOS (tetraethylorthosilicate) oxide film having a thickness of about 800 nm to 1500 nm is formed and patterned.
  • the surface of epitaxial layer 91 is oxidized to form gate oxide film 8 having a thickness of about 30 nm to 70 nm.
  • the gate electrode 9 is formed by film formation of n-type polysilicon and patterning using photolithography and dry etching.
  • interlayer insulating film 10 is formed so as to cover gate electrode 9.
  • a stacked film including a TEOS oxide film, a BPSG (Boro-Phospho-Silicate Glass) film, and a TEOS oxide film is formed.
  • the thickness of the BPSG film is, for example, about 300 nm to 1000 nm.
  • a resist pattern is formed on the interlayer insulating film 10 using photolithography.
  • the contact hole 11 is formed by etching using this resist pattern. This etching may be performed by a combination of wet etching followed by dry etching or by one of them.
  • the source electrode 31 is formed.
  • the portion in contact with the epitaxial layer 91 is preferably made of silicide in order to reduce the contact resistance.
  • a Ni film is selectively formed in the contact hole 11 on the epitaxial layer 91 by sputtering with Ni and patterning using photolithography and etching.
  • Ni in the Ni film and Si in the epitaxial layer 91 are reacted by heat treatment.
  • a NiSi film nickel silicide film
  • the remaining part of the source electrode 31 is formed so as to be in contact with the NiSi film. For example, film formation of Al (aluminum) or AlSi and patterning by photolithography and etching are performed.
  • This etching may be either dry etching or wet etching.
  • An SiN (silicon nitride) film or a conductive nitride film may be formed on the source electrode 31.
  • a polyimide film is formed as a protective film (not shown).
  • MOSFET 101 is manufactured.
  • the impurity concentration of electric field relaxation region 12 is lower than the impurity concentration of body region 5.
  • the impurity concentration of the electric field relaxation region 12 is not necessarily lower than the impurity concentration of the body region 5.
  • the impurity concentration of electric field relaxation region 12 is the same as the impurity concentration of body region 5.
  • the electric field relaxation region 12 and the body region 5 can be simultaneously formed by a common impurity addition step (typically an ion implantation step). Thereby, the manufacturing process can be simplified.
  • a common impurity addition step typically an ion implantation step
  • FIG. 17 is a partial cross-sectional view schematically showing the configuration of MOSFET 102 (silicon carbide device) in the second embodiment in a field of view corresponding to FIG.
  • an epitaxial layer 92 semiconductor layer
  • electric field relaxation region 12D impurity region
  • the electric field relaxation region 12D has a maximum depth position DPr deeper than the maximum depth position DPw of the body region 5. Since the configuration other than this is substantially the same as the configuration of the above-described first embodiment or the modification thereof, the same or corresponding elements are denoted by the same reference numerals, and description thereof will not be repeated.
  • the depletion layer from the electric field relaxation region 12D is easily generated deeper. Thereby, deterioration and dielectric breakdown of gate oxide film 8 due to the application of a high electric field to gate oxide film 8 when MOSFET 102 is in the OFF state can be further suppressed.
  • the impurity concentration of the electric field relaxation region 12D is lower than the impurity concentration of the body region 5. Even if the impurity concentration of the electric field relaxation region 12D is relatively low, since the electric field relaxation region 12D is formed deep in the second embodiment, the depletion layer formed by the electric field relaxation region 12D extends to a deeper position. Can extend. Therefore, it is possible to sufficiently obtain the effect of suppressing the deterioration of the gate oxide film 8 and the dielectric breakdown.
  • FIG. 18 is a partial cross-sectional view schematically showing the configuration of MOSFET 103 (silicon carbide device) according to the third embodiment, in a field of view corresponding to FIG.
  • an epitaxial layer 93 semiconductor layer
  • electric field relaxation region 12P impurity region
  • Electric field relaxation region 12P is separated from gate oxide film 8.
  • the maximum depth position DPr of the electric field relaxation region 12P of the MOSFET 103 may be the same as the maximum depth position DPw of the body region 5 as in the MOSFET 101 (FIG.
  • the depth may be deeper than the maximum depth position DPw of the body region 5. Since the configuration other than this is substantially the same as the configuration of the first and second embodiments described above or the modifications thereof, the same or corresponding elements are denoted by the same reference numerals, and the description thereof will not be repeated.
  • the electric field relaxation region 12P is separated from the gate oxide film 8. This eliminates the need to add impurities to the shallow region in the impurity addition step for forming the electric field relaxation region 12P. Therefore, the manufacturing process can be simplified. Since impurities are difficult to diffuse in SiC, the effect of simplifying the manufacturing process by limiting the region to which impurities are added as described above is particularly remarkable when SiC is used as a semiconductor material.
  • FIG. 19 is a partial cross-sectional view schematically showing the configuration of MOSFET 104 (silicon carbide device) in the fourth embodiment in a field of view corresponding to FIG.
  • an epitaxial layer 94 semiconductor layer having an electric field relaxation region 12Q (impurity region) is provided instead of the semiconductor layer 91 (FIG. 4) having the electric field relaxation region 12.
  • Electric field relaxation region 12Q includes a bottom portion 12a (first portion) and a surface portion 12b (second portion).
  • the bottom portion 12a has a maximum depth position that is the same as or deeper than the maximum depth position DPw of the plurality of body regions 5.
  • the surface portion 12 b is in contact with the gate oxide film 8.
  • the surface portion 12b is separated from the bottom portion 12a in the depth direction (vertical direction in the figure).
  • the maximum depth position of the surface portion 12 b is 1/3 or less of the maximum depth position of the body region 5.
  • the minimum depth position of the bottom portion 12a (in the drawing, the upper surface of the bottom portion 12) is preferably 2/3 or less of the maximum depth position of the body region 5. Since the configuration other than this is substantially the same as the configuration of the first and second embodiments described above or the modifications thereof, the same or corresponding elements are denoted by the same reference numerals, and the description thereof will not be repeated.
  • electric field relaxation region 12Q is not formed between bottom portion 12a and surface portion 12b. Therefore, the ion implantation process for forming the electric field relaxation region 12Q can be performed using the implantation energy corresponding to the bottom portion 12a and the implantation energy corresponding to the surface portion 12b. Therefore, it is not necessary to perform ion implantation with an implantation energy between these implantation energies. Thereby, the frequency
  • FIG. 20 is a partial top view schematically showing the configuration of epitaxial layer 95 (semiconductor layer) included in MOSFET (silicon carbide device) according to the fifth embodiment, in a field of view corresponding to FIG.
  • FIG. 21 is an enlarged view of a part of FIG.
  • an epitaxial layer 95 having an electric field relaxation region 12R is provided instead of the epitaxial layer 91 (FIG. 5) having the electric field relaxation region 12.
  • the outer edge of the electric field relaxation region 12R extends linearly in the region RS including the position closest to the third body region 5c.
  • Such a planar layout is obtained, for example, by rotating the electric field relaxation region 12 in the MOSFET 101 by 45 degrees.
  • the outer edge of the electric field relaxation region 12R extends linearly in the region RS including the position where the outer edge is closest to the third body region 5c.
  • each region formed by ion implantation into the semiconductor layer has a substantially constant plane pattern in the depth range in which the region is formed.
  • SiC has a considerably smaller diffusion coefficient than Si
  • each region of the semiconductor layer can often be regarded approximately in this way.
  • thermal diffusion of impurities occurs to some extent during annealing (for example, heat treatment at about 1750 ° C.).
  • the cross section including the depth direction for example, cross sections as shown in FIGS. 3 and 4
  • the corners at the bottom of each region are rounded to some extent.
  • the boundary of each region in the cross section does not necessarily have a linear boundary along the depth direction. The present embodiment will be described below in consideration of such a case.
  • FIG. 22 is a partial cross-sectional view schematically showing the configuration of MOSFET 106 (silicon carbide device) according to the sixth embodiment, taken along line XXII-XXII in FIG.
  • FIG. 23 is a partial plan view schematically showing the arrangement of body region 5 (specifically, body regions 5a to 5d) and impurity region 12 in semiconductor layer 96 of FIG.
  • the bottom corners of each region of the semiconductor layer 96 of the MOSFET 106 are rounded to some extent.
  • the roundness of the corner of the bottom of the body region 5 has an advantage that contributes to relaxation of electric field concentration at the corner.
  • corners of the planar shape of each region of the semiconductor layer 96 of the MOSFET 106 are rounded to some extent.
  • the planar shapes of the plurality of body regions 5 (the first body region 5a, the second body region 5b, the third body region 5c, and the fourth body region 5d) and the electric field relaxation region 12 are rounded. Has horns.
  • the p-type diffusion layer as the body region 5 is rounded in the n-type layer as the drift layer 20. Therefore, electric field concentration at the corner of the body region 5 is less likely to occur than when the corner is sharp without being rounded. Therefore, the spread in the process of spreading the depletion layer is made more uniform. Thus, the occurrence of dielectric breakdown due to the electric field can be further suppressed.
  • the electric field relaxation region 12 is depleted in the process in which the electric field relaxation region 12 becomes an intermediate potential between the potential of the body region 5 and the drain potential.
  • the p-type diffusion layer as the electric field relaxation region 12 is also rounded in the n-type layer as the drift layer 20, electric field concentration at the corners of the electric field relaxation region 12 hardly occurs. Therefore, the spread in the process of spreading the depletion layer is made more uniform. Thus, the occurrence of dielectric breakdown due to the electric field can be further suppressed.
  • the second distance DSb between the body region 5b and the body region 5c is defined by the shortest distance between these regions.
  • the shortest distance typically corresponds to a distance on the upper surface of the semiconductor layer 96, in other words, a distance at a depth of zero, but depending on a cross-sectional shape of the body region 5, at a depth position larger than zero. Can correspond to a distance of.
  • the third distance DSc between the body region 5 c and the impurity region 12 is defined by the shortest distance between the body region 5 c and the impurity region 12.
  • the shortest distance typically corresponds to the distance on the upper surface of the semiconductor layer 96, in other words, the distance at a depth of zero, but is larger than zero depending on the cross-sectional shapes of the body region 5 and the impurity region 12. It can correspond to the distance at the depth position.
  • the first distance DSa between the body region 5a and the body region 5c is defined by the shortest distance between these regions.
  • the shortest distance typically corresponds to a distance on the upper surface of the semiconductor layer 96, in other words, a distance at a depth of zero, but depending on a cross-sectional shape of the body region 5, at a depth position larger than zero. Can correspond to a distance of.
  • the first distance DSa, the second distance DSb, and the third distance DSc may be determined in substantially the same manner as described in the present embodiment.
  • the silicon carbide semiconductor device of the above-described first to sixth embodiments or its modification is applied to a power conversion device.
  • the present invention is not limited to a specific power converter, a case where the present invention is applied to a three-phase inverter will be described below as a seventh embodiment.
  • FIG. 24 is a block diagram schematically showing a configuration of a power conversion system to which the power conversion device 700 according to the seventh embodiment is applied.
  • the power conversion device 700 is a three-phase inverter connected between the power supply 600 and the load 800, converts the DC power supplied from the power supply 600 into AC power, and supplies the AC power to the load 800.
  • the power conversion device 700 includes a main conversion circuit 701, a drive circuit 702, and a control circuit 703.
  • Main conversion circuit 701 has at least one of the silicon carbide semiconductor devices of Embodiments 1 to 6 or its modification as a switching element, converts input DC power into AC power, and outputs it To do.
  • Drive circuit 702 outputs a drive signal for driving each of the silicon carbide semiconductor devices as switching elements to the silicon carbide semiconductor device.
  • the control circuit 703 outputs a control signal for controlling the drive circuit 702 to the drive circuit 702.
  • the power source 600 is a DC power source and supplies DC power to the power conversion device 700.
  • the power source 600 can be composed of various types, for example, can be composed of a direct current system, a solar battery, a storage battery, or can be composed of a rectifier circuit or an AC / DC converter connected to the alternating current system. Also good.
  • the power source 600 may be configured by a DC / DC converter that converts direct-current power output from the direct-current system into predetermined power.
  • the load 800 is a three-phase electric motor that is driven by AC power supplied from the power conversion device 700.
  • the load 800 is not limited to a specific application, and is an electric motor mounted on various electric devices.
  • the load 800 is used as an electric motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 701 includes a switching element and a reflux diode (not shown). When the switching element is switched, the main conversion circuit 701 converts the DC power supplied from the power supply 600 into AC power and supplies it to the load 800.
  • the main conversion circuit 701 is a two-level three-phase full bridge circuit, and includes six switching elements and respective switching elements. And 6 freewheeling diodes in reverse parallel to each other.
  • the six switching elements are connected in series for each of the two switching elements to constitute upper and lower arms, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms, that is, the three output terminals of the main conversion circuit 701 are connected to the load 800.
  • the drive circuit 702 generates a drive signal for driving the switching element of the main conversion circuit 701, and supplies it to the control electrode of the switching element of the main conversion circuit 701. Specifically, in accordance with a control signal from a control circuit 703, which will be described later, the drive circuit 702 sends a drive signal for turning on the switching element and a drive signal for turning off the switching element to the control electrode of each switching element. Output.
  • the drive signal is a voltage signal (ON signal) that is equal to or higher than the threshold voltage of the switching element.
  • the drive signal is the threshold value of the switching element. It becomes a voltage signal (off signal) below the voltage.
  • the control circuit 703 controls the switching element of the main conversion circuit 701 so that desired power is supplied to the load 800. Specifically, the control circuit 703 calculates the time (on time) during which each switching element of the main conversion circuit 701 is in the on state based on the power to be supplied to the load 800.
  • the main conversion circuit 701 can be controlled by PWM (Pulse Width Modulation) control that modulates the ON time of the switching element according to the voltage to be output.
  • the control circuit 703 outputs a control command (control) to the drive circuit 702 so that an ON signal is output to the switching element to be turned on and an OFF signal is output to the switching element to be turned off. Signal).
  • the drive circuit 702 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element.
  • the silicon carbide semiconductor device of the first to sixth embodiments described above or its modification is used for main conversion circuit 701 of power conversion device 700.
  • deterioration and dielectric breakdown of the gate insulating film of the silicon carbide semiconductor device are suppressed, and the on-resistance of the silicon carbide semiconductor device is suppressed. Therefore, the reliability of the power converter device 700 is improved and the power loss of the power converter device 700 is suppressed.
  • the present invention is not limited to this and can be applied to various power conversion devices.
  • the power conversion device is a two-level power conversion device, but may be a multi-level power conversion device such as a three-level power conversion device.
  • the present invention can be applied to a DC / DC converter or an AC / DC converter.
  • the power conversion device to which the present invention is applied is not limited to the case where the load described above is an electric motor.
  • any of an electric discharge machine, a laser machine, an induction heating cooker, and a non-contact power supply system It can also be used as such a power supply device, and can also be used as a power conditioner for a photovoltaic power generation system or a power storage system.
  • the silicon carbide semiconductor device is a MOSFET
  • the silicon carbide semiconductor device may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor) other than the MOSFET.
  • the gate insulating film is not limited to the oxide film.
  • the MOSFET when the first conductivity type is n-type and the second conductivity type is p-type, the MOSFET can be an n-channel type. MOSFETs using SiC are often n-channel type from the viewpoint of electrical characteristics or manufacturability. However, even if the first conductivity type is p-type and the second conductivity type is n-type, the effects described in the embodiments can be obtained.
  • the silicon carbide semiconductor device when the silicon carbide semiconductor device is a MOSFET, more generally speaking, when the silicon carbide semiconductor device is a unipolar transistor, the effect of suppressing the on-resistance due to the suppression effect of the JFET resistance is Especially big.
  • the silicon carbide semiconductor device is not limited to a unipolar type, and may be a bipolar transistor, for example, an IGBT (Insulated Gate Bipolar Transistor). Even in such a case, the on-resistance suppression effect can be obtained to some extent.
  • a collector region having a conductivity type different from that of the drift layer is provided between the drift layer and the drain electrode.
  • each of the above-described source and drain functions as an emitter and a collector.

Landscapes

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Abstract

ドリフト層（２０）は第１導電型を有している。複数のボディ領域（５）は第２導電型を有している。第２ボディ領域（５ｂ）は第１ボディ領域（５ａ）に隣り合っている。第３ボディ領域（５ｃ）は、第１ボディ領域（５ａ）および第２ボディ領域（５ｂ）の各々に隣り合っており、第１ボディ領域（５ａ）から第１距離（ＤＳａ）離されており、第２ボディ領域（５ｂ）から第１距離（ＤＳａ）よりも大きい第２距離（ＤＳｂ）離されている。不純物領域（１２）は、第２導電型を有しており、第２ボディ領域（５ｂ）と第３ボディ領域（５ｃ）との間に配置されており、複数のボディ領域（５）から離されており、複数のボディ領域（５）の最大深さ位置（ＤＰｗ）と同一またはより深い最大深さ位置（ＤＰｒ）を有している。ゲート絶縁膜（８）は複数のボディ領域（５）および不純物領域（１２）の上方に配置されている。

Description

炭化珪素半導体装置および電力変換装置
　本発明は、炭化珪素半導体装置および電力変換装置に関するものである。
　電力用半導体装置としてＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。ＭＯＳＦＥＴにおいては、低いオン抵抗と高い耐電圧との間にトレードオフ関係があることが、例えば、特開平４－１３２２６４号公報（特許文献１）において指摘されている。ＭＯＳＦＥＴの半導体材料として最も広く用いられているのはシリコン（Ｓｉ）であり、その場合、耐電圧の大きさは、通常、半導体に高電界が印加されることに起因しての絶縁破壊の発生に起因して決定される。
　一方、上述したトレードオフを大きく改善するために、近年、半導体材料として、高い耐電圧を有する炭化珪素（ＳｉＣ）が適用され始めている。ＳｉＣのバンドギャップはＳｉのバンドギャップよりも大きいため、ＳｉＣの臨界電界は、Ｓｉの臨界電界よりも高く、４～７（ＭＶ／ｃｍ）程度である。これにより、半導体に高電界が印加されることに起因しての絶縁破壊の発生を抑制することができる。よって、半導体中でより高い電界が発生するようなＭＯＳＦＥＴ設計が可能となる。そのような設計が用いられる場合、半導体領域だけでなくゲート絶縁膜にも、より高い電界が印加される。その結果としてアバランシェ（ブレイクダウン）が生じる可能性があり、その際、急な電流増加による発熱、またはインパクトイオン化によって、ゲート絶縁膜に劣化または絶縁破壊が生じ得る。よってＳｉＣが適用される場合は、ゲート絶縁膜の絶縁破壊への配慮が重要となる。
　特開２０１１－６０９３０号公報（特許文献２）によれば、ＭＯＳＦＥＴ構造を得るためにｎ－層上にｐウェル領域とｎソース領域とが形成されている。例えば、ｐウェル領域の不純物濃度は不純物濃度１×１０１７～５×１０１７ｃｍ－３程度であり、ｐウェル領域の深さは０．６μｍ程度である。互いに対向するｐウェル領域の間の領域は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：接合電界効果トランジスタ）領域と称される。ＪＦＥＴ領域上では電界が相対的に高くなりやすいので、特にＪＦＥＴ領域上でゲート絶縁膜の絶縁破壊が生じやすい。互いに対向するｐウェル領域の間の幅を狭くすれば絶縁破壊が生じにくくなるものの、ＪＦＥＴ抵抗と称されるオン抵抗成分が増大してしまう。このため上記公報に記載の技術では、互いに対向するｐウェル領域の間にｐ型不純物領域が形成される。ｐ型領域の深さは、オン抵抗の上昇をより抑制する観点から、ｐウェル領域の深さより浅いことが望ましいと指摘されており、例えば０．１μｍ程度である。
特開平４－１３２２６４号公報 特開２０１１－６０９３０号公報
　ｐウェル領域（ボディ領域）間に形成されるｐ型不純物領域が上述したように浅い場合は、炭化珪素半導体装置がオフ状態にあるときに不純物領域によって形成される空乏層が、深い位置までは延びにくい。よって、空乏層の上方においてゲート絶縁膜に印加される電界の強度が十分に抑えられない。よって、ゲート絶縁膜に高電界が印加されることに起因してのゲート絶縁膜の劣化および絶縁破壊を十分に抑制することが困難である。
　本発明は以上のような課題を解決するためになされたものであり、その一の目的は、ゲート絶縁膜の劣化および絶縁破壊を抑制し、かつ、オン抵抗を抑制することができる炭化珪素半導体装置を提供することである。
　本発明の炭化珪素半導体装置は、ドリフト層と、複数のボディ領域と、不純物領域と、ゲート絶縁膜とを有している。ドリフト層は、炭化珪素から作られており、第１導電型を有している。複数のボディ領域は、第１導電型と異なる第２導電型を有しており、ドリフト層上に設けられている。複数のボディ領域は、第１ボディ領域と、第２ボディ領域と、第３ボディ領域とを含む。第２ボディ領域は第１ボディ領域に隣り合っている。第３ボディ領域は、第１ボディ領域および第２ボディ領域の各々に隣り合っており、第１ボディ領域から第１距離離されており、第２ボディ領域から第１距離よりも大きい第２距離離されている。不純物領域は、第２導電型を有しており、ドリフト層上に設けられており、第２ボディ領域と第３ボディ領域との間に配置されており、複数のボディ領域から離されており、複数のボディ領域の最大深さ位置と同一またはより深い最大深さ位置を有している。ゲート絶縁膜は複数のボディ領域および不純物領域の上方に配置されている。
　なお、上記において第１～第３のボディ領域が言及されているが、これは、ボディ領域の総数が３つであることを意味するわけではない。ボディ領域の数は、３つ以上の任意の数である。
　本発明によれば、第２ボディ領域と第３ボディ領域との間に設けられた不純物領域が、これらボディ領域の最大深さ位置と同一またはより深い最大深さ位置を有する。これにより、不純物領域によって形成される空乏層が、より深い位置まで延びる。よって、当該空乏層上においてゲート絶縁膜に印加される電界の強度が抑えられる。よって、炭化珪素半導体装置がオフ状態にあるときにゲート絶縁膜に高電界が印加されることに起因してのゲート絶縁膜の劣化または絶縁破壊を抑制することができる。また不純物領域はボディ領域から離されている。これにより、炭化珪素半導体装置がオン状態にあるときに、不純物領域とボディ領域との間に電流経路が確保される。よって、炭化珪素半導体装置のオン抵抗を抑制することができる。以上のように本発明によれば、ゲート絶縁膜の劣化および絶縁破壊を抑制し、かつ、オン抵抗を抑制することができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における炭化珪素装置の構成を、ソース電極の図示を省略しつつ概略的に示す部分上面図である。 本発明の実施の形態１における炭化珪素装置が有する半導体層の構成を、図１の視野で概略的に示す部分上面図である。 本発明の実施の形態１における炭化珪素装置の構成を、図１および図２の線ＩＩＩ－ＩＩＩに沿って概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素装置の構成を、図１および図２の線ＩＶ－ＩＶに沿って概略的に示す部分断面図である。 図２の半導体層におけるボディ領域および不純物領域の配置を概略的に示す部分平面図である。 第１比較例の炭化珪素半導体装置が有する半導体層におけるボディ領域の配置を概略的に示す部分平面図である。 第２比較例の炭化珪素半導体装置の構成およびオフ状態における空乏層を、図４に対応する視野で示す部分断面図である。 第３比較例の炭化珪素半導体装置が有する半導体層の構成を、図２に対応する視野で示す部分上面図である。 第３比較例の炭化珪素半導体装置の構成およびオフ状態における空乏層を、図８の線ＩＸ－ＩＸに沿って示す部分断面図である。 第３比較例の炭化珪素半導体装置の構成およびオフ状態における空乏層を、図８の線Ｘ－Ｘに沿って示す部分断面図である。 本発明の実施の形態１における炭化珪素装置のオフ状態における空乏層の形成の一例を図４の視野で示す部分断面図である。 本発明の実施の形態１における炭化珪素装置の製造方法の一工程を、図４に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素装置の製造方法の一工程を、図４に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素装置の製造方法の一工程を、図４に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素装置の製造方法の一工程を、図４に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態１における炭化珪素装置の製造方法の一工程を、図４に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素装置の構成を、図４に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素装置の構成を、図４に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態４における炭化珪素装置の構成を、図４に対応する視野で概略的に示す部分断面図である。 本発明の実施の形態５における炭化珪素装置が有する半導体層の構成を、図２に対応する視野で概略的に示す部分上面図である。 図２０の一部が拡大された図である。 本発明の実施の形態６における炭化珪素装置の構成を、図２３の線ＸＸＩＩ－ＸＸＩＩに沿って概略的に示す部分断面図である。 図２２の半導体層におけるボディ領域および不純物領域の配置を概略的に示す部分平面図である。 本発明の実施の形態７における電力変換装置が適用された電力変換システムの構成を概略的に示すブロック図である。
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　＜実施の形態１＞
　（構成）
　図１～図４を参照して、本実施の形態１におけるＭＯＳＦＥＴ１０１（炭化珪素半導体装置）の構成について説明する。図１は、ＭＯＳＦＥＴ１０１の構成を、ソース電極３１の図示を省略しつつ概略的に示す部分上面図である。図２は、ＭＯＳＦＥＴ１０１が有するエピタキシャル層９１（半導体層）の構成を概略的に示す部分上面図である。図３は、ＭＯＳＦＥＴ１０１の構成を、図１および図２の線ＩＩＩ－ＩＩＩに沿って概略的に示す部分断面図である。図４は、ＭＯＳＦＥＴ１０１の構成を、図１および図２の線ＩＶ－ＩＶに沿って概略的に示す部分断面図である。
　ＭＯＳＦＥＴ１０１は、ＳｉＣ基板１（炭化珪素基板）と、エピタキシャル層９１と、ゲート酸化膜８（ゲート絶縁膜）と、ゲート電極９と、層間絶縁膜１０と、ソース電極３１（第１主電極）と、ドレイン電極３２（第２主電極）とを有している。エピタキシャル層９１は、ドリフト層２０と、複数のボディ領域５（バックゲート領域）と、複数のソース領域６と、複数のコンタクト領域７と、複数の電界緩和領域１２（不純物領域）とを有している。
　ドリフト層２０は、ＳｉＣから作られており、ｎ型（第１導電型）を有している。複数のボディ領域５は、ｐ型（第１導電型と異なる第２導電型）を有しており、ドリフト層２０上に設けられている。ソース領域６は、ｎ型を有しており、ボディ領域５の各々の上に設けられている。ソース領域６は、ボディ領域５によってドリフト層２０から隔てられている。コンタクト領域７は、ｐ型を有しており、エピタキシャル層９１の表面からボディ領域５まで延びている。コンタクト領域７の不純物濃度は、ボディ領域５の不純物濃度よりも高いことが好ましい。
　電界緩和領域１２はｐ型を有している。電界緩和領域１２はドリフト層２０上に設けられている。電界緩和領域１２は複数のボディ領域５の各々から離されている。電界緩和領域１２は、ボディ領域５の最大深さ位置ＤＰｗと同一の最大深さ位置ＤＰｒを有している。ここで、「最大深さ位置」は、エピタキシャル層９１の表面（図４における上面）からの、深さ方向（図４における縦方向）における最大寸法に対応する。また、最大深さ位置の相違が不純物添加工程（典型的にはイオン注入工程）におけるプロセス誤差内である場合は、最大深さ位置は同一であると見なされる。プロセス誤差は、好ましくは±１０％以内であり、より好ましくは±５％以内である。
　なお電界緩和領域１２上にはソース領域６が設けられていない。よって電界緩和領域１２は、ボディ領域５とは異なり、トランジスタのチャネルを形成する機能を有していない。また電界緩和領域１２上にはコンタクト領域７は設けられていない。電界緩和領域１２はソース電極３１から絶縁されていてよく、電界緩和領域１２の電位はフローティング状態にあってよい。なお、フローティング状態にある電界緩和領域１２は、ボディ領域５の電位（おおよそソース電位）とドリフト層２０の電位（おおよそドレイン電位）との間の電位を有する。電界緩和領域１２のこの電位は、ボディ領域５の電位とドリフト層２０の電位との釣り合いによって定まるのでボディ領域５の電位およびドリフト層２０の電位の影響を受ける。
　図５は、エピタキシャル層９１における、第１ボディ領域５ａ、第２ボディ領域５ｂ、第３ボディ領域５ｃ、第４ボディ領域５ｄ、および電界緩和領域１２の配置を概略的に示す部分平面図である。第１ボディ領域５ａ、第２ボディ領域５ｂ、第３ボディ領域５ｃおよび第４ボディ領域５ｄは、前述した複数のボディ領域５（図２～図４）に含まれるものである。第２ボディ領域５ｂは第１ボディ領域５ａに図中の縦方向において隣り合っている。第３ボディ領域５ｃは、第１ボディ領域５ａに図中の横方向（縦方向に直交する方向）において隣り合っており、第２ボディ領域５ｂに図中の斜め方向において隣り合っている。第３ボディ領域５ｃは、第１ボディ領域５ａから第１距離ＤＳａ離されており、第２ボディ領域５ｂから第２距離ＤＳｂ離されている。第２距離ＤＳｂは第１距離ＤＳａよりも大きい。電界緩和領域１２は、第２ボディ領域５ｂと第３ボディ領域５ｃとの間に配置されている。好ましくは、電界緩和領域１２は、第２ボディ領域５ｂと第３ボディ領域５ｃとの間を最短距離で結ぶ線分上に配置されており、より好ましくは当該線分の中間点ＣＰ（図６参照）を包含するように配置されている。
　図５に示された例においては、ボディ領域５は、縦方向および横方向の各々に第１距離ＤＳａの間隔を空けて配置されている。よって第２距離ＤＳｂは、第１距離ＤＳａと、２の平方根との積に等しい。言い換えれば、第２距離ＤＳｂは、第１距離ＤＳａの約１．４倍である。またボディ領域５の各々の形状は、縦方向および横方向に沿った辺を有する長方形である。また電界緩和領域１２は、縦方向および横方向に沿った辺を有する長方形である。なお正方形は長方形の一種であり、図５の例においては正方形が用いられている。縦方向におけるボディ領域５の間隔と、横方向におけるボディ領域５の間隔とは同一であってよい。なお、図示されたボディ領域５の配列は一例であり、他の配列が用いられてもよい。変形例として、電界緩和領域１２の形状として、長方形以外の多角形、または円形が用いられてもよい。
　電界緩和領域１２の不純物濃度は、ボディ領域５の不純物濃度よりも低い。具体的には、電界緩和領域１２中の不純物濃度の最大値は、ボディ領域５の不純物濃度の最大値よりも低い。
　電界緩和領域１２（図４）は、ソース領域６の下方でのボディ領域５のドーズ量に比して、同一またはより大きいドーズ量を有していてよい。ここで「ドーズ量」とは単位面積当たりの不純物の個数であり、「単位面積」は平面視（図５）における面積である。なお、図４を参照して、ソース領域６の下方においては、ソース領域６の存在によってボディ領域５の厚みが低減されており、それによってボディ領域５のドーズ量が低減されている。
　ゲート酸化膜８（図４）は、複数のボディ領域５および電界緩和領域１２の上方に配置されている。具体的には、ゲート酸化膜８は、互いに隣り合うボディ領域５と、これらの間の電界緩和領域１２とに跨っている。ゲート電極９はゲート酸化膜８上に設けられている。ゲート電極９はゲート酸化膜８を介してボディ領域５および電界緩和領域１２に対向している。本実施の形態においては、電界緩和領域１２はゲート酸化膜８に接している。
　層間絶縁膜１０はゲート電極９を覆っている。層間絶縁膜１０はコンタクトホール１１を有している。コンタクトホール１１は、ソース領域６の一部と、コンタクト領域７との上に配置されている。ソース電極３１はコンタクトホール１１においてソース領域６およびコンタクト領域７に接している。
　ドレイン電極３２は、ＳｉＣ基板１が有する１対の面のうちの一方の面（図４における下面）上に設けられている。なおドリフト層２０は、ＳｉＣ基板１の他方の面（図４における上面）に設けられている。よってＭＯＳＦＥＴ１０１は縦型トランジスタである。
　（比較例）
　図６は、第１比較例のＭＯＳＦＥＴが有する半導体層９０Ａにおける、第１ボディ領域５ａ、第２ボディ領域５ｂ、第３ボディ領域５ｃ、および第４ボディ領域５ｄの配置を概略的に示す部分平面図である。本実施の形態（図５）と異なり、第１比較例においては電界緩和領域１２が設けられていない。図中、中間点ＣＰは、第２ボディ領域５ｂと第３ボディ領域５ｃとの間を最短距離（すなわち第２距離ＤＳｂ）で結ぶ線分の中間点である。本比較例においては電界緩和領域１２（図５）が存在しないので、ＭＯＳＦＥＴのオフ状態において中間点ＣＰ近傍が空乏層に含まれるためには、ボディ領域５から延びる空乏層が中間点ＣＰに達する必要がある。しかしながら、第２距離ＤＳｂは第１距離ＤＳａに比して大きいことから、中間点ＣＰ近傍には十分な空乏層が形成されにくい。よって、中間点ＣＰ上での電界強度がゲート酸化膜８の臨界電界に達しやすい。その結果、中間点ＣＰ上でゲート酸化膜８の劣化または絶縁破壊が生じやすい。なお、第２距離ＤＳｂを小さくすれば中間点ＣＰ近傍も空乏層に含まれやすくなるが、その場合、ＪＦＥＴ抵抗が増大するので、低いオン抵抗を得ることができない。
　図７は、第２比較例のＭＯＳＦＥＴ１００Ｂの構成およびオフ状態における空乏層ＤＬを、図４に対応する視野で示す部分断面図である。ＭＯＳＦＥＴ１００Ｂは、上述した中間点ＣＰ近傍を包含する電界緩和領域１２Ａを有している。電界緩和領域１２Ａの最大深さ位置は、例えば１μｍ程度であり、ボディ領域５の最大深さ位置よりも浅い。これにより、ＭＯＳＦＥＴ１００Ｂのオン状態において、電界緩和領域１２Ａに起因してのＪＦＥＴ抵抗を抑制することができる。よって、低いオン抵抗が得られる。一方、ＭＯＳＦＥＴ１００Ｂのオフ状態において、電界緩和領域１２Ａの下方で、空乏層ＤＬが浅くしか形成されない。よって、第１比較例と同様、中間点ＣＰ近傍が電界集中点となりやすい。よって第２比較例においては、第１比較例よりは若干軽減されるものの、中間点ＣＰ上でゲート酸化膜８の劣化または絶縁破壊が生じやすい。具体的には、ソース電極３１の電位を基準として、ゲート電極９の電圧をゼロとしつつドレイン電極３２に高い正電圧を印加すると、中間点ＣＰ近傍が臨界電界に達し、アバランシェ（ブレイクダウン）が起こる。本比較例では、アバランシェ（ブレイクダウン）時における電流の急増に起因しての発熱またはインパクトイオン化が生じる臨界電界部がゲート酸化膜８に近いために、ゲート酸化膜８が悪影響を受けやすい。
　図８は、第３比較例のＭＯＳＦＥＴ１００Ｃ（図９および図１０）が有するエピタキシャル層９０Ｃの構成を、図２に対応する視野で示す部分上面図である。図９および図１０のそれぞれは、ＭＯＳＦＥＴ１００Ｃの構成およびオフ状態における空乏層を、図８の線ＩＸ－ＩＸおよび線Ｘ－Ｘに沿って示す部分断面図である。ＭＯＳＦＥＴ１００Ｃには電界緩和領域１２Ｃが設けられている。電界緩和領域１２Ｃ（図８）は、電界緩和領域１２（図２）と異なり、ボディ領域５に接する角部ＣＮを有している。言い換えれば、平面レイアウト（図８）において、ボディ領域５および電界緩和領域１２Ｃを構成するｐ型領域と、ドリフト層２０をなすｎ型領域とが、市松模様をなしている。図１０に示されているように、電界緩和領域１２Ｃの最大深さ位置は、ボディ領域５の最大深さ位置と同一である。
　第３比較例によれば、図１０に示されているように、空乏層ＤＬを、中間点ＣＰから下方へ向かって十分に延ばすことができる。具体的には、ソース電極３１の電位を基準として、ゲート電極９の電圧をゼロとしつつ、ＭＯＳＦＥＴ１００Ｃのアバランシェ（ブレイクダウン）が生じる程度に高い正電圧をドレイン電極３２に印加すると、ボディ領域５および電界緩和領域１２Ｃの不純物濃度が７×１０１７／ｃｍ３～３×１０１８／ｃｍ３のときにドリフト層２０中へ延びる空乏層の幅は、ドリフト層２０の不純物濃度が７×１０１６／ｃｍ３～３×１０１７／ｃｍ３であるときは約０．６μｍであり、ドリフト層２０の不純物濃度が７×１０１５／ｃｍ３～３×１０１６／ｃｍ３であるときは約２．７μｍである。本比較例においては、中間点ＣＰ（図１０）近傍において十分に深い電界緩和領域ＣＰが形成されているので、中間点ＣＰ近傍が電界集中点とはならない。さらに、第１距離ＤＳａ（図９）が上記空乏層幅の倍の寸法未満とされることによって、ボディ領域５間全体に空乏層ＤＬ（図９）が形成される。これにより、電界集中点を、ボディ領域５の底部縁ＲＰ（図９）近傍とすることができる。よって、前述した第１および第２比較例とは異なり、中間点ＣＰ上でのゲート酸化膜８の劣化または絶縁破壊が生じにくくなる。
　一方で、第３比較例においては、電界緩和領域１２Ｃがボディ領域５に接する角部ＣＮを有していることによって、角部ＣＮ近傍はトランジスタの電流経路としての機能を失っている。その結果、ＭＯＳＦＥＴ１００Ｃは、低いオン抵抗を有することができない。
　まとめると、第１および第２比較例によると、ゲート酸化膜８の劣化および絶縁破壊を抑制することが困難である。また第３比較例によると、オン抵抗を抑制することが困難である。
　（本実施の形態における空乏層の分布）
　図１１は、本実施の形態１におけるＭＯＳＦＥＴ１０１のオフ状態における空乏層ＤＬの分布の例を図４の視野で示す部分断面図である。本実施の形態のＭＯＳＦＥＴ１０１によれば、第３比較例（図１０）とほぼ同様、矢印ＰＲ２（図１１）に示すように電界緩和領域１２の下方において空乏層ＤＬを十分に深く形成することができる。その結果、本実施の形態においても、電界集中点は、中間点ＣＰ（図１１）近傍ではなく、ボディ領域５の底部縁ＲＰ（図９参照）近傍とすることができる。よって、中間点ＣＰ上でのゲート酸化膜８の劣化または絶縁破壊が生じにくくなる。
　本実施の形態においては、第３ボディ領域５ｃと電界緩和領域１２との間の距離である第３距離ＤＳｃ（図５）は、ＭＯＳＦＥＴ１０１へ最大定格電圧が印加されたときに第３ボディ領域５ｃから延びる空乏層と電界緩和領域１２から延びる空乏層とがつながるように選択されている。これにより、図１１に示された断面において、ボディ領域５と電界緩和領域１２との間の領域が完全に空乏化される。このとき、図１１に示されているように、電界緩和領域１２も完全に空乏化されてよい。電界緩和領域１２の完全空乏化は、電界緩和領域１２の不純物濃度をボディ領域５の不純物濃度よりも十分に小さくすることによって得られる。なお上記の最大定格電圧は、オフ状態にあるＭＯＳＦＥＴ１０１のソース電極３１とドレイン電極との間に印加されることが許される最大電圧である。そのとき典型的には、ゲート電極９の電位は、ソース電極３１の電位と同一とされる。
　最大定格電圧が印加されたときに第３ボディ領域５ｃから延びる空乏層と電界緩和領域１２から延びる空乏層とがつながるようにするためには、第３距離ＤＳｃ（図５）は、最大定格電圧時に第３ボディ領域５ｃから延びる空乏層の幅の倍未満であることが好ましい。これにより、最大定格電圧時に電界緩和領域１２から延びる空乏層の幅が同程度とされれば、第３ボディ領域５ｃから延びる空乏層と電界緩和領域１２から延びる空乏層とがつながる。
　また、前述したように、電界緩和領域１２（図１１）は、ソース領域６の下方でのボディ領域５のドーズ量に比して、同一またはより大きいドーズ量を有していてよい。この場合、オフ状態においてソース電極３１とドレイン電極３２との間に電圧が印加された際に、電界緩和領域１２の下方におけるＳｉＣ基板１へ向かっての空乏層ＤＬの延び（図１１における矢印ＰＲ２）を、ソース領域６の下方におけるＳｉＣ基板１へ向かっての空乏層ＤＬの延び（図１１における矢印ＰＲ１）と同程度以上にすることができる。
　（効果のまとめ）
　本実施の形態によれば、第１に、図４に示されているように、第２ボディ領域５ｂと第３ボディ領域５ｃとの間に設けられた電界緩和領域１２が、ボディ領域５の最大深さ位置ＤＰｗと同一の最大深さ位置ＤＰｒを有する。これにより、電界緩和領域１２によって形成される空乏層ＤＬ（図１１）が、第１および第２比較例の場合に比して、より深い位置まで延びる。よって、当該空乏層ＤＬ上においてゲート酸化膜８に印加される電界の強度が抑えられる。よって、ＭＯＳＦＥＴ１０１がオフ状態にあるときにゲート酸化膜８に高電界が印加されることに起因してのゲート酸化膜８の劣化および絶縁破壊を抑制することができる。
　第２に、図２および図４に示されているように、電界緩和領域１２はボディ領域５から離されている。これにより、ＭＯＳＦＥＴ１０１がオン状態にあるときに、電界緩和領域１２とボディ領域５との間に電流経路が確保される。よって、ＭＯＳＦＥＴ１０１のオン抵抗を抑制することができる。
　以上のように本実施の形態によれば、ゲート酸化膜８の劣化および絶縁破壊を抑制し、かつ、ＭＯＳＦＥＴ１０１のオン抵抗を抑制することができる。
　電界緩和領域１２の不純物濃度はボディ領域５の不純物濃度よりも低い。これにより、電界緩和領域１２の不純物濃度がボディ領域５の不純物濃度と同一である場合に比して、電界緩和領域１２とボディ領域５との間での電流経路の狭窄が抑制される。言い換えれば、ＪＦＥＴ抵抗が低減される。よって、ＭＯＳＦＥＴ１０１のオン抵抗をより抑制することができる。
　電界緩和領域１２（図１１）は、ソース領域６の下方でのボディ領域５のドーズ量に比して、同一またはより大きいドーズ量を有していてよい。この場合、オフ状態においてソース電極３１とドレイン電極３２との間に電圧が印加された際に、ボディ領域５の下方だけでなく電界緩和領域１２の下方においても、空乏層ＤＬを十分に深く形成することができる（図１１における矢印ＰＲ２参照）。これにより、電界緩和領域１２の上方においてゲート酸化膜８に印加される電界の強度が抑制される。よって、ゲート酸化膜８の劣化および絶縁破壊をより抑制することができる。
　第３距離ＤＳｃ（図５）は、ＭＯＳＦＥＴ１０１へ最大定格電圧が印加されたときに、図１１に示されているように、第３ボディ領域５ｃから延びる空乏層と電界緩和領域１２から延びる空乏層とがつながるように選択されている。これにより、図１１に示された断面において、ボディ領域５と電界緩和領域１２との間の領域が完全に空乏化される。よって、第３ボディ領域５ｃと電界緩和領域１２との間の領域の上方においてゲート酸化膜８に印加される電界の強度が抑制される。よって、ゲート酸化膜８の劣化および絶縁破壊をより抑制することができる。
　電界緩和領域１２（図１１）はゲート酸化膜８に接している。これにより、ゲート酸化膜８と接する箇所への電界集中を、より確実に抑制することができる。よって、ゲート酸化膜８の劣化および絶縁破壊をより抑制することができる。
　（製造方法）
　図１２～図１６は、ＭＯＳＦＥＥＴ１０１の製造方法の一例を、図４に対応する視野で概略的に示す部分断面図である。
　図１２を参照して、ｎ型のＳｉＣ基板１上にｎ型のバッファ層２１がエピタキシャル成長によって形成される。次にｎ型のバッファ層２１上にＳｉＣ層２２がエピタキシャル成長によって形成される。バッファ層２１およびＳｉＣ層２２はエピタキシャル層９１を構成する。次に、写真製版工程間での重ね合わせのためのマーク（図示せず）が形成されてよい。具体的には、まず、エピタキシャル層９１の表面が酸化されることによって酸化膜が形成される。この酸化膜が写真製版工程およびドライエッチングによってパターニングされる。パターニングされた酸化膜をエッチングマスクとして用いて、ドライエッチングが行われる。これによりエピタキシャル層９１の表面に凹部が形成される。凹部形成後の写真製版工程において、この凹部が、パターンの重ね合わせのためのマークとして用いられる。次にＳｉＣ層２２中へｎ型不純物（窒素またはリンなどのドナー）がイオン注入によって添加される。これによりｎ型不純物拡散層２３が形成される。この注入工程は、ＳｉＣ層２２上におけるレジストの塗布と写真製版とによって形成された注入マスクを用いて行なわれてよい。以上により、バッファ層２１、ＳｉＣ層２２およびｎ型不純物拡散層２３を有するドリフト層２０が形成される。なおｎ型不純物拡散層２３を形成する工程は省略されてもよく、その場合、バッファ層２１およびＳｉＣ層２２によってドリフト層２０が構成される。
　図１３を参照して、エピタキシャル層９１上に電界緩和領域１２が形成される。具体的には、エピタキシャル層９１上におけるレジストの塗布と写真製版とによって形成された注入マスクを用いてのイオン注入によって、エピタキシャル層９１中へｐ型不純物（アルミニウム、ボロンまたはＢＦ２などのアクセプタ）が添加される。電界緩和領域１２は、１回の注入工程によって形成されてよいが、本実施の形態における電界緩和領域１２は比較的広い深さ範囲にわたって形成されるので、異なる注入エネルギーを用いての複数の注入工程が適している。その場合、電界緩和領域１２の角部（底面と側面との間の境界部）は丸み（楕円または円の一部に近い形状）を帯びてよい。
　図１４を参照して、エピタキシャル層９１上に電界緩和領域１２が形成される。具体的には、エピタキシャル層９１上におけるレジストの塗布と写真製版とによって形成された注入マスクを用いてのイオン注入によって、エピタキシャル層９１中へｐ型不純物が添加される。
　図１５を参照して、エピタキシャル層９１上にソース領域６が形成される。具体的には、エピタキシャル層９１上におけるレジストの塗布と写真製版とによって形成された注入マスクを用いてのイオン注入によって、エピタキシャル層９１中へｎ型不純物（窒素、リンまたは砒素）が添加される。また、エピタキシャル層９１上にコンタクト領域７が形成される。具体的には、エピタキシャル層９１上におけるレジストの塗布と写真製版とによって形成された注入マスクを用いてのイオン注入によって、エピタキシャル層９１中へｐ型不純物が添加される。
　なお、上述したイオン注入工程の順番は任意である。また、上述したイオン注入工程またはそれとは別のイオン注入工程によって、図２に示された構成の外側に、フィールドリミッティングリングなどの、耐電圧を高めるための構造（図示せず）が設けられてよい。
　次に、上記のように注入された不純物を活性化するために、１７００℃以上でのアニールが行われる。このような高温においては、ＳｉＣからＳｉの昇華が発生し得るので、それを抑制するために、アニール前に、グラファイトなどのカーボン系材料の保護膜（図示せず）が成膜されてよい。この保護膜はアニール後に除去される。次に、フィールド酸化膜（図示せず）が形成されてよい。例えば、厚み８００ｎｍ～１５００ｎｍ程度のＴＥＯＳ（テトラエチルオルソシリケート）酸化膜の形成と、そのパターニングとが行われる。
　図１６を参照して、次に、エピタキシャル層９１の表面が酸化されることによって、厚み３０ｎｍ～７０ｎｍ程度のゲート酸化膜８が形成される。次に、ｎ型ポリシリコンの成膜と、写真製版およびドライエッチングを用いたパターニングとによって、ゲート電極９が形成される。
　再び図４を参照して、次に、ゲート電極９を覆うように層間絶縁膜１０が形成される。例えば、ＴＥＯＳ酸化膜と、ＢＰＳＧ（Ｂｏｒｏ－Ｐｈｏｓｐｈｏ－Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜と、ＴＥＯＳ酸化膜とによって構成される積層膜が形成される。ＢＰＳＧ膜の厚みは、例えば３００ｎｍ～１０００ｎｍ程度である。次に層間絶縁膜１０上において写真製版を用いてレジストパターンが形成される。このレジストパターンを用いてのエッチングによって、コンタクトホール１１が形成される。このエッチングは、ウエットエッチングとそれに続くドライエッチングとの組み合わせによって、またはそれらの一方によって行われ得る。
　次に、ソース電極３１が形成される。ソース電極３１のうち、エピタキシャル層９１に接する部分は、接触抵抗を下げるために、シリサイドからなることが好ましい。そのためには、まず、Ｎｉのスパッタ成膜と、写真製版およびエッチングを用いたパターニングとによって、エピタキシャル層９１上にＮｉ膜がコンタクトホール１１内に選択的に形成される。次に熱処理によって、Ｎｉ膜中のＮｉと、エピタキシャル層９１中のＳｉとが反応させられる。これによりＮｉＳｉ膜（ニッケルシリサイド膜）が形成される。次に、このＮｉＳｉ膜に接するように、ソース電極３１の残部が形成される。例えば、Ａｌ（アルミニウム）またはＡｌＳｉの成膜と、写真製版およびエッチングによるパターニングとが行われる。このエッチングは、ドライエッチングおよびウエットエッチングのいずれであってもよい。なおソース電極３１上に、ＳｉＮ（窒化シリコン）膜または導電性窒化膜が形成されてもよい。次に保護膜（図示せず）として、例えばポリイミド膜が形成される。
　以上によりＭＯＳＦＥＴ１０１が製造される。
　（変形例）
　上記本実施の形態１においては、電界緩和領域１２の不純物濃度はボディ領域５の不純物濃度よりも低い。本変形例においては、電界緩和領域１２の不純物濃度は、必ずしもボディ領域５の不純物濃度よりも低くなくてよい。好ましくは、電界緩和領域１２の不純物濃度は、ボディ領域５の不純物濃度と同じである。この場合、電界緩和領域１２およびボディ領域５を、共通の不純物添加工程（典型的にはイオン注入工程）によって同時に形成することができる。それにより製造工程を簡素化することができる。ただし、ＪＦＥＴ抵抗の抑制が優先される場合は、上記本実施の形態１のように、電界緩和領域１２の不純物濃度がボディ領域５の不純物濃度よりも低いことが好ましい。
　＜実施の形態２＞
　図１７は、本実施の形態２におけるＭＯＳＦＥＴ１０２（炭化珪素装置）の構成を、図４に対応する視野で概略的に示す部分断面図である。本実施の形態においては、電界緩和領域１２を有する半導体層９１（図４）の代わりに、電界緩和領域１２Ｄ（不純物領域）を有するエピタキシャル層９２（半導体層）が設けられている。電界緩和領域１２Ｄは、ボディ領域５の最大深さ位置ＤＰｗより深い最大深さ位置ＤＰｒを有している。なお、これ以外の構成については、上述した実施の形態１またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、電界緩和領域１２Ｄからの空乏層が、より深くまで生成されやすくなる。これにより、ＭＯＳＦＥＴ１０２がオフ状態にあるときにゲート酸化膜８に高電界が印加されることに起因してのゲート酸化膜８の劣化および絶縁破壊を、より抑制することができる。
　本実施の形態においては、電界緩和領域１２Ｄの不純物濃度がボディ領域５の不純物濃度よりも低いことが、特に好ましい。電界緩和領域１２Ｄの不純物濃度が比較的低くても、本実施の形態２においては電界緩和領域１２Ｄが深く形成されていることから、電界緩和領域１２Ｄによって形成される空乏層は、より深い位置まで延びることができる。よって、ゲート酸化膜８の劣化および絶縁破壊を抑制する効果を十分に得ることができる。
　＜実施の形態３＞
　図１８は、本実施の形態３におけるＭＯＳＦＥＴ１０３（炭化珪素装置）の構成を、図４に対応する視野で概略的に示す部分断面図である。本実施の形態においては、電界緩和領域１２を有する半導体層９１（図４）の代わりに、電界緩和領域１２Ｐ（不純物領域）を有するエピタキシャル層９３（半導体層）が設けられている。電界緩和領域１２Ｐはゲート酸化膜８から離れている。ＭＯＳＦＥＴ１０３（図１８）の電界緩和領域１２Ｐの最大深さ位置ＤＰｒは、ＭＯＳＦＥＴ１０１（図４）のものと同様にボディ領域５の最大深さ位置ＤＰｗと同一であってよく、あるいは、ＭＯＳＦＥＴ１０２（図１７）のものと同様にボディ領域５の最大深さ位置ＤＰｗより深くてよい。なお、これ以外の構成については、上述した実施の形態１、２またはそれらの変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によっても、実施の形態１、２またはその変形例とほぼ同様の効果が得られる。さらに本実施の形態によれば、電界緩和領域１２Ｐはゲート酸化膜８から離れている。これにより、電界緩和領域１２Ｐを形成するための不純物添加工程において、浅い領域に不純物を添加する必要がなくなる。よって製造工程を簡素化することができる。ＳｉＣ中では不純物が拡散しにくいことから、不純物が添加される領域を上記のように限定することによる製造工程の簡素化の効果は、半導体材料としてＳｉＣが用いられる場合に特に顕著である。
　＜実施の形態４＞
　図１９は、本実施の形態４におけるＭＯＳＦＥＴ１０４（炭化珪素装置）の構成を、図４に対応する視野で概略的に示す部分断面図である。本実施の形態においては、電界緩和領域１２を有する半導体層９１（図４）の代わりに、電界緩和領域１２Ｑ（不純物領域）を有するエピタキシャル層９４（半導体層）が設けられている。電界緩和領域１２Ｑは、底部分１２ａ（第１部分）と、表面部分１２ｂ（第２部分）とを含む。底部分１２ａは、複数のボディ領域５の最大深さ位置ＤＰｗと同一またはより深い最大深さ位置を有している。表面部分１２ｂはゲート酸化膜８に接している。表面部分１２ｂは深さ方向（図中、縦方向）において底部分１２ａから離れている。
　表面部分１２ｂの最大深さ位置は、ボディ領域５の最大深さ位置の１／３以下であることが好ましい。底部分１２ａの最小深さ位置（図中、底部分１２の上面）は、ボディ領域５の最大深さ位置の２／３以下であることが好ましい。なお、これ以外の構成については、上述した実施の形態１、２またはそれらの変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によっても、実施の形態１または２とほぼ同様の効果が得られる。さらに本実施の形態によれば、電界緩和領域１２Ｑは、底部分１２ａと表面部分１２ｂとの間には形成されていない。よって、電界緩和領域１２Ｑを形成するためのイオン注入工程は、底部分１２ａに対応する注入エネルギーと、表面部分１２ｂに対応する注入エネルギーとを用いて行うことができる。よって、これら注入エネルギーの間の注入エネルギーでのイオン注入を行う必要がない。これによりイオン注入の回数を少なくすることができる。よって製造工程を簡素化することができる。
　＜実施の形態５＞
　図２０は、本実施の形態５におけるＭＯＳＦＥＴ（炭化珪素装置）が有するエピタキシャル層９５（半導体層）の構成を、図２に対応する視野で概略的に示す部分上面図である。図２１は、図２０の一部が拡大された図である。本実施の形態においては、電界緩和領域１２を有するエピタキシャル層９１（図５）の代わりに、電界緩和領域１２Ｒ（不純物領域）を有するエピタキシャル層９５が設けられている。平面視（図２１）において、電界緩和領域１２Ｒの外縁は、第３ボディ領域５ｃに最も近接する位置を含む領域ＲＳにおいて、直線状に延びている。このような平面レイアウトは、例えば、ＭＯＳＦＥＴ１０１において電界緩和領域１２を４５度回転させることによって得られる。
　なお、これ以外の構成については、上述した実施の形態１～４またはそれらの変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
　本実施の形態によれば、平面視において、電界緩和領域１２Ｒの外縁は、当該外縁が第３ボディ領域５ｃに最も近接する位置を含む領域ＲＳにおいて、直線状に延びている。これにより、写真製版工程におけるマスク合わせずれによって引き起こされる第３ボディ領域５ｃと電界緩和領域１２Ｒとの間の相対位置の誤差（特に、図２１における破線矢印に沿っての誤差）に起因しての、第３ボディ領域５ｃと電界緩和領域１２Ｒとの間の距離のばらつきが抑制される。よって、前述した各実施の形態における効果を、より安定的に得ることができる。
　＜実施の形態６＞
　実施の形態１～５においては、半導体層中へのイオン注入によって形成された各領域が、それが形成されている深さ範囲において、実質的に一定の平面パターンを有している場合について特に詳しく説明した。ＳｉＣは、Ｓｉに比して拡散係数がかなり小さいことから、半導体層が有する各領域は、近似的にこのようにみなせる場合が多い。しかしながら、ＳｉＣにおいても、アニール（例えば１７５０℃程度での熱処理）時に不純物の熱拡散が、ある程度は生じる。その結果、深さ方向を含む断面（例えば、図３および図４のような断面）において、各領域の底部の角は、ある程度丸みを帯びる。より一般的に言えば、当該断面における各領域の境界は、深さ方向に沿った直線的な境界を有するとは限らない。このような場合をも考慮しつつ、本実施の形態について、以下に説明する。
　図２２は、本実施の形態６におけるＭＯＳＦＥＴ１０６（炭化珪素装置）の構成を、図２３の線ＸＸＩＩ－ＸＸＩＩに沿って概略的に示す部分断面図である。図２３は、図２２の半導体層９６におけるボディ領域５（具体的にはボディ領域５ａ～５ｄ）および不純物領域１２の配置を概略的に示す部分平面図である。
　図２２の断面視に示されているように、上述した熱拡散の結果、ＭＯＳＦＥＴ１０６の半導体層９６の各領域の底部の角は、ある程度丸みを帯びている。特に、ボディ領域５の底部の角の丸みは、当該角への電界集中の緩和に寄与する利点を有する。
　図２３の平面視に示されているように、ＭＯＳＦＥＴ１０６の半導体層９６の各領域の平面的形状の角は、ある程度丸みを帯びている。具体的には、複数のボディ領域５（第１ボディ領域５ａ、第２ボディ領域５ｂ、第３ボディ領域５ｃおよび第４ボディ領域５ｄ）、および電界緩和領域１２の各々の平面的形状は、丸みを帯びた角を有している。
　上記構成から、ボディ領域５としてのｐ型拡散層は、ドリフト層２０としてのｎ型層中で、丸みを帯びている。よって、角部が丸みを帯びずに尖っている場合に比して、ボディ領域５の角部への電界集中が起こりにくくなる。よって、空乏層が広がっていく過程での広がりが、より均一化される。よって電界に起因しての絶縁破壊の発生を、より抑制することができる。
　また電界緩和領域１２がボディ領域５の電位とドレイン電位との間の中間電位になる過程で、電界緩和領域１２も空乏化される。この際に、ドリフト層２０としてのｎ型層中で電界緩和領域１２としてのｐ型拡散層も丸みを帯びていることから、電界緩和領域１２の角部への電界集中も起こりにくくなる。よって、空乏層が広がっていく過程での広がりが、より均一化される。よって電界に起因しての絶縁破壊の発生を、より抑制することができる。
　図２２および図２３に示されたような構成において、ボディ領域５ｂとボディ領域５ｃとの間の第２距離ＤＳｂは、これら領域間の最短距離によって定義される。当該最短距離は、典型的には半導体層９６の上面上での距離、言い換えれば深さゼロでの距離、に対応するが、ボディ領域５の断面形状によっては、ゼロよりも大きな深さ位置での距離に対応し得る。同様に、ボディ領域５ｃと不純物領域１２との間の第３距離ＤＳｃは、ボディ領域５ｃと不純物領域１２との間の最短距離によって定義される。当該最短距離は、典型的には半導体層９６の上面上での距離、言い換えれば深さゼロでの距離、に対応するが、ボディ領域５および不純物領域１２の断面形状によっては、ゼロよりも大きな深さ位置での距離に対応し得る。同様に、ボディ領域５ａとボディ領域５ｃとの間の第１距離ＤＳａは、これら領域間の最短距離によって定義される。当該最短距離は、典型的には半導体層９６の上面上での距離、言い換えれば深さゼロでの距離、に対応するが、ボディ領域５の断面形状によっては、ゼロよりも大きな深さ位置での距離に対応し得る。
　なお、上記以外の構成については、上述した実施の形態１またはその変形例の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また、実施の形態２～５についても、本実施の形態において説明したのとほぼ同様に、第１距離ＤＳａ、第２距離ＤＳｂおよび第３距離ＤＳｃが定められてよい。
　＜実施の形態７＞
　本実施の形態７は、上述した実施の形態１～６またはその変形例の炭化珪素半導体装置が電力変換装置に適用されたものである。本発明は特定の電力変換装置に限定されるものではないが、本実施の形態７として、三相のインバータに本発明を適用した場合について、以下に説明する。
　図２４は、本実施の形態７による電力変換装置７００が適用された電力変換システムの構成を概略的に示すブロック図である。電力変換装置７００は、電源６００と負荷８００との間に接続された三相のインバータであり、電源６００から供給された直流電力を交流電力に変換し、負荷８００に交流電力を供給する。電力変換装置７００は、主変換回路７０１と、駆動回路７０２と、制御回路７０３とを有している。主変換回路７０１は、スイッチング素子として、実施の形態１～６またはその変形例の炭化珪素半導体装置の少なくともいずれかを有しており、入力される直流電力を交流電力に変換してそれを出力する。駆動回路７０２は、スイッチング素子としての炭化珪素半導体装置の各々を駆動する駆動信号を炭化珪素半導体装置に出力する。制御回路７０３は、駆動回路７０２を制御する制御信号を駆動回路７０２に出力する。
　電源６００は、直流電源であり、電力変換装置７００に直流電力を供給する。電源６００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源６００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　負荷８００は、電力変換装置７００から供給された交流電力によって駆動される三相の電動機である。なお、負荷８００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
　以下、電力変換装置７００の詳細を説明する。主変換回路７０１は、スイッチング素子および還流ダイオードを備えている（図示せず）。スイッチング素子がスイッチングすることによって、主変換回路７０１は、電源６００から供給される直流電力を交流電力に変換し、それを負荷８００に供給する。主変換回路７０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路７０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子と、それぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成することができる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路７０１の３つの出力端子は、負荷８００に接続される。
　駆動回路７０２は、主変換回路７０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路７０１のスイッチング素子の制御電極に供給する。具体的には、駆動回路７０２は、後述する制御回路７０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号と、スイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以下の電圧信号（オフ信号）となる。
　制御回路７０３は、負荷８００に所望の電力が供給されるよう主変換回路７０１のスイッチング素子を制御する。具体的には、制御回路７０３は、負荷８００に供給すべき電力に基づいて、主変換回路７０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ（パルス幅変調：Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）制御によって主変換回路７０１を制御することができる。そして、各時点において、オン状態となるべきスイッチング素子にはオン信号が出力され、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、制御回路７０３は駆動回路７０２に制御指令（制御信号）を出力する。駆動回路７０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態７によれば、電力変換装置７００の主変換回路７０１に、前述した実施の形態１～６またはその変形例の炭化珪素半導体装置が用いられる。これにより、炭化珪素半導体装置が有するゲート絶縁膜の劣化および絶縁破壊が抑制され、かつ、炭化珪素半導体装置のオン抵抗が抑制される。よって、電力変換装置７００の信頼性が高められ、かつ、電力変換装置７００の電力損失が抑制される。
　なお本実施の形態７では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態７では、電力変換装置が２レベルの電力変換装置であるが、３レベルなどのマルチレベルの電力変換装置であっても構わない。また単相負荷に電力を供給する場合には、単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本発明を適用することも可能である。
　また、本発明が適用された電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器および非接触器給電システムのいずれかの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
　上記各実施の形態においては炭化珪素半導体装置がＭＯＳＦＥＴである場合について詳述したが、炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であってよい。言い換えれば、ゲート絶縁膜は、酸化膜に限定されるものではない。
　＜付記＞
　上記各実施の形態において説明したように第１導電型がｎ型でありかつ第２導電型がｐ型である場合、ＭＯＳＦＥＴをｎチャネル型とすることができる。ＳｉＣを用いたＭＯＳＦＥＴは、電気特性または製造容易性の観点から、ｎチャネル型とされる場合が多い。しかしながら、第１導電型がｐ型でありかつ第２導電型がｎ型であっても、各実施の形態において説明した効果は得られる。
　上記各実施の形態において説明したように炭化珪素半導体装置がＭＯＳＦＥＴである場合、より一般的に言えば炭化珪素半導体装置がユニポーラ型トランジスタである場合、ＪＦＥＴ抵抗の抑制作用によるオン抵抗の抑制効果が特に大きい。しかしながら炭化珪素半導体装置はユニポーラ型に限定されるものではなく、バイポーラ型トランジスタであってもよく、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）であってもよい。その場合であっても、オン抵抗の抑制効果が、ある程度得られる。ＩＧＢＴを得るためには、ドリフト層の導電型と異なる導電型を有するコレクタ領域がドリフト層とドレイン電極との間に設けられる。コレクタ領域を形成する方法として、上記各実施の形態における炭化珪素基板の導電型が逆にされてよい。ただしこの方法は一例に過ぎず、他の方法が用いられてもよい。なおＩＧＢＴの場合、前述したソースおよびドレインのそれぞれが、エミッタおよびコレクタとして機能する。
　本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　ＤＳａ　第１距離、ＤＳｂ　第２距離、ＤＳｃ　第３距離、１　ＳｉＣ基板（炭化珪素基板）、５　ボディ領域、５ａ　第１ボディ領域、５ｂ　第２ボディ領域、５ｃ　第３ボディ領域、５ｄ　第４ボディ領域、６　ソース領域、７　コンタクト領域、８　ゲート酸化膜（ゲート絶縁膜）、９　ゲート電極、１０　層間絶縁膜、１１　コンタクトホール、１２，１２Ｄ，１２Ｐ，１２Ｑ，１２Ｒ　電界緩和領域（不純物領域）、１２ａ　底部分（第１部分）、１２ｂ　表面部分（第２部分）、２０　ドリフト層、３１　ソース電極、３２　ドレイン電極、９１～９６　エピタキシャル層（半導体層）、１０１～１０４，１０６　ＭＯＳＦＥＴ（炭化珪素半導体装置）、６００　電源、７００　電力変換装置、７０１　主変換回路、７０２　駆動回路、７０３　制御回路、８００　負荷。

Claims (12)

  1. 　炭化珪素半導体装置であって、
    　炭化珪素から作られ、第１導電型を有するドリフト層と、
    　前記第１導電型と異なる第２導電型を有し、前記ドリフト層上に設けられた複数のボディ領域と、
    を備え、前記複数のボディ領域は、
    　　第１ボディ領域と、
    　　前記第１ボディ領域に隣り合う第２ボディ領域と、
    　　前記第１ボディ領域および前記第２ボディ領域の各々に隣り合い、前記第１ボディ領域から第１距離離され、前記第２ボディ領域から前記第１距離よりも大きい第２距離離された第３ボディ領域と、
    を含み、前記炭化珪素半導体装置はさらに、
    　前記第２導電型を有し、前記ドリフト層上に設けられ、前記第２ボディ領域と前記第３ボディ領域との間に配置され、前記複数のボディ領域から離され、前記複数のボディ領域の最大深さ位置と同一またはより深い最大深さ位置を有する不純物領域と、
    　前記複数のボディ領域および前記不純物領域の上方に配置されたゲート絶縁膜と、
    を備える炭化珪素半導体装置。
  2. 　前記不純物領域の不純物濃度は、前記複数のボディ領域の不純物濃度よりも低い、請求項１に記載の炭化珪素半導体装置。
  3. 　前記複数のボディ領域の各々の上に設けられたソース領域をさらに備え、
    　前記不純物領域は、前記ソース領域の下方での前記複数のボディ領域のドーズ量に比して、同一またはより大きいドーズ量を有している、請求項１または２に記載の炭化珪素半導体装置。
  4. 　前記第３ボディ領域と前記不純物領域との間の距離は、炭化珪素半導体装置へ最大定格電圧が印加されたときに前記第３ボディ領域から延びる空乏層と前記不純物領域から延びる空乏層とがつながるように選択されている、請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記不純物領域は前記ゲート絶縁膜に接している、請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記不純物領域は前記ゲート絶縁膜から離れている、請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記不純物領域は、前記複数のボディ領域の最大深さ位置と同一またはより深い最大深さ位置を有する第１部分と、前記ゲート絶縁膜に接する第２部分とを含み、前記第２部分は深さ方向において前記第１部分から離れている、請求項１から４のいずれか１項に記載の炭化珪素半導体装置。
  8. 　平面視において、前記不純物領域の外縁は、前記外縁が前記第３ボディ領域に最も近接する位置を含む領域において、直線状に延びている、請求項１から７のいずれか１項に記載の炭化珪素半導体装置。
  9. 　前記複数のボディ領域の底部は、断面視において、丸みを帯びた角を有している、請求項１から８のいずれか１項に記載の炭化珪素半導体装置。
  10. 　前記複数のボディ領域の平面的形状は、丸みを帯びた角を有している、請求項１から９のいずれか１項に記載の炭化珪素半導体装置。
  11. 　前記不純物領域の平面的形状は、丸みを帯びた角を有している、請求項１から１０のいずれか１項に記載の炭化珪素半導体装置。
  12. 　請求項１から１１のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備える、電力変換装置。
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