JP6377309B1 - 炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法 - Google Patents

Abstract

ドリフト層（２）は、炭化珪素からなり、第１導電型を有している。トレンチ底部保護層（７）は、ゲートトレンチ（６）の底部に設けられており、第２導電型を有している。空乏化抑制層（８）は、ゲートトレンチ（６）の側面とドリフト層（２）との間に設けられており、ボディ領域（５）の下部からゲートトレンチ（６）の底部よりも深い位置にまで延びており、第１導電型を有しており、ドリフト層（２）が有する第１導電型の不純物濃度に比して高い第１導電型の不純物濃度を有している。空乏化抑制層（８）が有する第１導電型の不純物濃度は、ゲートトレンチ（６）の側面から離れるに連れて低下している。

Description

この発明は、炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法に関するものであり、特に、トレンチゲートを有する炭化珪素半導体装置と、炭化珪素半導体装置を有する電力変換装置と、トレンチゲートを有する炭化珪素半導体装置の製造方法と、炭化珪素半導体装置を有する電力変換装置の製造方法とに関するものである。

パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御するスイッチング素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が広く使用されている。電力用半導体装置としてのＭＯＳＦＥＴとしては、特に、縦型ＭＯＳＦＥＴが広く用いられている。縦型ＭＯＳＦＥＴのひとつに、トレンチゲート型ＭＯＳＦＥＴがある。トレンチゲート型ＭＯＳＦＥＴは、半導体ウエハ表面に形成されたトレンチの側面をチャネルとして利用する。これによりチャネル幅密度の向上が可能となるので、デバイスの性能を向上させることができる。

上述したような電力用半導体装置の半導体材料として、近年、ワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）が適用され始めている。炭化珪素は高い絶縁破壊電界を有しているので、半導体装置の耐圧を高めることができる。よって半導体装置を、より高電圧を用いる用途に適用することができる。ただしその場合、スイッチング素子としての半導体装置がオフ状態となると、半導体装置には高い電圧が印加される。その結果、高電界に耐え得る炭化珪素からなる半導体領域が破壊に至らなくても、高電界が印加されることによってゲート絶縁膜が破壊に至る可能性が高くなる。特にトレンチゲート型においては、半導体層の上面と基板との間の距離がトレンチの底部において近くなる。さらに、トレンチの底部の端は、角形状を有しているため、電界が集中しやすい。以上から、トレンチの底部上におけるゲート絶縁膜の信頼性の悪化が懸念される。

トレンチの底部に印加される電界を緩和するために、国際公開第２０１２／０７７６１７号（特許文献１）に開示されているように、ドリフト層が有する導電型とは逆の導電型を有する不純物層を、トレンチの底部を覆うように形成した構造が提案されている。具体的には、ｎ型ドリフト層にトレンチゲート構造が設けられ、この構造の底面にｐ型の保護層が形成さる。この保護層は、ドレイン電極とソース電極との間に高バイアスが印加された際の電界からトレンチの底部を保護する。これにより、トレンチの底部付近に形成されているゲート絶縁膜に印加される電界強度を低く保つことができる。

このように保護層によってトレンチ底部を保護することで、信頼性を向上させることができる。一方でこの場合、隣り合うトレンチ間に、ｐ型保護層およびｐ型ベース領域から伸びる空乏層に起因して、ＪＦＥＴ（Junction FET）領域が形成される。ＭＯＳＦＥＴの導通時に、ドレイン電流はこれらｐ型領域に挟まれたＪＦＥＴ領域を流れる。非導通にはこれらｐ型領域から空乏層が大きく伸びるが、導通時であっても、空乏層が保護層からドリフト層内へ、ある程度は広がる。その結果、導通時の電流経路が狭まる。言い換えれば、ＪＦＥＴ抵抗が生じる。これにより半導体装置のオン抵抗が増大してしまう。

そのため、特開２０１５−０７２９９９号公報（特許文献２）に開示されるように、ｎ型のドリフト層の上にドリフト層が有する不純物濃度よりも高い不純物濃度を有するｎ型の電流分散層を形成した構造が提案されている。電流分散層を形成することで、保護層からの空乏層の伸びを抑えることができる。よって電流経路が広がる。その結果、ＪＦＥＴ抵抗を低減することが可能となる。一方、高い不純物濃度を有する電流分散層を設けることによって、電界強度がより高くなる。それに起因して耐圧が低下することが懸念される。例えば、オフ時にゲート絶縁膜に印加される電界強度が高まることに起因しての、ゲート絶縁膜の破壊が懸念される。上記特開２０１５−０７２９９９号公報に開示されているように、耐圧の低下をより確実に防ぐために、トレンチ間にｐ型層を形成する方法がある。この場合、トレンチの底部のｐ型保護層に加えて、トレンチ間のｐ型層からも空乏層が伸びる。これによって、より平面的にオフ時の電界を支えることができる。よって耐圧の低下をより確実に防ぐことが可能となる。

しかしながら、トレンチ間のｐ型層から伸びる空乏層は、ＭＯＳＦＥＴのオン時にも影響を与える。具体的には、ＪＦＥＴ領域の面積が増加することによって、電流経路の狭窄がより大きくなる。その結果、ｎ型電流分散層によるオン抵抗低減の効果が十分に得られなくなってしまう。

国際公開第２０１２／０７７６１７号 特開２０１５−０７２９９９号公報

ところで、トレンチゲート型半導体装置においては、オン電流は、トレンチ側面を沿って流れ、そしてトレンチ下部でトレンチ側面から拡散する。このため、オン抵抗を低減するための電流分散層は、特にトレンチ周辺に配置されることが望ましい。しかしながら、特開２０１５−０７２９９９号公報に係るトレンチゲート型炭化珪素半導体装置では、隣り合うトレンチの間においてｎ型電流分散層が全体的に形成されている。このため、ドリフト層内の電界が大きく増加し、その結果、オフ時の耐圧が不必要に大きく低下する恐れがある。

本発明は以上のような課題を解決するためになされたものであり、その目的は、オン抵抗を低減しつつ耐圧の低下を抑制することができる炭化珪素半導体装置と、それを用いた電力変換装置とを提供することである。

本発明の炭化珪素半導体装置は、ドリフト層と、ボディ領域と、ソース領域と、ゲート絶縁膜と、ゲート電極と、ソース電極と、トレンチ底部保護層と、空乏化抑制層とを有している。ドリフト層は、炭化珪素からなり、第１導電型を有している。ボディ領域は、ドリフト層上に設けられており、第１導電型と異なる第２導電型を有している。ソース領域は、ボディ領域上に設けられており、第１導電型を有している。ゲート絶縁膜は、ボディ領域よりも深い位置にまで達する少なくとも１つのゲートトレンチ内に設けられており、ボディ領域およびソース領域に向かい合っている。ゲート電極は、ゲートトレンチ内に設けられており、ゲート絶縁膜を介してボディ領域に向かい合っている。ソース電極は、ソース領域と電気的に接続されている。トレンチ底部保護層は、ゲートトレンチの底部に接して設けられており、ボディ領域より高い不純物濃度で第２導電型を有している。空乏化抑制層は、ゲートトレンチの側面とドリフト層との間に設けられており、トレンチ底部保護層の側面に接しており、ボディ領域の下部からゲートトレンチの底部よりも深い位置にまで延びており、第１導電型を有しており、ドリフト層が有する第１導電型の不純物濃度に比して高い第１導電型の不純物濃度を有している。空乏化抑制層が有する第１導電型の不純物濃度は、ゲートトレンチの側面から離れるに連れて低下している。

本発明の電力変換装置は、主変換回路と、駆動回路と、制御回路とを有している。主変換回路は、上記炭化珪素半導体装置を有しており、入力される電力を変換して出力する。駆動回路は、炭化珪素半導体装置を駆動する駆動信号を炭化珪素半導体装置に出力する。制御回路は、駆動回路を制御する制御信号を駆動回路に出力する。

本発明の炭化珪素半導体装置の製造方法は、以下の工程を有している。炭化珪素からなり第１導電型を有するドリフト層と、ドリフト層上に配置され第１導電型と異なる第２導電型を有するボディ領域と、ボディ領域上に配置され第１導電型を有するソース領域と、を含む半導体層が形成される。半導体層に、ボディ領域よりも深い位置にまで達する少なくとも１つのゲートトレンチが形成される。ゲートトレンチの底部に接し、ボディ領域より高い不純物濃度で第２導電型を有するトレンチ底部保護層が形成される。ボディ領域の下部からゲートトレンチの底部よりも深い位置にまで延び、トレンチ底部保護層の側面に接し、第１導電型を有し、ドリフト層が有する第１導電型の不純物濃度に比して高い第１導電型の不純物濃度を有する空乏化抑制層が、ゲートトレンチの側面へのイオン注入によってゲートトレンチの側面とドリフト層との間に形成される。ゲートトレンチ内に、ボディ領域およびソース領域に向かい合うゲート絶縁膜が形成される。ゲートトレンチ内に、ゲート絶縁膜を介してボディ領域に向かい合うゲート電極が形成される。ソース領域と電気的に接続されたソース電極が形成される。

本発明の電力変換装置の製造方法は、以下の工程を有している。上記炭化珪素半導体装置の製造方法によって炭化珪素半導体装置が製造される。炭化珪素半導体装置を有し入力される電力を変換して出力する主変換回路と、炭化珪素半導体装置を駆動する駆動信号を炭化珪素半導体装置に出力する駆動回路と、駆動回路を制御する制御信号を駆動回路に出力する制御回路と、が形成される。

本発明の炭化珪素半導体装置によれば、第２導電型を有する領域からの空乏層の伸びが空乏化抑制層によって抑制される。これにより、炭化珪素半導体装置のオン抵抗を低減する効果が得られる。さらに、空乏化抑制層が有する第１導電型の不純物濃度が、ゲートトレンチの側面から離れるに連れて低下している。これにより、上記効果を得つつ、空乏化抑制層に起因してのドリフト層内の電界の増加を抑制することができる。よって、耐圧の低下を抑制することができる。以上から、オン抵抗を低減しつつ、耐圧の低下を抑制することができる。

本発明の電力変換装置によれば、主変換回路は炭化珪素半導体装置を有している。この炭化珪素半導体装置において、第２導電型を有する領域からの空乏層の伸びが空乏化抑制層によって抑制される。これにより、炭化珪素半導体装置のオン抵抗を低減する効果が得られる。さらに、空乏化抑制層が有する第１導電型の不純物濃度が、ゲートトレンチの側面から離れるに連れて低下している。これにより、上記効果を得つつ、空乏化抑制層に起因してのドリフト層内の電界の増加を抑制することができる。よって、耐圧の低下を抑制することができる。以上から、オン抵抗を低減しつつ、耐圧の低下を抑制することができる。よって、電力損失を低減しつつ、電力変換装置の信頼性を高めることができる。

本発明の炭化珪素半導体装置の製造方法によれば、第２導電型を有する領域からの空乏層の伸びを抑制する空乏化抑制層が形成される。これにより、炭化珪素半導体装置のオン抵抗を低減する効果が得られる。さらに、空乏化抑制層がゲートトレンチの側面へのイオン注入によって形成される。これにより、空乏化抑制層が有する第１導電型の不純物濃度へ、ゲートトレンチの側面から離れるに連れて低下するような濃度分布を、容易に付与することができる。これにより、上述したオン抵抗低減の効果を得つつ、空乏化抑制層に起因してのドリフト層内の電界の増加を抑制することができる。よって、耐圧の低下を抑制することができる。以上から、オン抵抗を低減しつつ、耐圧の低下を抑制することができる。

本発明の電力変換装置の製造方法によれば、炭化珪素半導体装置を有する主変換回路が形成される。この炭化珪素半導体装置の製造方法において、第２導電型を有する領域からの空乏層の伸びを抑制する空乏化抑制層が形成される。これにより、炭化珪素半導体装置のオン抵抗を低減する効果が得られる。さらに、空乏化抑制層がゲートトレンチの側面へのイオン注入によって形成される。これにより、空乏化抑制層が有する第１導電型の不純物濃度へ、ゲートトレンチの側面から離れるに連れて低下するような濃度分布を、容易に付与することができる。これにより、上述したオン抵抗低減の効果を得つつ、空乏化抑制層に起因してのドリフト層内の電界の増加を抑制することができる。よって、耐圧の低下を抑制することができる。以上から、オン抵抗を低減しつつ、耐圧の低下を抑制することができる。よって、電力損失を低減しつつ、電力変換装置の信頼性を高めることができる。

この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

本発明の実施の形態１による炭化珪素半導体装置の構成を概略的に示す図であり、図２の線Ｉ−Ｉに沿う部分断面図である。 図１の線ＩＩ−ＩＩに沿う部分断面図であり、平面視におけるゲートトレンチおよび空乏化抑制層のパターンレイアウトに対応する図である。 図１のゲートトレンチ近傍の部分拡大図であり、空乏化抑制層の第１導電型の不純物の濃度分布をグラデーションによって模式的に示す図である。 図３の軸Ｘ_１に沿った実効不純物濃度の対数値をシミュレーション結果に基づいて示すグラフ図である。 図３の軸Ｘ_２に沿った実効不純物濃度の対数値をシミュレーション結果に基づいて示すグラフ図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 比較例の炭化珪素半導体装置のオン状態における空乏層の伸びを模式的に示す部分断面図である。 実施例の炭化珪素半導体装置のオン状態における空乏層の伸びを模式的に示す部分断面図である。 比較例および実施例の各々についての、セルピッチとオン抵抗との間の関係をシミュレーション結果に基づいて示すグラフ図である。 比較例および実施例の各々についての、セルピッチと耐圧との間の関係をシミュレーション結果に基づいて示すグラフ図である。 図２の第１変形例を示す部分断面図である。 図２の第２変形例を示す部分断面図である。 本発明の実施の形態２による炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１８の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３による炭化珪素半導体装置の構成を概略的に示す図であり、図２１の線ＸＸ−ＸＸに沿う部分断面図である。 図２０の線ＸＸＩ−ＸＸＩに沿う部分断面図であり、平面視におけるトレンチ底部保護層および空乏化抑制層のパターンレイアウトに対応する図である。 図２１の変形例を示す、平面視におけるトレンチ底部保護層および空乏化抑制層のパターンレイアウトに対応する図である。 図２０の炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態４による炭化珪素半導体装置の構成を概略的に示す図であり、図２５の線ＸＸＩＶ−ＸＸＩＶに沿う部分断面図である。 図２４の線ＸＸＶ−ＸＸＶに沿う部分断面図であり、平面視におけるゲートトレンチおよび空乏化抑制層のパターンレイアウトに対応する図である。 図２５の変形例を示す部分断面図である。 本発明の実施の形態５による炭化珪素半導体装置の構成を概略的に示す図であり、図２８の線ＸＸＶＩＩ−ＸＸＶＩＩに沿う部分断面図である。 図２７の線ＸＸＶＩＩＩ−ＸＸＶＩＩＩに沿う部分断面図であり、平面視におけるゲートトレンチとコンタクトトレンチと空乏化抑制層とのパターンレイアウトに対応する図である。 本発明の実施の形態６による炭化珪素半導体装置の構成を概略的に示す図であり、平面視におけるゲートトレンチと空乏化抑制層とのパターンレイアウトに対応する図であり、図３０の線ＸＸＩＸ−ＸＸＩＸに沿う部分断面図である。 図２９の線ＸＸＸ−ＸＸＸに沿う部分断面図である。 本発明の実施の形態７による炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態８による電力変換装置が適用された電力変換システムの構成を概略的に示すブロック図である。

以下に、本発明に係る実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。

＜実施の形態１＞
（構成）
図１は、本発明の実施の形態１によるＭＯＳＦＥＴ７１（炭化珪素半導体装置）の構成を概略的に示す図であり、図２の線Ｉ−Ｉに沿う部分断面図である。図２は、図１の線ＩＩ−ＩＩに沿う部分断面図であり、平面視におけるゲートトレンチ６および空乏化抑制層８のパターンレイアウトに対応する図である。図１の断面は、平面視におけるゲートトレンチ６の延在方向（図２における横方向）に対して垂直な面であり、図１において、横方向がゲートトレンチ６の幅方向に対応し、縦方向がゲートトレンチ６の深さ方向に対応している。図１の断面視において、ＭＯＳＦＥＴ７１には複数のゲートトレンチ６が設けられている。

ＭＯＳＦＥＴ７１（炭化珪素半導体装置）は、基板１と、炭化珪素層２０（半導体層）と、ゲート絶縁膜９と、ゲート電極１０と、層間絶縁膜１６と、ソース電極１１と、ドレイン電極１２とを有している。炭化珪素層２０は、ドリフト層２と、ソース領域３と、ボディコンタクト領域４と、ボディ領域５と、トレンチ底部保護層７と、空乏化抑制層８とを有している。

基板１は、ｎ型（第１導電型）を有する炭化珪素基板である。ドレイン電極１２は基板１の下面上に設けられている。本実施の形態においては、ドレイン電極１２は基板１の下面にオーミックに接続されている。

炭化珪素層２０は、基板１の上面上に設けられている。具体的には、炭化珪素層２０は、単結晶構造を有する基板１上にエピタキシャルに成長させられている。炭化珪素層２０は、基板１に面する下面と、この下面と反対の上面とを有している。炭化珪素層２０の上面上にはゲートトレンチ６が設けられている。ゲートトレンチ６は、側面および底部を有している。ゲートトレンチ６の底部は面をなしており、よって以下においてこの底部を底面と称することもある。炭化珪素層２０の厚み方向（図１における縦方向）に対してゲートトレンチ６の側面は、典型的には実質的に平行であるが、傾いていてもよい。

ドリフト層２は炭化珪素からなる。ドリフト層２はｎ型を有している。ドリフト層２は、基板１が有するドナー濃度（第１導電型の不純物濃度、ここではｎ型の不純物濃度）に比して低いドナー濃度を有している。

ボディ領域５は、ドリフト層２上に設けられており、本実施の形態においてはドリフト層２上に直接設けられている。ボディ領域５はｐ型（第１導電型と異なる第２導電型）を有している。

ソース領域３はボディ領域５上に設けられている。ソース領域は、ｎ型を有しており、ドリフト層２が有するドナー濃度に比して高いドナー濃度を有している。ソース領域３はドリフト層２からボディ領域５によって隔てられている。ボディコンタクト領域４はボディ領域５上に設けられている。ボディコンタクト領域４は、ｐ型を有しており、ボディ領域５が有するアクセプタ濃度（第２導電型の不純物濃度、ここではｐ型の不純物濃度）に比して高いアクセプタ濃度を有している。

炭化珪素層２０は、ソース領域３およびボディコンタクト領域４を含む上面を有している。層間絶縁膜１６は炭化珪素層２０の上面上に設けられている。層間絶縁膜１６はソースコンタクトホールを有している。ソース電極１１は、層間絶縁膜１６が設けられた炭化珪素層２０の上面上に配置されている。ソース電極１１は、層間絶縁膜１６のソースコンタクトホールを介して、ソース領域３およびボディコンタクト領域４と電気的に接続されており、具体的にはオーミックに接続されている。

ゲートトレンチ６は、ボディ領域を貫通し、ボディ領域５よりも深い位置にまで達している。ゲートトレンチ６の側面はボディ領域５およびソース領域３に向かい合っている。

ゲート絶縁膜９は、ゲートトレンチ６内に設けられており、ボディ領域５およびソース領域３に向かい合っている。ゲート電極１０は、ゲートトレンチ６内に設けられており、ゲート絶縁膜９を介してボディ領域５に向かい合っている。

トレンチ底部保護層７はｐ型を有している。トレンチ底部保護層７は、ゲートトレンチ６の底部に設けられており、ゲートトレンチ６の底部に接している。トレンチ底部保護層７はゲートトレンチ６の底面の少なくとも一部に設けられていればよい。トレンチ底部保護層７は、図１に示されているようにゲートトレンチ６の底面全体に設けられていてもよく、それによりゲート絶縁膜９に印加される電界をより一層低減することができる。トレンチ底部保護層７は、ゲートトレンチ６の底面が有する幅よりも広い幅を有していてもよく、ゲートトレンチ６の底面と側面とによって形成される角部を覆っていてもよい。

空乏化抑制層８は、ゲートトレンチ６の側面とドリフト層２とに接しており、ゲートトレンチ６の側面とドリフト層２との間に設けられている。また空乏化抑制層８は、ボディ領域５の下部に接しており、ボディ領域５の下部から、ゲートトレンチ６の底部よりも深い位置にまで延びている。また空乏化抑制層８は、トレンチ底部保護層７の側面に接している。

空乏化抑制層８はｎ型を有している。空乏化抑制層８が有するドナー濃度は、ドリフト層２が有するドナー濃度に比して高い。また空乏化抑制層８が有するドナー濃度は、ＭＯＳＦＥＴ７１のオン時に、互いに隣り合うトレンチ底部保護層７から伸びる空乏層が重なり合わないよう、十分に高い必要がある。またＭＯＳＦＥＴ７１へ高バイアス電圧が印加されたときにゲートトレンチ６の底部に過度に高い電界が印加されないようにするため、空乏化抑制層８が有するドナー濃度は過度に高くない必要がある。これらの点に鑑みて、空乏化抑制層８のドナー濃度は、ドリフト層のドナー濃度の２倍から１０倍程度であることが望ましく、具体的には１×１０^１５ｃｍ^−３〜１×１０^１８ｃｍ^−３の範囲であることが望ましい。

ＭＯＳＦＥＴ７１へ高バイアス電圧が印加されたときであってもゲートトレンチ６底部に過度に高い電界が印加されないようにするため、空乏化抑制層８の幅は過度に大きくない必要がある。例えば、空乏化抑制層８の幅は、セルピッチの５％〜４０％の範囲であることが望ましい。オン時においてトレンチ底部保護層７から平面方向に伸びる空乏層を抑制し、かつオフ時においてこの空乏層がドリフト層２内へ十分に伸びることで耐圧が維持されるように、空乏化抑制層８の深さが選択される必要がある。そのため、空乏化抑制層８は、トレンチ底部保護層７の側面と、深さ方向において０．１μｍ〜１μｍの範囲で接していることが望ましい。なお、本明細書においてセルピッチは、隣り合うゲートトレンチ６の中心間の距離に相当する。

図１において、ゲートトレンチ６は、互いに隣り合う１対のゲートトレンチ６（例えば、図１における右側および中央のゲートトレンチ６）を含む。ドリフト層２は、１対のゲートトレンチ６の一方に設けられた空乏化抑制層８の側面から、１対のゲートトレンチ６の他方に設けられた空乏化抑制層８の側面まで延びる部分を有している。言い換えれば、１対のゲートトレンチ６の一方に設けられた空乏化抑制層８の側面と、１対のゲートトレンチ６の他方に設けられた空乏化抑制層８の側面との間には、空乏化抑制層８以外のｎ型の部分が配置されており、具体的にはドリフト層２が配置されている。

図３は、図１のゲートトレンチ６近傍の部分拡大図であり、空乏化抑制層８のドナーの濃度分布を、グラデーションによって模式的に示す図である。空乏化抑制層８が有するドナー濃度は、一様である必要はない。本実施の形態では、炭化珪素層２０表面から同一の深さにおけるゲートトレンチ６底面と平行な方向（図３における横方向）において、空乏化抑制層８が有するドナー濃度は、ゲートトレンチ６の側面から離れるに連れて低下している。ここで、上記「空乏化抑制層８が有するドナー濃度は、ゲートトレンチ６の側面から離れるに連れて不純物濃度が低くなる」という特徴は、図４を参照して後述するように、不純物濃度が一定となる領域を含むことを許容するものであり、少なくとも、ゲートトレンチ６側面からの距離とドナー濃度との関係を示す濃度プロファイルが、単調減少となる領域を含むことを意味する。言い換えれば、空乏化抑制層８が最小のドナー濃度を有する位置は、空乏化抑制層８が最大のドナー濃度を有する位置を基準として、最も隣接するゲートトレンチ６の側面とは反対側に位置している。

上記のように濃度が低下する分布は、空乏化抑制層８が、段階的に低い不純物濃度を有する多層構造で構成されることによって得られてもよい。あるいは、当該分布は、空乏化抑制層８の不純物濃度が連続的に低下することによって得られてもよい。

なお図３においては、空乏化抑制層８の不純物濃度が深さ方向において均一であるように示されているが、空乏化抑制層８の不純物濃度は深さ方向において同一である必要はない。

図４および図５のそれぞれは、図３の軸Ｘ_１および軸Ｘ_２に沿った実効不純物濃度の対数値をシミュレーション結果に基づいて示すグラフ図である。ここで「実効不純物濃度」とは、ドナー濃度Ｎ_Ｄとアクセプタ濃度Ｎ_Ａとの差分の絶対値である。図中、実効不純物濃度の分布について、実線がシミュレーション結果を示しおり、破線矢印が模式的な分布を示している。なお、実線の細かな変動はシミュレーションにおける計算上の誤差であり、不純物添加工程における設計上の濃度分布としては、例えば、破線矢印に示された分布が用いられてよい。

図４を参照して、グラフの上方には、軸Ｘ_１上の各領域が、ドリフト層２、空乏化抑制層８、ゲート絶縁膜９およびゲート電極１０のいずれに対応しているかが示されている。軸Ｘ_１に沿った位置には、実質的にアクセプタ不純物が添加されておらず、よって、縦軸の実効不純物濃度は実質的にドナー不純物濃度に対応している。図示されているように、空乏化抑制層８におけるドナー濃度の値は、ほぼ濃度一定の領域（図中、横方向の破線矢印参照）を部分的に有してもよいが、全体の傾向として、ゲートトレンチ６の側面から離れるにつれて低下している（図中、斜め方向の破線矢印参照）。

図５を参照して、グラフの上方には、軸Ｘ_２上の各領域が、ドリフト層２、空乏化抑制層８およびトレンチ底部保護層７のいずれに対応しているかが示されている。軸Ｘ_２に沿った位置において、トレンチ底部保護層７およびその近傍の部分にはアクセプタ不純物が添加されており、トレンチ底部保護層７と空乏化抑制層８との境界で導電型が反転するので、この境界近傍で実効不純物濃度の急激な落ち込みがみられる。それ以外の部分においては、実質的にアクセプタ不純物が添加されておらず、よって、縦軸の実効不純物濃度は実質的にドナー不純物濃度に対応している。空乏化抑制層８におけるドナー濃度の値は、ほぼ濃度一定の領域を部分的に有してもよいが、全体の傾向として、ゲートトレンチ６の側面から離れるにつれて低下している（図中、斜め方向の破線矢印参照）。

なお、図２を参照して、本実施の形態においては、ＭＯＳＦＥＴ７１のセル構造はストライプ状である。すなわち、ゲートトレンチ６がストライプ状に設けられている。またトレンチ底部保護層７（図１）のパターンレイアウトも、その幅は異なるとしても、ゲートトレンチ６と同様のパターンレイアウトであってよい。またゲートトレンチ６を挟むように、空乏化抑制層８がストライプ状に設けられている。またソース領域３（図１）のパターンレイアウトも、その幅は異なるとしても、空乏化抑制層８と同様のパターンレイアウトであってよい。

（製造方法）
図６〜図１１のそれぞれは、ＭＯＳＦＥＴ７１（図１）の製造方法の一例における第１〜第６工程を概略的に示す部分断面図である。これらの断面図の視野は、図１の視野に対応している。以下、これらの図を参照しつつ、製造方法について説明する。なお説明の中で例として挙げる材料は、同等の機能を有する材料に適宜変更可能である。

図６を参照して、基板１上にｎ型の炭化珪素層２０がエピタキシャル成長によって形成される。炭化珪素層２０（ドリフト層２）のドナー濃度は１×１０^１４ｃｍ^−３〜１×１０^１７ｃｍ^−３とされる。なお炭化珪素層２０の一部は、そのままドリフト層２（図１）となる。

図７を参照して、炭化珪素層２０の上面部分に、ソース領域３、ボディコンタクト領域４、およびボディ領域５が、イオン注入またはエピタキシャル成長を用いて形成される。これらを形成する順序は任意である。ソース領域３のドナー濃度は１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３とされ、ボディコンタクト領域４のアクセプタ濃度は１×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３とされる。ボディ領域５のアクセプタ濃度は１×１０^１４ｃｍ^−３〜１×１０^１８ｃｍ^−３の範囲とされることが好ましく、その濃度および厚みは均一でなくてもよい。炭化珪素層２０のうちボディ領域５よりも下方の部分がドリフト層２となる。以上のように、ドリフト層２とボディ領域５とソース領域３とボディコンタクト領域４とを含む炭化珪素層２０が形成される。

図８を参照して、炭化珪素層２０上に、ソース領域３およびボディ領域５を貫通するゲートトレンチ６がエッチングにより形成される。具体的には、まず炭化珪素層２０上に、１μｍ〜２μｍ厚のシリコン酸化膜１５が堆積される。次に、フォトリソグラフィ技術および反応性イオンエッチング処理を用いて、シリコン酸化膜１５がパターニングされる。パターニングされたシリコン酸化膜１５をエッチングマスクとして用いた反応性イオンエッチングによって、ゲートトレンチ６が形成される。ゲートトレンチ６の深さは、ボディ領域５の深さ以上であり、１．０μｍ〜６．０μｍとされる。

図９を参照して、ゲートトレンチ６の底部に、ｐ型を有するトレンチ底部保護層７が形成される。具体的には、図中破線で示すように、シリコン酸化膜１５を注入マスクとして用いて、アクセプタのイオン注入が行われる。このイオン注入に用いられるイオンビームの方向は、炭化珪素層２０の厚み方向（すなわちゲートトレンチ６の深さ方向）に実質的に平行であってよい。なお、注入マスクとしてシリコン酸化膜１５以外のものが形成されてもよい。またトレンチ底部保護層７は、イオン注入に代わって、エピタキシャル成長によって形成されてもよい。具体的には、トレンチ底部保護層７の厚みに対応してゲートトレンチ６がより深く形成された後、ゲートトレンチ６内におけるエピタキシャル成長によってトレンチ底部保護層７が形成されてもよい。あるいは、ゲートトレンチ６を形成する前にあらかじめトレンチ底部保護層７が形成されてもよい。その場合は、炭化珪素層２０がトレンチ底部保護層７上においてエッチングされることによってゲートトレンチ６が形成される。好ましくは、トレンチ底部保護層７のアクセプタ濃度は１×１０^１７ｃｍ^−３〜５×１０^１９ｃｍ^−３の範囲とされ、厚さは０．１μｍ〜２．０μｍの範囲とされる。トレンチ底部保護層７は深さ方向に濃度分布を有してもよい。またトレンチ底部保護層７は、互いに厚みが異なる部分を有してもよい。トレンチ底部保護層７は、ゲートトレンチ６の底部の角を覆ってもよく、あるいは、ゲートトレンチ６の底部のみに接して角には接しなくてもよい。

図１０および図１１のそれぞれを参照して、空乏化抑制層８が、ゲートトレンチ６の右側面および左側面へのイオン注入によって、ゲートトレンチ６の側面とドリフト層２との間に形成される。このイオン注入は、空乏化抑制層８が有するドナー濃度が、ゲートトレンチ６の側面から離れるに連れて低下するように行われる。このような濃度分布は、イオン注入のエネルギーを調整することによって容易に得られる。以下、この工程について詳述する。

図示されているように、空乏化抑制層８を形成する工程は、炭化珪素層２０の厚み方向（図中、縦方向）に対して斜めのイオンビーム（図中、破線矢印）を照射する工程を含む。具体的には、イオンビームが上方から照射される場合、ゲートトレンチ６の側面が、ある程度上方に向くように。基板１が傾けられる。これにより、イオンビームがゲートトレンチ６の側面上に到達することができる。よってゲートトレンチ６の側面に不純物を注入することができる。

このとき、ゲートトレンチ６の底部の角にまで不純物が注入されるように、すなわち、ゲートトレンチ６の側面からだけでなくゲートトレンチ６の底面の一部からも炭化珪素層２０中へ不純物が注入されるように、基板１の傾斜角度が選択されることが望ましい。これにより、トレンチ底部保護層７の側面のより深い位置にまで空乏化抑制層８を形成することが可能となる。具体的には、図１０に示された断面視において、注入マスクの側壁をも含むゲートトレンチ６の側壁の上端（図１０における点ＰＡ）と、この側壁に対向する側壁の下端（図１０における点ＰＢ）とを結ぶ直線に沿った角度を中心に、±１５度の範囲の傾斜角度でイオン注入が行われることが望ましい。

上記傾斜角度は一定である必要はなく、ある側面に対して、異なる複数の角度でイオン注入が複数回行われてもよい。好ましくは、空乏化抑制層８を形成する工程は、ゲートトレンチ６の側面のうちゲートトレンチ６の底部から離れた領域のみがイオンビームにさらされるような第１イオンビーム角度（図１０の破線矢印よりも浅い角度）でイオンビームを照射する工程と、ゲートトレンチ６の底部および側面を含む領域がイオンビームにさらされるような第２イオンビーム角度（図１０の破線矢印よりも深い角度）でイオンビームを照射する工程とを含む。より好ましくは、イオンビームにゲートトレンチ６の側面と底部との境界がさらされかつゲートトレンチ６の底部がさらされないようなイオンビーム角度、すなわち図１０の破線矢印の角度、を第３イオンビーム角度とすると、第１イオンビーム角度および第２イオンビーム角度の各々と第３イオンビーム角度との差異が１５度以内とされる。

ここで、図１０および図１１においては、空乏化抑制層８の形状は、模式的に示されている。上述したように、いわゆる斜め注入によって空乏化抑制層８が形成される場合、厳密にいえば、空乏化抑制層８の底面および側面のそれぞれは、ゲートトレンチ６の底面および側面と平行にはならない。

なお、イオン注入の際に、基板１は、上述したように傾斜させされるだけでなく、基板１の面内方向において回転させられてもよい。上述した、空乏化抑制層８を形成するための不純物注入において、ゲートトレンチ６のボディ領域５に隣接する側面、および、ゲートトレンチ６のトレンチ底部保護層７に隣接する底面からも不純物が注入されてよい。すなわち、ボディ領域５およびトレンチ底部保護層７と重複する領域にドナーが一部注入されてもよい。ただし、このような重複する領域に注入されるドナー不純物の注入量は、導電型の反転が生じない程度に抑制される。

イオン注入後、シリコン酸化膜１５が除去される。なお、シリコン酸化膜１５が除去された後に、再度のイオン注入が行われてもよい。あるいは、空乏化抑制層８を形成するための最初のイオン注入前にシリコン酸化膜１５が除去されてもよい。ＭＯＳＦＥＴ７１の活性領域にのみイオン注入が行われるように、フォトリソグラフィを用いて、活性領域のみ開口したパターンを有する注入マスクが形成されてもよい。さらに、空乏化抑制層８の形成はトレンチ底部保護層７の形成よりも前に行われてもよい。

続いて、上記の工程でイオン注入によって添加された不純物が活性化させられる。具体的には、熱処理装置を用いたアニールが行われる。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中または真空中で、１３００℃〜１９００℃、３０秒〜１時間の条件で行われる。

再び図１を参照して、ゲートトレンチ６内に、ゲート絶縁膜９およびゲート電極１０が形成される。具体的には、まず、ゲート絶縁膜９およびゲート電極１０が全面に形成される。その後、パターニングまたはエッチバックを用いることで、ゲートトレンチ６内のみにゲート絶縁膜９とゲート電極１０とが残存させられる。

なお、図１においては、ゲート電極１０の底部にあたる位置のゲート絶縁膜９の膜厚（図中、縦方向の寸法）と、ゲート電極１０の側部にあたる位置のゲート絶縁膜９の膜厚（図中、横方向の寸法）とが同程度とされているが、ゲート電極１０の底部にあたる位置のゲート絶縁膜９の膜厚の方が、ゲート電極１０の側部にあたる位置のゲート絶縁膜９の膜厚よりも大きくされてもよい。ゲート絶縁膜９のうち、ＭＯＳＦＥＴ７１のスイッチング動作、すなわちゲート電極１０によるチャネル領域への電界印加の制御、に直接関与するのは、ゲート電極１０の側部にあたる部分のみであり、ゲート電極１０の底部にあたる部分は直接関与しない。よって、ゲート絶縁膜９のうちゲート電極１０の底部にあたる部分の膜厚は、ＭＯＳＦＥＴ７１のしきい値電圧に直接影響を及ぼさず、よって必要に応じて大きくされ得る。前述のとおりゲートトレンチ６底部は、電界集中に起因しての絶縁破壊が起こりやすい。上記のように、ゲート絶縁膜９のうちゲート電極１０の底部にあたる部分の膜厚を選択的に大きくすることによって、ゲート絶縁膜９の絶縁破壊の発生をより抑制することができる。

続いて、上記のようにゲート絶縁膜９およびゲート電極１０が設けられた炭化珪素層２０の全面上に、層間絶縁膜１６が形成される。次に、層間絶縁膜１６をパターニングすることで、ソース領域３およびボディコンタクト領域４に達するソースコンタクトホールが形成される。

続いて、ソース領域３の上部とボディコンタクト領域４の上部とに接するようにソース電極１１が形成される。ソース電極１１はソース領域３およびボディコンタクト領域４とオーミック接触している必要がある。それに適した形成方法として、例えば、まず、ソースコンタクトホールを含む層間絶縁膜１６の全面上に、Ｎｉを主成分とする金属膜が成膜される。次に、６００℃〜１１００℃の熱処理で金属膜を炭化珪素層２０と反応させることによって、オーミック電極となるシリサイド膜が形成される。その後、層間絶縁膜１６上に残留した未反応の金属膜がウェットエッチングで除去される。その後に、再度熱処理が行われてもよい。この熱処理が先の熱処理よりも高温で行われることで、より低いコンタクト抵抗を有するオーミック接触が形成される。さらに、Ａｌ合金等の電極材が堆積されることで、層間絶縁膜１６上およびソースコンタクトホール上にソース電極１１が形成される。

最後に、基板１の裏面上にＡｌ合金等を用いてドレイン電極１２が形成される。これにより、図１に示すようなセル構造を有するＭＯＳＦＥＴ７１が作製される。

（比較例）
図１２および図１３のそれぞれは、比較例のＭＯＳＦＥＴ７０および本実施の形態のＭＯＳＦＥＴ７１のオン状態における空乏層ＤＬの伸びを模式的に示す部分断面図である。比較例のＭＯＳＦＥＴ７０は、空乏化抑制層８（図１３）を有していない。

図１２を参照して、比較例のＭＯＳＦＥＴ７０においては、トレンチ底部保護層７から伸びる空乏層ＤＬの影響で、隣り合うトレンチ底部保護層７間にＪＦＥＴ領域が形成される。これによりオン電流経路が狭窄されることによって、ＪＦＥＴ抵抗が生じる。

図１３を参照して、本実施の形態のＭＯＳＦＥＴ７１においても、上述した狭窄が、ある程度は生じる。しかしながら、ドリフト層２のドナー濃度よりも高いドナー濃度を有する空乏化抑制層８が設けられていることによって、空乏層ＤＬの伸びが抑制されている。これによりオン電流経路の狭窄が緩和されることによって、ＪＦＥＴ抵抗が低減される。また、このようにオン電流経路が拡大することで、より小さいセルピッチが用いられても、ＪＦＥＴ抵抗の増加の影響を受けにくくなる。これによりチャネル幅密度を増加させることができる。これによって、オン抵抗をより低減することができる。また、セルピッチの縮小によってトレンチ底部保護層７間の距離が小さくなることで、ゲートトレンチ６底部に加わる電界を緩和することができる。これによって、耐圧と、ゲート絶縁膜９の信頼性とが向上する。

（シミュレーション結果）
図１４は、上述した比較例（円形でのプロット）と、本実施の形態の実施例（三角形でのプロット）との各々についての、セルピッチとオン抵抗との間の関係をシミュレーション結果に基づいて示すグラフ図である。比較例よりも実施例の方が、より低いオン抵抗を有している。この理由は、上述したように、空乏化抑制層８がＪＦＥＴ領域の広がりを抑制しているからと考えられる。またセルピッチが値「４」から値「３」程度へ縮小されることで、オン抵抗を低減する効果が一層高められていることがわかる。また、セルピッチが値「２．５」へさらに縮小されても、オン抵抗の増大が避けられている。

図１５は、上記比較例（円形でのプロット）および上記実施例（三角形でのプロット）の各々についての、セルピッチと耐圧との間の関係をシミュレーション結果に基づいて示すグラフ図である。この結果から、ある程度のセルピッチ（例えば、値「３」程度以上）を確保しておけば、耐圧が空乏化抑制層８の有無にほとんど依存していないことがわかる。上述したオン抵抗のシミュレーション結果と合わせて考えれば、耐圧低下が発生しない範囲でセルピッチを短縮することで、チャネル幅密度を高め、かつ、ゲートトレンチ６底部への電界を緩和することができる。よって、実施例によれば、同じ耐圧を有する比較例に比して、より低いオン抵抗が得られる。これにより、耐圧とオン抵抗とのトレードオフが改善される。

一方、図１５からわかるように、空乏化抑制層８の間にドリフト層２を介在させたとしてもセルピッチが短過ぎると（例えば、値「２．５」）、空乏化抑制層８を設けることによる耐圧低下が生じてしまう。仮に空乏化抑制層８がゲートトレンチ６間の一部だけでなく全体に形成されていたとすると、耐圧がより一層低下するであろうことは容易に推定される。本実施の形態では、空乏化抑制層８の間にドリフト層２を介在させるとともに、空乏化抑制層８のドナー濃度がゲートトレンチ６から離れるに連れて低下しているため、炭化珪素層２０内部の電界増加を抑制しつつ、トレンチ底部保護層７からの空乏層の伸びを抑制することができる。その結果、耐圧低下を抑制しつつオン抵抗低減を実現することができる。

なお、本実施の形態では、ｐ型のトレンチ底部保護層７がゲートトレンチ６の底部に設けられているが、隣り合うゲートトレンチ６間においてさらにｐ型保護層が設けられる構成は用いられていない。しかしながら、必要に応じてそのような構成が用いられてもよい。かかる構成においても、ゲートトレンチ６間の中央部分に設けるｐ型保護層と空乏化抑制層８との間にはドリフト層２が介在することが望ましい。これにより、空乏化抑制層８を設けることで生じる電界増加を抑制することができる。ただしこの場合は、上記ｐ型保護層からの空乏層によってオン電流経路が狭窄されることを考慮してセルピッチを設定する必要がある。このため、セルピッチ縮小という観点からは、上記ｐ型保護層を有しない構成である本実施の形態の構成の方が、より望ましい。

以上のように、空乏化抑制層８を設けることによって、オン抵抗を低減することができる。また、空乏化抑制層８をゲートトレンチ６間の中央から離れて配置することで、オフ時の電界が緩和され、よって耐圧が向上する。さらに、セルピッチの縮小が可能となり、チャネル幅密度の増加とゲートトレンチ６底部の電界緩和とが可能になる。これらの効果で、オン抵抗を低減し、かつ耐圧を向上させることができる。すなわち、ＭＯＳＦＥＴのオン特性およびオフ特性間のトレードオフを改善することができる。

（効果のまとめ）
本実施の形態１のＭＯＳＦＥＴ７１によれば、ｐ型を有する領域からの空乏層の延びが空乏化抑制層８によって抑制される。これにより、ＭＯＳＦＥＴ７１のオン抵抗を低減する効果が得られる。さらに、空乏化抑制層８が有するドナー濃度が、ゲートトレンチ６の側面から離れるに連れて低下している。これにより、上記効果を得つつ、空乏化抑制層８に起因してのドリフト層２内の電界の増加を抑制することができる。よって、耐圧の低下を抑制することができる。以上から、オン抵抗を低減しつつ、耐圧の低下を抑制することができる。

ドリフト層２は、互いに隣り合う１対のゲートトレンチ６の一方に設けられた空乏化抑制層８の側面から、１対のゲートトレンチ６の他方に設けられた空乏化抑制層８の側面まで延びる部分を有している。これにより、上記側面間にドリフト層２の不純物濃度よりも高い不純物濃度を有するｎ型の領域が存在する場合に比して、炭化珪素層２０内の電界がより緩和される。よって、耐圧の低下をより抑制することができる。また、上記側面間にｐ型の領域が存在する場合（例えば、前述した特開２０１５−０７２９９９号公報の技術の場合）と異なり、当該領域から延びる空乏層に起因してオン電流経路が狭窄されてしまうことが避けられる。よって、オン抵抗をより低減することができる。

上記のように空乏層の伸びが抑制されることにより、ＪＦＥＴ抵抗を大きく増加させずにゲートトレンチ６を高密度に形成することができる。これによりチャネル幅密度を増加させることができるので、オン抵抗をより低減させることが可能となる。加えて、ゲートトレンチ６間距離の短縮により、ゲートトレンチ６底部でゲート絶縁膜９に印加される電界強度が緩和されるので、耐圧がより向上する。以上から、オン抵抗と耐圧とのトレードオフを改善することができ、デバイス性能を向上させることが可能となる。

本実施の形態１の製造方法によれば、ｐ型を有する領域からの空乏層の延びを抑制する空乏化抑制層８が形成される。これにより、ＭＯＳＦＥＴ７１のオン抵抗を低減する効果が得られる。さらに、空乏化抑制層８がゲートトレンチ６の側面へのイオン注入によって形成される。これにより、空乏化抑制層８が有するドナー濃度へ、ゲートトレンチ６の側面から離れるに連れて低下するような濃度分布を、容易に付与することができる。これにより、上述したオン抵抗低減の効果を得つつ、空乏化抑制層８に起因してのドリフト層２内の電界の増加を抑制することができる。よって、耐圧の低下を抑制することができる。以上から、オン抵抗を低減しつつ、耐圧の低下を抑制することができる。

空乏化抑制層８を形成する工程は、炭化珪素層２０の厚み方向に対して斜めのイオンビームを照射する工程を含む。これにより、イオンビームをゲートトレンチ６の側面へ十分に到達させることができる。

好ましくは、空乏化抑制層８を形成する工程は、ゲートトレンチ６の側面のうちゲートトレンチ６の底部から離れた領域のみがイオンビームにさらされるような第１イオンビーム角度（図１０の破線矢印よりも浅い角度）でイオンビームを照射する工程と、ゲートトレンチ６の底部および側面を含む領域がイオンビームにさらされるような第２イオンビーム角度（図１０の破線矢印よりも深い角度）でイオンビームを照射する工程とを含む。より好ましくは、イオンビームにゲートトレンチ６の側面と底部との境界がさらされかつゲートトレンチ６の底部がさらされないようなイオンビーム角度、すなわち図１０の破線矢印の角度、を第３イオンビーム角度とすると、第１イオンビーム角度および第２イオンビーム角度の各々と第３イオンビーム角度との差異が１５度以内とされる。これにより、ゲートトレンチ６の底部にドナーが過度に注入されることが避けられる。よって、ゲートトレンチ６の底部に配置されｐ型を有するトレンチ底部保護層７の実効的な不純物濃度が過度に低下することが避けられる。

（変形例）
上記説明においては、図２に示されているように、セル構造がストライプ状である。しかしながら、セル構造はストライプ状に限定されるものではない。

図１６は、図２の第１変形例を示す部分断面図である。本変形例においてはセル構造が格子状である。なお本例も、図１と同様の断面視に対応する構造を有しており、当該断面視においては複数のゲートトレンチ６が存在する。なお図１６においてはセルが縦方向および横方向に整列されているが、必ずしも整列されていなくてもよい。またセルの形状は、正方形に限定されず、長方形などの他の四角形であってもよく、四角形以外の多角形であってもよい。また多角形の角が曲率を有していてもよい。

図１７は、図２の第２変形例を示す部分断面図である。本変形例においては、空乏化抑制層８が島状に配置されている。このような配置は、フォトリソグラフィによるパターニングを用いることで形成され得る。

これらの変形例において、トレンチ底部保護層７（図１）のパターンレイアウトも、その幅は異なるとしても、ゲートトレンチ６と同様のパターンレイアウトであってよい。またゲートトレンチ６を挟むように、空乏化抑制層８が設けられている。またソース領域３（図１）のパターンレイアウトも、その幅は異なるとしても、空乏化抑制層８と同様のパターンレイアウトであってよい。

（付記）
上記においてはＭＯＳＦＥＴについて説明したが、炭化珪素半導体装置はＭＯＳＦＥＴに限定されるものではない。

例えば、炭化珪素半導体装置はＩＧＢＴであってもよい。上記ＭＯＳＦＥＴ７１においてはドリフト層２と基板１（バッファ層）とが同じ導電型を有しているが、基板１の導電型をドリフト層２の導電型と異なるものとすればＩＧＢＴが得られる。具体的には、図１の構成において、基板１の導電型をｎ型ではなくｐ型に変更すれば、ＩＧＢＴの構成が得られる。その場合、ＭＯＳＦＥＴ７１のソース領域３およびソース電極１１のそれぞれはＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴ７１のドレイン電極１２はコレクタ電極に対応することになる。また、ＩＧＢＴを得る方法は、上述したものに限定されるものではない。例えば、ｎ型基板上にｎ型半導体層が形成され、このｎ型半導体層上にｐ型コレクタ層が形成され、その後、ｎ型基板が除去されてもよい。これにより、ｎ型半導体層とｐ型コレクタ層との積層構造が得られる。その後、この積層体に対して本実施の形態と類似の工程を施すことによってＩＧＢＴが得られる。

ゲート絶縁膜として酸化膜以外の膜を用いることもできる。よって炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）であってもよい。

また上記においては第１導電型としてｎ型が用いられかつ第２導電型としてｐ型が用いられる場合について説明したが、これらの導電型が入れ替えられてもよい。その場合、上記説明における「ドナー」および「アクセプタ」の文言は、互いに読み替えられる。

なお上記付記の内容は、以下に記載されている他の実施の形態の各々にも該当する。

＜実施の形態２＞
図１８は、本発明の実施の形態２によるＭＯＳＦＥＴ７２（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ７２においては、炭化珪素層２０が高不純物濃度領域１９を有している。高不純物濃度領域１９は、深さ方向においてボディ領域５と空乏化抑制層８との間に配置され、ドリフト層２に接している。高不純物濃度領域１９は、ｎ型を有し、ドリフト層２が有するドナー濃度に比して高いドナー濃度を有している。高不純物濃度領域１９のドナー濃度は、１×１０^１５ｃｍ^−３〜１×１０^１９ｃｍ^−３とされる。本実施の形態のように高不純物濃度領域１９が設けられる場合においても、実施の形態１と同様に空乏化抑制層８間にドリフト層２が介在するように、高不純物濃度領域１９は空乏化抑制層８よりも浅く形成されている。

高不純物濃度領域１９のドナー濃度は、空乏化抑制層８と異なり、炭化珪素層２０表面から同一の深さにおけるゲートトレンチ６底面と平行な方向（図１８における横方向）において、実質的に均一であってよい。高不純物濃度領域１９は上記方向において空乏化抑制層８間に形成されている。

なお、高不純物濃度領域１９のパターンレイアウトは、セル構造に対応して、ストライプ状または島状とされ得る。変形例として、ゲートトレンチ６間の中央部分に高不純物濃度領域１９が形成されない構成が用いられてもよい。

図１９は、ＭＯＳＦＥＴ７２の製造方法の一工程を概略的に示す部分断面図である。本図に示される工程が図７（実施の形態１）に示される工程に代わり行われることで、ＭＯＳＦＥＴ７２が得られる。

なお、上記以外の構成については、上述した実施の形態１の構成またはその変形例とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態２によれば、高不純物濃度領域１９が設けられることによって、ボディ領域５からの空乏層の延びが抑制される。これにより、オン抵抗をより低減することができる。また高不純物濃度領域１９は、電流を拡散させる作用も有している。この作用によって、オン抵抗がより低減される。

なお、比較例のＭＯＳＦＥＴ７０（図１２）に高不純物濃度領域１９を付加しただけでは、耐圧の低下への影響が大きく、耐圧の向上とオン抵抗の低減との両立が難しい。本実施の形態のように空乏化抑制層８と組み合わされることによって、上記両立が可能となる。

＜実施の形態３＞
図２０は、本発明の実施の形態３によるＭＯＳＦＥＴ７３（炭化珪素半導体装置）の構成を概略的に示す図であり、図２１の線ＸＸ−ＸＸに沿う部分断面図である。図２１は、図２０の線ＸＸＩ−ＸＸＩに沿う部分断面図であり、平面視におけるトレンチ底部保護層７および空乏化抑制層８のパターンレイアウトに対応する図である。ＭＯＳＦＥＴ７３においては、ゲートトレンチ６の底部は、トレンチ底部保護層７が設けられた保護部分６３と、トレンチ底部保護層７が設けられていない非保護部分６４とを有している。

図２１に示されているように、本実施の形態においては、ストライプ状に配置されかつ各々が長手方向（図中、横方向）に延在する複数のゲートトレンチ６が設けられている。長手方向に直交する一の断面視、すなわち図２０、において、複数のゲートトレンチ６の複数の底部には、保護部分６３と非保護部分６４とが周期的に設けられている。例えば、図２０に示されているように、保護部分６３と非保護部分６４との各々が、ゲートトレンチ６の周期の２倍の周期で設けられている。言い換えれば、保護部分６３および非保護部分６４が交互に設けられている。ゲートトレンチ６の側面は、保護部分６３から延びかつ空乏化抑制層８が設けられた部分と、非保護部分６４から延びかつ空乏化抑制層８が設けられた部分とを有している。

図２２は、図２１の変形例を示す、平面視におけるトレンチ底部保護層７および空乏化抑制層８のパターンレイアウトに対応する図である。本変形例においては、長手方向に直交する一の断面視（図２２における線ＣＳａ−ＣＳａに沿う断面視）において、複数のゲートトレンチ６の複数の底部のすべてに保護部分６３が設けられている。また、長手方向に直交する他の断面視（図２２における線ＣＳｂ−ＣＳｂに沿う断面視）において、複数のゲートトレンチ６の複数の底部のすべてに非保護部分６４が設けられている。言い換えれば、線ＣＳｂ−ＣＳｂに沿う断面視においては、複数のゲートトレンチ６の複数の底部のいずれにも保護部分６３が設けられていない。

ＭＯＳＦＥＴ７３の製造方法においては、まず、実施の形態１における図６〜図８の工程と同様の工程が行われる。次に、シリコン酸化膜１５が除去される。図２３を参照して、次に、注入マスク１５Ｐが形成される。注入マスク１５Ｐは、保護部分６３を露出しかつ非保護部分６４を覆うパターンレイアウトを有している。次に、注入マスク１５Ｐを用いたイオン注入によってトレンチ底部保護層７が形成される。次に、注入マスク１５Ｐが除去される。その後、実施の形態１における図１０以降の工程と同様の工程が行われることによって、ＭＯＳＦＥＴ７３が得られる。

なお、上記以外の構成については、上述した実施の形態１もしくは２の構成またはその変形例とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態３によれば、トレンチ底部保護層７が設けられていないために元来ＪＦＥＴ抵抗が低い領域においても、空乏化抑制層８が設けられることによって、ＪＦＥＴ抵抗がさらに低減される。これによりオン抵抗をより低減することができる。

＜実施の形態４＞
（構成）
図２４は、本発明の実施の形態４によるＭＯＳＦＥＴ７４（炭化珪素半導体装置）の構成を概略的に示す図であり、図２５の線ＸＸＩＶ−ＸＸＩＶに沿う部分断面図である。図２５は、図２４の線ＸＸＶ−ＸＸＶに沿う部分断面図であり、平面視におけるゲートトレンチおよび空乏化抑制層のパターンレイアウトに対応する図である。ＭＯＳＦＥＴ７４においては、ゲートトレンチ６の側面は、第１側面部分６１と、第１側面部分６１が有する面方位と異なる面方位を有する第２側面部分６２とを有している。ここで「異なる面方位」とは、結晶学的に等価でない面方位のことをいう。特に、図２４において具体的に示された例においては、第１側面部分６１および第２側面部分は互いに向き合っている。空乏化抑制層８のうち第１側面部分６１に設けられた部分の幅ｄ１と、空乏化抑制層８のうち第２側面部分６２に設けられた部分の幅ｄ２とは、互いに異なっている。

上記のような構造は、空乏化抑制層８のうち第１側面部分６１に設けられる部分の形成時と、空乏化抑制層８のうち第２側面部分６２に設けられる部分の形成時とで、イオン注入時のエネルギーおよび注入量の少なくとも一方を変化させることによって得られる。その他の方法として、面方位に応じて注入深さが相異する効果であるチャネリング効果を利用してもよい。

なお、上記以外の構成については、上述した実施の形態１〜３の構成またはその変形例とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

（効果）
本実施の形態４によれば、ゲートトレンチ６の側面の面方位の相異に起因してのチャネル特性のばらつきを、空乏化抑制層８の幅の調整によって抑制することができる。よって、オン抵抗と耐圧とのトレードオフをより改善することができる。この、チャネル特性のばらつき抑制について、以下に、より具体的に説明する。

炭化珪素単結晶基板である基板１の上面には、オフ角が付与される場合が多い。その場合、ゲートトレンチ６の、互いに向かい合う第１側面部分６１と第２側面部分６２とは、たとえ互いに平行であっても、異なる面方位を有する。またオフ角が付与されない場合であっても、ゲートトレンチ６の構成によっては、側壁に、異なる面方位を有する部分が設けられる。面方位が異なれば、その電子移動度も、通常、異なる。例えば、第１側面部分６１の電子移動度が相対的に低く、第２側面部分６２の電子移動度が相対的に高いとする。この場合、それらを用いて単純にチャネル構造が形成されると（すなわち、図１のように左右対称にチャネル構造が形成されると）、電流密度に相違が生じてしまう。具体的には、第２側面部分６２の方に電流が偏りやすくなる。このことは、低いオン抵抗と高い耐圧とを有するＭＯＳＦＥＴを得るためには好ましくない。

本実施の形態によれば、空乏化抑制層８が第１側面部分６１および第２側面部分６２のそれぞれに幅ｄ１および幅ｄ２で設けられ、幅ｄ１が幅ｄ２よりも大きくされる。これにより、第１側面部分６１近傍において、低抵抗領域の幅がより広くなることによって、ドリフト抵抗が小さくなる。すなわち、電子移動度の低さが補われる。よって、ゲートトレンチ６の側面の面方位の相異に起因してのチャネル特性のばらつきを抑制することができる。

（変形例）
上記においては幅ｄ１＞幅ｄ２＞０の場合について説明したが、幅ｄ１＞幅ｄ２＝０とされてもよい。すなわち、空乏化抑制層８が、第１側面部分６１には設けられかつ第２側面部分６２には設けられなくてもよい。すなわち、空乏化抑制層８が第１側面部分６１にのみ設けられてもよい。このような構成は、第１側面部分６１での電子移動度が第２側面部分６２での電子移動度よりも小さい場合、または、第１側面部分６１がチャネルとして用いられかつ第２側面部分６２がチャネルとして用いられない場合に、特に有効である。なおこのような構成においても、互いに隣り合う１対のゲートトレンチ６の一方に設けられた空乏化抑制層８と、他方に設けられた空乏化抑制層８の側面との間には、ドリフト層２が介在することになる。

上記ＭＯＳＦＥＴ７４においては、セル構造をなすストライプ形状の延在方向に垂直な一方向（図２５における縦方向）において空乏化抑制層８の幅ｄ１および幅ｄ２が互いに相違させられているが、空乏化抑制層８の幅が２以上の方向で変化させられてもよい。例えば、図２６に示されるように、セル構造をなす格子形状の延在方向に垂直な２方向（図中、縦方向および横方向）において空乏化抑制層８の幅が変化させられてもよい。

また上記においては空乏化抑制層８の幅が変化させられているが、空乏化抑制層８について、幅、ドナー濃度および深さなどに関する構成の少なくともいずれかが変化させられてもよい。例えば、空乏化抑制層８のうち第１側面部分６１に設けられた部分のドナーピーク濃度（第１導電型の不純物ピーク濃度）と、空乏化抑制層８のうち第２側面部分６２に設けられた部分のドナーピーク濃度とが、互いに異なるものとされてもよい。あるいは、空乏化抑制層８のうち第１側面部分６１に設けられた部分のドナー濃度の深さ方向における分布と、空乏化抑制層８のうち第２側面部分６２に設けられた部分のドナー濃度の深さ方向における分布とが、互いに異なるものとされてもよい。あるいは、空乏化抑制層８のうち第１側面部分６１に設けられた部分の幅の深さ方向における分布と、空乏化抑制層８のうち第２側面部分６２に設けられた部分の幅の深さ方向における分布とが、互いに異なるものとされてもよい。

＜実施の形態５＞
（構成）
図２７は、本発明の実施の形態５によるＭＯＳＦＥＴ７５（炭化珪素半導体装置）の構成を概略的に示す図であり、図２８の線ＸＸＶ−ＸＸＶに沿う部分断面図である。図２８は、図２７の線ＸＸＶＩＩＩ−ＸＸＶＩＩＩに沿う部分断面図であり、平面視におけるゲートトレンチ６とコンタクトトレンチ６０と空乏化抑制層８とのパターンレイアウトに対応する図である。

ＭＯＳＦＥＴ７５においては、炭化珪素層２０に、トレンチ底部保護層７に達するコンタクトトレンチ６０が設けられている。ソース電極１１は、コンタクトトレンチ６０を通ってトレンチ底部保護層７にオーミック接触している。

空乏化抑制層８は、コンタクトトレンチ６０の側面とドリフト層２との間に設けられた部分を有している。この部分は、図２７に示されているように、ボディ領域５の下部から、コンタクトトレンチ６０の底部よりも深い位置にまで延びている。コンタクトトレンチ６０の側面は、図２８に示されているように、第１側面部分６６と、第１側面部分６６が有する面方位と異なる面方位を有する第２側面部分６７とを有していてよい。第１側面部分６６には空乏化抑制層８が設けられており、第２側面部分６７には空乏化抑制層８が設けられていない。

コンタクトトレンチ６０の側面の一部または全部には、ゲートトレンチ６の側面と同様、ゲート絶縁膜９とゲート電極１０とが配置されている。これにより、コンタクトトレンチ６０の側面の少なくとも一部をチャネルとして用いることができる。コンタクトトレンチ６０内において、ゲート電極１０とソース電極１１とは、層間絶縁膜１６によって隔てられている。層間絶縁膜１６は保護層コンタクトホール１８を有しており、それを通ってソース電極１１はトレンチ底部保護層７へつながっている。よってＭＯＳＦＥＴ７５は平面視において、ゲート電極１０が設けられた素子領域３１と、保護層コンタクトホール１８が設けられた保護層コンタクト領域３２とを有している。

なお、上記以外の構成については、上述した実施の形態１〜４の構成またはその変形例とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

（効果）
本実施の形態５によれば、ソース電極１１がトレンチ底部保護層７にオーミック接触している。これにより、トレンチ底部保護層７の電位が、ソース電極１１の電位へ固定されることによって安定化される。よってＭＯＳＦＥＴ７５のスイッチング速度を向上させることができる。すなわち、高速スイッチング時においても、トレンチ底部保護層７によって耐圧を高める効果が十分に得られる。さらに、上記接触を得るために設けられたコンタクトトレンチ６０の底部の電界強度が、トレンチ底部保護層７によって低減される。これにより、ゲートトレンチ６だけでなく、コンタクトトレンチ６０に起因しての耐圧の低下も抑制することができる。

空乏化抑制層８は、コンタクトトレンチ６０の側面とドリフト層２との間に設けられた部分を有しており、この部分は、ボディ領域５の下部から、コンタクトトレンチ６０の底部よりも深い位置にまで延びている。これにより、コンタクトトレンチ６０の底部近傍におけるトレンチ底部保護層７からの空乏層の延びが、空乏化抑制層８によって抑制される。よって、コンタクトトレンチ６０近傍でのＪＦＥＴ抵抗が低減される。よってＭＯＳＦＥＴ７５のオン抵抗をより低減することができる。

コンタクトトレンチ６０の側面は、空乏化抑制層８が設けられた第１側面部分６６と、第１側面部分が有する面方位と異なる面方位を有しかつ空乏化抑制層８が設けられていない第２側面部分６７とを含んでよい。これにより、面方位の特性に応じて、空乏化抑制層８がコンタクトトレンチ６０の側面の一部にのみ設けられる。よって、空乏化抑制層８によってオン抵抗を効果的に低減しつつ、空乏化抑制層８が配置されない箇所の近傍では空乏化抑制層８に起因しての電界強度の増大を避けることができる。また、前述した実施の形態５の場合と類似の理由によって、コンタクトトレンチ６０の側面の面方位の相異に起因してのチャネル特性のばらつきを抑制することができる。

特に、コンタクトトレンチ６０の側面の第２側面部分６７の面方位が、ゲートトレンチ６の側面のいずれの面方位とも異なる場合、第２側面部分６７に起因しての耐圧低下を防止することに、特別な配慮が必要となり得る。上述したように第２側面部分６７に空乏化抑制層８を配置しないことによって、そのような耐圧低下を避けることができる。

なおゲートトレンチ６の配置は、図２８に示されているようなストライプ状の配置に限定されるものではなく、例えば、図１６と同様の格子状の配置が用いられてもよい。

＜実施の形態６＞
（構成）
図２９は、本発明の実施の形態６によるＭＯＳＦＥＴ７６（炭化珪素半導体装置）の構成を概略的に示す図であり、平面視におけるゲートトレンチ６と空乏化抑制層８とのパターンレイアウトに対応する図であり、図３０の線ＸＸＩＸ−ＸＸＩＸ沿う部分断面図である。図３０は、図２９の線ＸＸＸ−ＸＸＸに沿う部分断面図である。

本実施の形態においては、ストライプ状に配置され、各々が長手方向（図２９における横方向）に延在する複数のゲートトレンチ６が設けられている。また、長手方向に交差する方向に延在し、ゲートトレンチ６の深さと等しい深さを有する、少なくとも１つの交差トレンチ６５が設けられている。好ましくは、交差トレンチ６５は、長手方向に直交する方向に延在している。交差トレンチ６５は、ボディ領域５（図３０）よりも深い位置にまで達している。

ゲート絶縁膜９は、ゲートトレンチ６内だけでなく、交差トレンチ６５内に設けられた部分を含む。ゲート絶縁膜９は、ゲートトレンチ６内だけでなく交差トレンチ６５内においても、ボディ領域５およびソース領域３に向かい合っている。ゲート電極１０は、交差トレンチ６５内に設けられた部分を含む。これにより、交差トレンチ６５の側面をチャネルとして用いることができる。

トレンチ底部保護層７は、交差トレンチ６５の底部に設けられた部分を含む。

交差トレンチ６５の側面には、空乏化抑制層８が設けられていてもよく、設けられていなくてもよい。言い換えれば、交差トレンチ６５の側面は、ボディ領域５の下方において、空乏化抑制層８が設けられていない部分を含んでよい。その場合、図３０に示されているように、交差トレンチ６５の側面は、ボディ領域５の下方において、ドリフト層２が設けられた部分を含み得る。

なお、上記以外の構成については、上述した実施の形態１〜５の構成またはその変形例とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

（効果）
上述した実施の形態１〜４の構成またはその変形例においては、ゲート電極１０のうちゲートトレンチ６の内部に埋め込まれた部分は、ゲートトレンチ６に沿って長手方向に延在しており、長手方向に直交する方向に隣接するゲートトレンチ６同士は互いに接続されていない。これに対して本実施の形態６によれば、これらが、ゲート電極１０のうち交差トレンチ６５の内部に埋め込まれた部分によって、互いに接続されている。これにより、ＭＯＳＦＥＴ７６のゲート電極１０はネットワーク状に配置される。よって、ＭＯＳＦＥＴの内部ゲート抵抗を低減することができる。

また、交差トレンチ６５の側面の少なくとも一部に、空乏化抑制層８が設けられていない部分を設けることによって、ＭＯＳＦＥＴ内における電流分布のアンバランスを抑制することができる。この点について、以下に説明する。

トレンチの延在方向の相違によって、交差トレンチ６５の側面は、ゲートトレンチ６の側面が有する面方位と異なる面方位を有している。このため、ゲートトレンチ６の側面によって形成されるチャネルと、交差トレンチ６５の側面によって形成されるチャネルとは、面方位の相違に起因して、異なる電気特性を有している。このことは、スイッチングの際に、ＭＯＳＦＥＴ内における電流のアンバランスを引き起こし得る。交差トレンチ６５の側面のうち空乏化抑制層８が設けられていない部分の近傍では、チャネルが、より高い電気抵抗を有する。これにより、交差トレンチ６５の側面上のチャネルを実効的に動作させないようにすることができる。よって、上述した電流アンバランスを抑制することができる。

またボディ領域５の下方において、交差トレンチ６５の側面は、上述したように、空乏化抑制層８が設けられていない部分を含んでよい。これにより、空乏化抑制層８を形成するためのイオン注入工程において、ボディ領域５の下方における交差トレンチ６５の側面全体にイオン注入を行う必要がない。よって、イオン注入の回数を減らすことができる。

＜実施の形態７＞
図３１は、本発明の実施の形態７によるＭＯＳＦＥＴ７６（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ７６は、ゲートトレンチ６が設けられた素子領域３１と、素子領域３１の外側に配置された外周領域３３とを有している。なお素子領域３１の構成は、実施の形態１〜４またはその変形例と同様である。また実施の形態５と同様に保護層コンタクト領域３２（図２７）が付加されてもよい。

外周領域３３には外周トレンチ６８が設けられている。外周トレンチ６８の側面と、外周トレンチ６８の側面に向かい合うゲートトレンチ６の側面との少なくともいずれかには、空乏化抑制層８が設けられていない。図３１に例示された構成においては、それらのいずれにも空乏化抑制層８が設けられていない。特に、外周トレンチ６８の側面には空乏化抑制層８が設けられないことが好ましい。

本実施の形態７によれば、外周トレンチ６８の側面と、外周トレンチ６８の側面に向かい合うゲートトレンチ６の側面との少なくともいずれかには、空乏化抑制層８が設けられていない。外周領域３３はオン時の電流経路としてあまり用いられないので、空乏化抑制層８が設けられなくても、オン抵抗への影響は小さい。一方で、外周領域３３において、空乏化抑制層８に起因した電界の増加を抑制することができる。よって、オン抵抗への大きな悪影響なしに、耐圧をより高めることができる。

特に、外周トレンチ６８の側面は、電流経路として用いられないので、空乏化抑制層８が設けられることによる利点はない。よって、トレンチ底部の電界強度の増加を抑えるために、外周トレンチ６８の側面には空乏化抑制層８が設けられないことが好ましい。

なお実施の形態１〜６では、ワイドバンドギャップ半導体の１つである炭化珪素を用いて形成された半導体装置（炭化珪素半導体装置）について説明したが、これらの実施の形態は、例えば、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなど、他のワイドバンドギャップ半導体を用いた半導体装置（ワイドバンドギャップ半導体装置）に対しても適用可能である。

＜実施の形態８＞
本実施の形態８は、上述した実施の形態１〜６またはその変形例にかかる炭化珪素半導体装置が電力変換装置に適用されたものである。本発明は特定の電力変換装置に限定されるものではないが、本実施の形態８として、三相のインバータへの適用について、以下に説明する。

図３２は、本発明の実施の形態８による電力変換装置２００が適用された電力変換システムの構成を概略的に示すブロック図である。

電力変換装置２００は、電源１００と負荷３００との間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、主変換回路２０１と、駆動回路２０２と、制御回路２０３とを有している。主変換回路２０１は、スイッチング素子として上記炭化珪素半導体装置を有しており、入力される直流電力を交流電力に変換してそれを出力する。駆動回路２０２は、スイッチング素子としての炭化珪素半導体装置の各々を駆動する駆動信号を炭化珪素半導体装置に出力する。制御回路２０３は、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する。

電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。

以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子および還流ダイオードを備えている（図示せず）。スイッチング素子がスイッチングすることによって、主変換回路２０１は、電源１００から供給される直流電力を交流電力に変換し、それを負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子と、それぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成することができる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。

駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、駆動回路２０２は、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号と、スイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以下の電圧信号（オフ信号）となる。

制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、制御回路２０３は、負荷３００に供給すべき電力に基づいて、主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点において、オン状態となるべきスイッチング素子にはオン信号が出力され、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、制御回路２０３は駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。

電力変換装置２００の製造方法は、次の工程を有している。前述した実施の形態１〜６またはその変形例において説明された炭化珪素半導体装置の製造方法によって、炭化珪素半導体装置が製造される。この炭化珪素半導体装置を有する主変換回路２０１と、駆動回路２０２と、制御回路２０３とが形成される。

本実施の形態８の電力変換装置２００によれば、主変換回路２０１は、スイッチング素子として、実施の形態１〜６またはその変形例の炭化珪素半導体装置を有している。これにより、スイッチング素子のオン抵抗を低減しつつ、その耐圧の低下を抑制することができる。よって、電力損失を低減しつつ、電力変換装置２００の信頼性を高めることができる。

本実施の形態では、２レベルの三相インバータへの適用を例に説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、電力変換装置が２レベルの電力変換装置であるが、３レベルなどのマルチレベルの電力変換装置であっても構わない。また単相負荷に電力を供給する場合には、単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本発明を適用することも可能である。

また、本発明が適用された電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器および非接触器給電システムのいずれかの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

１ 基板、２ ドリフト層、３ ソース領域、４ ボディコンタクト領域、５ ボディ領域、６ ゲートトレンチ、７ トレンチ底部保護層、８ 空乏化抑制層、９ ゲート絶縁膜、１０ ゲート電極、１１ ソース電極、１２ ドレイン電極、１５ シリコン酸化膜、１５Ｐ 注入マスク、１６ 層間絶縁膜、１８ 保護層コンタクトホール、１９ 高不純物濃度領域、２０ 炭化珪素層（半導体層）、３１ 素子領域、３２ 保護層コンタクト領域、３３ 外周領域、６０ コンタクトトレンチ、６１，６６ 第１側面部分、６２，６７ 第２側面部分、６３ 保護部分、６４ 非保護部分、６５ 交差トレンチ、６８ 外周トレンチ、７１〜７７ ＭＯＳＦＥＴ（炭化珪素半導体装置）、１００ 電源、２００ 電力変換装置、２０１ 主変換回路、２０２ 駆動回路、２０３ 制御回路、３００ 負荷。

Claims (23)

1. 炭化珪素からなり、第１導電型を有するドリフト層（２）と、
   前記ドリフト層（２）上に設けられ、前記第１導電型と異なる第２導電型を有するボディ領域（５）と、
   前記ボディ領域（５）上に設けられ、前記第１導電型を有するソース領域（３）と、
   前記ボディ領域（５）よりも深い位置にまで達する少なくとも１つのゲートトレンチ（６）内に設けられ、前記ボディ領域（５）および前記ソース領域（３）に向かい合うゲート絶縁膜（９）と、
   前記ゲートトレンチ（６）内に設けられ、前記ゲート絶縁膜（９）を介して前記ボディ領域（５）に向かい合うゲート電極（１０）と、
   前記ソース領域（３）と電気的に接続されたソース電極（１１）と、
   前記ゲートトレンチ（６）の底部に接して設けられ、前記ボディ領域（５）より高い不純物濃度で前記第２導電型を有するトレンチ底部保護層（７）と、
   前記ゲートトレンチ（６）の側面と前記ドリフト層（２）との間に設けられ、前記トレンチ底部保護層（７）の側面に接し、前記ボディ領域（５）の下部から前記ゲートトレンチ（６）の底部よりも深い位置にまで延び、前記第１導電型を有し、前記ドリフト層（２）が有する前記第１導電型の不純物濃度に比して高い前記第１導電型の不純物濃度を有する空乏化抑制層（８）と、
   を備え、前記空乏化抑制層（８）が有する前記第１導電型の不純物濃度は、前記ゲートトレンチ（６）の側面から離れるに連れて低下している、炭化珪素半導体装置（７１〜７７）。
2. 深さ方向において前記ボディ領域（５）と前記空乏化抑制層（８）との間に配置され、前記ドリフト層（２）に接し、前記第１導電型を有し、前記ドリフト層（２）が有する前記第１導電型の不純物濃度に比して高い前記第１導電型の不純物濃度を有する高不純物濃度領域（１９）をさらに備える、請求項１に記載の炭化珪素半導体装置（７２）。
3. 断面視において前記少なくとも１つのゲートトレンチ（６）は複数のゲートトレンチ（６）であり、前記複数のゲートトレンチ（６）は、互いに隣り合う１対のゲートトレンチ（６）を含み、
   前記ドリフト層（２）は、前記１対のゲートトレンチ（６）の一方に設けられた前記空乏化抑制層（８）の側面から、前記１対のゲートトレンチ（６）の他方に設けられた前記空乏化抑制層（８）の側面まで延びる部分を有している、請求項１または２に記載の炭化珪素半導体装置（７１〜７７）。
4. 前記ゲートトレンチ（６）の底部は、前記トレンチ底部保護層（７）が設けられた保護部分（６３）と、前記トレンチ底部保護層（７）が設けられていない非保護部分（６４）とを有しており、
   前記ゲートトレンチ（６）の側面は、前記保護部分（６３）から延びかつ前記空乏化抑制層（８）が設けられた部分と、前記非保護部分（６４）から延びかつ前記空乏化抑制層（８）が設けられた部分とを有している、請求項１から３のいずれか１項に記載の炭化珪素半導体装置（７３）。
5. 前記少なくとも１つのゲートトレンチ（６）は、ストライプ状に配置されかつ各々が長手方向に延在する複数のゲートトレンチ（６）であり、
   前記長手方向に直交する一の断面視において、前記複数のゲートトレンチ（６）の複数の底部には、前記保護部分（６３）と前記非保護部分（６４）とが周期的に設けられている、
   請求項４に記載の炭化珪素半導体装置（７３）。
6. 前記少なくとも１つのゲートトレンチ（６）は、ストライプ状に配置されかつ各々が長手方向に延在する複数のゲートトレンチ（６）であり、
   前記長手方向に直交する一の断面視において、前記複数のゲートトレンチ（６）の複数の底部のすべてに前記保護部分（６３）が設けられており、
   前記長手方向に直交する他の断面視において、前記複数のゲートトレンチ（６）の複数の底部のすべてに前記非保護部分（６４）が設けられている、
   請求項４に記載の炭化珪素半導体装置（７３）。
7. 前記ゲートトレンチ（６）の側面は、第１側面部分（６１）と、前記第１側面部分（６１）が有する面方位と異なる面方位を有する第２側面部分（６２）とを有しており、
   前記空乏化抑制層（８）のうち前記第１側面部分（６１）に設けられた部分の前記第１導電型の不純物ピーク濃度と、前記空乏化抑制層（８）のうち前記第２側面部分（６２）に設けられた部分の前記第１導電型の不純物ピーク濃度とは、互いに異なっている、請求項１から６のいずれか１項に記載の炭化珪素半導体装置（７４）。
8. 前記ゲートトレンチ（６）の側面は、第１側面部分（６１）と、前記第１側面部分（６１）が有する面方位と異なる面方位を有する第２側面部分（６２）とを有しており、
   前記空乏化抑制層（８）のうち前記第１側面部分（６１）に設けられた部分の幅（ｄ１）と、前記空乏化抑制層（８）のうち前記第２側面部分（６２）に設けられた部分の幅（ｄ２）とは、互いに異なっている、請求項１から７のいずれか１項に記載の炭化珪素半導体装置（７４）。
9. 前記ゲートトレンチ（６）の側面は、第１側面部分（６１）と、前記第１側面部分（６１）が有する面方位と異なる面方位を有する第２側面部分（６２）とを有しており、
   前記空乏化抑制層（８）のうち前記第１側面部分（６１）に設けられた部分の前記第１導電型の不純物濃度の深さ方向における分布と、前記空乏化抑制層（８）のうち前記第２側面部分（６２）に設けられた部分の前記第１導電型の不純物濃度の深さ方向における分布とは、互いに異なっている、請求項１から８のいずれか１項に記載の炭化珪素半導体装置（７４）。
10. 前記ゲートトレンチ（６）の側面は、第１側面部分（６１）と、前記第１側面部分（６１）が有する面方位と異なる面方位を有する第２側面部分（６２）とを有しており、
    前記空乏化抑制層（８）のうち前記第１側面部分（６１）に設けられた部分の幅の深さ方向における分布と、前記空乏化抑制層（８）のうち前記第２側面部分（６２）に設けられた部分の幅の深さ方向における分布とは、互いに異なっている、請求項１から９のいずれか１項に記載の炭化珪素半導体装置（７４）。
11. 前記ソース電極（１１）は、前記トレンチ底部保護層（７）に達するコンタクトトレンチ（６０）を通って前記トレンチ底部保護層（７）にオーミック接触している、請求項１から１０のいずれか１項に記載の炭化珪素半導体装置（７５）。
12. 前記空乏化抑制層（８）は、前記コンタクトトレンチ（６０）の側面と前記ドリフト層（２）との間に設けられ前記ボディ領域（５）の下部から前記コンタクトトレンチ（６０）の底部よりも深い位置にまで延びる部分を有している、請求項１１に記載の炭化珪素半導体装置（７５）。
13. 前記コンタクトトレンチ（６０）の側面は、前記空乏化抑制層（８）が設けられた第１側面部分（６６）と、前記第１側面部分（６６）が有する面方位と異なる面方位を有しかつ前記空乏化抑制層（８）が設けられていない第２側面部分（６７）とを含む、請求項１２に記載の炭化珪素半導体装置（７５）。
14. 前記少なくとも１つのゲートトレンチ（６）は、ストライプ状に配置されかつ各々が長手方向に延在する複数のゲートトレンチ（６）であり、
    前記ゲート絶縁膜（９）は、前記長手方向に交差する方向に延在し前記ゲートトレンチ（６）の深さと等しい深さを有する少なくとも１つの交差トレンチ（６５）内に設けられた部分を含み、
    前記ゲート電極（１０）は、前記交差トレンチ（６５）内に設けられた部分を含み、
    前記トレンチ底部保護層（７）は、前記交差トレンチ（６５）の底部に設けられた部分を含む、
    請求項１から１３のいずれか１項に記載の炭化珪素半導体装置（７６）。
15. 前記交差トレンチ（６５）の側面は、前記ゲートトレンチ（６）の側面が有する面方位と異なる面方位を有しており、
    前記交差トレンチ（６５）の側面は、前記空乏化抑制層（８）が設けられていない部分を含む、請求項１４に記載の炭化珪素半導体装置（７６）。
16. 前記炭化珪素半導体装置は、前記ゲートトレンチ（６）が設けられた素子領域（３１）と、前記素子領域（３１）の外側に配置された外周領域（３３）とを有しており、
    前記外周領域（３３）に設けられた外周トレンチ（６８）の側面と、前記外周トレンチ（６８）の側面に向かい合う前記ゲートトレンチ（６）の側面と、の少なくともいずれかには、前記空乏化抑制層（８）が設けられていない、請求項１から１５のいずれか１項に記載の炭化珪素半導体装置（７７）。
17. 請求項１から請求項１６のいずれか１項に記載の炭化珪素半導体装置（７１〜７７）を有し、入力される電力を変換して出力する主変換回路（２０１）と、
    前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路（２０２）と、
    前記駆動回路（２０２）を制御する制御信号を前記駆動回路（２０２）に出力する制御回路（２０３）と、
    を備えた、電力変換装置（２００）。
18. 炭化珪素からなり第１導電型を有するドリフト層（２）と、前記ドリフト層（２）上に配置され前記第１導電型と異なる第２導電型を有するボディ領域（５）と、前記ボディ領域（５）上に配置され前記第１導電型を有するソース領域（３）と、を含む半導体層を形成する工程と、
    前記半導体層に、前記ボディ領域（５）よりも深い位置にまで達する少なくとも１つのゲートトレンチ（６）を形成する工程と、
    前記ゲートトレンチ（６）の底部に接し、前記ボディ領域（５）より高い不純物濃度で前記第２導電型を有するトレンチ底部保護層（７）を形成する工程と、
    前記ボディ領域（５）の下部から前記ゲートトレンチ（６）の底部よりも深い位置にまで延び、前記トレンチ底部保護層（７）の側面に接し、前記第１導電型を有し、前記ドリフト層（２）が有する前記第１導電型の不純物濃度に比して高い前記第１導電型の不純物濃度を有する空乏化抑制層（８）を、前記ゲートトレンチ（６）の側面へのイオン注入によって前記ゲートトレンチ（６）の側面と前記ドリフト層（２）との間に形成する工程と、
    前記ゲートトレンチ（６）内に、前記ボディ領域（５）および前記ソース領域（３）に向かい合うゲート絶縁膜（９）を形成する工程と、
    前記ゲートトレンチ（６）内に、前記ゲート絶縁膜（９）を介して前記ボディ領域（５）に向かい合うゲート電極（１０）を形成する工程と、
    前記ソース領域（３）と電気的に接続されたソース電極（１１）を形成する工程と、
    を備える、炭化珪素半導体装置（７１〜７７）の製造方法。
19. 前記空乏化抑制層（８）を形成する工程において、前記イオン注入は、前記空乏化抑制層（８）が有する前記第１導電型の不純物濃度が、前記ゲートトレンチ（６）の側面から離れるに連れて低下するように行われる、請求項１８に記載の炭化珪素半導体装置（７１〜７７）の製造方法。
20. 前記空乏化抑制層（８）を形成する工程は、前記半導体層の厚み方向に対して斜めのイオンビームを照射する工程を含む、請求項１８または１９に記載の炭化珪素半導体装置（７１〜７７）の製造方法。
21. 前記空乏化抑制層（８）を形成する工程は、前記ゲートトレンチ（６）の幅方向および深さ方向の両方を含む断面視において、前記ゲートトレンチ（６）の側面のうち前記ゲートトレンチ（６）の底部から離れた領域が前記イオンビームにさらされるような第１イオンビーム角度で前記イオンビームを照射する工程と、前記ゲートトレンチ（６）の底部および側面を含む領域が前記イオンビームにさらされるような第２イオンビーム角度で前記イオンビームを照射する工程とを含む、請求項２０に記載の炭化珪素半導体装置（７１〜７７）の製造方法。
22. 前記ゲートトレンチ（６）の幅方向および深さ方向の両方を含む断面視において、イオンビームに前記ゲートトレンチ（６）の側面と底部との境界がさらされかつ前記ゲートトレンチ（６）の底部がさらされないようなイオンビーム角度を第３イオンビーム角度とすると、前記第１イオンビーム角度および前記第２イオンビーム角度の各々と前記第３イオンビーム角度との差異は１５度以内である、請求項２１に記載の炭化珪素半導体装置（７１〜７７）の製造方法。
23. 請求項１８から請求項２２のいずれか１項に記載の炭化珪素半導体装置（７１〜７７）の製造方法によって炭化珪素半導体装置（７１〜７７）を製造する工程と、
    前記炭化珪素半導体装置（７１〜７７）を有し入力される電力を変換して出力する主変換回路（２０１）と、前記炭化珪素半導体装置（７１〜７７）を駆動する駆動信号を前記炭化珪素半導体装置（７１〜７７）に出力する駆動回路（２０２）と、前記駆動回路（２０２）を制御する制御信号を前記駆動回路（２０２）に出力する制御回路（２０３）と、を形成する工程と、
    を備える、電力変換装置（２００）の製造方法。

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