CN113330579B - 半导体装置以及电力变换装置 - Google Patents

半导体装置以及电力变换装置 Download PDF

Info

Publication number
CN113330579B
CN113330579B CN201980090055.7A CN201980090055A CN113330579B CN 113330579 B CN113330579 B CN 113330579B CN 201980090055 A CN201980090055 A CN 201980090055A CN 113330579 B CN113330579 B CN 113330579B
Authority
CN
China
Prior art keywords
region
electrode
outer peripheral
semiconductor device
peripheral opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980090055.7A
Other languages
English (en)
Other versions
CN113330579A (zh
Inventor
海老原洪平
日野史郎
宫崎光介
高木保志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN113330579A publication Critical patent/CN113330579A/zh
Application granted granted Critical
Publication of CN113330579B publication Critical patent/CN113330579B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

涉及在半导体基板的厚度方向上流过主电流的半导体装置,半导体基板具有:第1导电类型的半导体层;以及第2导电类型的阱区域,设置于半导体层的上层部,半导体装置具备:表面电极,设置于与第1主面相反的一侧的第2主面上;背面电极,设置于第1主面上;以及上表面膜,覆盖表面电极的端缘部以及半导体基板的比所述表面电极的端面更靠外侧的外侧区域的至少一部分,阱区域具有向比表面电极的端面更靠外侧的外侧区域延伸的部分和向比表面电极的所述端面更靠内侧的内侧区域延伸的部分,表面电极覆盖内侧区域的至少一部分并且与阱区域电连接,上表面膜具有至少1个外周开口部,该至少1个外周开口部离开外侧区域的表面电极,沿着表面电极的外周设置,所述至少1个外周开口部设置于比所述阱区域的外侧端面更靠内侧。

Description

半导体装置以及电力变换装置
技术领域
本发明涉及半导体装置,特别涉及具有表面保护膜的半导体装置。
背景技术
为了确保在功率器件等中使用的纵型的半导体装置中的耐压,例如如专利文献1的公开,已知在n型的半导体层内的所谓终端区域设置p型的保护环区域(终端阱区域)。
通过设置保护环区域,利用由半导体层和保护环区域的pn结形成的耗尽层,缓和对半导体装置的主电极施加了逆电压时的电场。另外,在上述专利文献1记载的肖特基势垒二极管((Schottky Barrier Diode:SBD)中,表面电极中的进行线键合的一部分的区域以外被作为表面保护膜的聚酰亚胺覆盖。此外,进而还有时用凝胶等密封材料密封。这样的表面保护膜以及密封树脂不限于应用于SBD,还能够应用于MOSFET(Metal OxideSemiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)等其他半导体装置。
现有技术文献
专利文献
专利文献1:日本特开2013-211503号公报
发明内容
上述的聚酰亚胺等表面保护膜以及凝胶等密封材料在高湿度下易于包含水分。该水分存在对表面电极造成恶劣影响的可能性。具体而言,有时表面电极在水分中溶出或者水分和表面电极反应,从而产生绝缘物的析出反应。在这样的情况下,在表面保护膜和其下的层的界面易于引起表面保护膜的剥离。通过由于该剥离形成的表面电极与表面保护膜之间的空洞作为泄漏通道发挥作用,存在损失半导体装置的绝缘可靠性的可能性。
本发明是为了解决如上述的问题而完成的,其目的在于提供提高绝缘可靠性的半导体装置。
本发明所涉及的半导体装置在半导体基板的厚度方向上流过主电流,其中,所述半导体基板具有:第1导电类型的半导体层;以及第2导电类型的阱区域,设置于所述半导体层的上层部,导电类型与所述第1导电类型不同,所述半导体装置具备:表面电极,设置于与第1主面相反的一侧的第2主面上;背面电极,设置于所述第1主面上;以及上表面膜,覆盖所述表面电极的端缘部及所述半导体基板的比所述表面电极的端面更靠外侧的外侧区域的至少一部分,所述阱区域具有向所述外侧区域延伸的部分和向比所述表面电极的所述端面更靠内侧的内侧区域延伸的部分,所述表面电极覆盖所述内侧区域的至少一部分并且与所述阱区域电连接,所述上表面膜具有至少1个外周开口部,该至少1个外周开口部离开所述外侧区域的所述表面电极,沿着所述表面电极的外周设置,所述至少1个外周开口部设置于比所述阱区域的外侧端面更靠内侧。
根据本发明所涉及的半导体装置,即使在绝缘物在表面电极析出而上表面膜剥离的情况下,也抑制剥离超过外周开口部而伸展,能够提高半导体装置的绝缘可靠性。
附图说明
图1是示出本发明所涉及的实施方式1的半导体装置的结构的部分剖面图。
图2是示出本发明所涉及的实施方式1的半导体装置的结构的俯视图。
图3是概略地示出最大耗尽层的分布的部分剖面图。
图4是示出本发明所涉及的实施方式1的半导体装置的变形例1的结构的部分剖面图。
图5是示出本发明所涉及的实施方式1的半导体装置的变形例2的结构的部分剖面图。
图6是示出本发明所涉及的实施方式1的半导体装置的变形例3的结构的俯视图。
图7是示出本发明所涉及的实施方式1的半导体装置的变形例4的结构的部分剖面图。
图8是示出本发明所涉及的实施方式1的半导体装置的变形例5的结构的部分剖面图。
图9是示出本发明所涉及的实施方式1的半导体装置的制造工序的部分剖面图。
图10是示出本发明所涉及的实施方式1的半导体装置的制造工序的部分剖面图。
图11是示出本发明所涉及的实施方式1的半导体装置的制造工序的部分剖面图。
图12是示出本发明所涉及的实施方式1的半导体装置的制造工序的部分剖面图。
图13是示出本发明所涉及的实施方式1的半导体装置的制造工序的部分剖面图。
图14是示出本发明所涉及的实施方式1的半导体装置的制造工序的部分剖面图。
图15是示出本发明所涉及的实施方式1的半导体装置的制造工序的部分剖面图。
图16是示出本发明所涉及的实施方式1的半导体装置的制造工序的部分剖面图。
图17是示出本发明所涉及的实施方式2的半导体装置的结构的部分剖面图。
图18是示出本发明所涉及的实施方式2的半导体装置的结构的俯视图。
图19是示出本发明所涉及的实施方式2的半导体装置的组件单元的结构的部分剖面图。
图20是示出本发明所涉及的实施方式2的半导体装置的变形例1的结构的俯视图。
图21是示出本发明所涉及的实施方式2的半导体装置的变形例2的结构的俯视图。
图22是示出本发明所涉及的实施方式2的半导体装置的变形例3的结构的俯视图。
图23是示出本发明所涉及的实施方式2的半导体装置的变形例4的结构的部分剖面图。
图24是示出本发明所涉及的实施方式2的半导体装置的变形例5的结构的俯视图。
图25是示出本发明所涉及的实施方式2的半导体装置的变形例6的结构的部分剖面图。
图26是示出本发明所涉及的实施方式2的半导体装置的制造工序的部分剖面图。
图27是示出本发明所涉及的实施方式2的半导体装置的制造工序的部分剖面图。
图28是示出本发明所涉及的实施方式2的半导体装置的制造工序的部分剖面图。
图29是示出本发明所涉及的实施方式2的半导体装置的制造工序的部分剖面图。
图30是示出本发明所涉及的实施方式2的半导体装置的制造工序的部分剖面图。
图31是示出本发明所涉及的实施方式2的半导体装置的制造工序的部分剖面图。
图32是示出本发明所涉及的实施方式2的半导体装置的制造工序的部分剖面图。
图33是示出本发明所涉及的实施方式2的半导体装置的制造工序的部分剖面图。
图34是示出应用本发明所涉及的实施方式3的电力变换装置的电力变换系统的结构的框图。
具体实施方式
<前言>
在以下的说明中,“活性区域”是指在半导体装置的导通状态下流过主电流的区域,“终端区域”是指活性区域的周围中的区域。另外,以下,“外侧”是指朝向半导体装置的外周的方向,“内侧”是指相对“外侧”相反的方向。另外,在以下的记载中,关于杂质的导电类型,一般而言将n型定义为“第1导电类型”,将与n型相反的导电类型的p型定义为“第2导电类型”,但也可以是其相反的定义。
此外,附图是示意地示出的图,在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必正确地记载,而能够适当地变更。另外,在以下的说明中,对同样的构成要素附加相同的符号而图示,它们的名称以及功能也相同。因此,有时省略关于它们的详细的说明。另外,在本说明书中,在称为“~上”以及“覆盖~”的情况下,不妨碍在构成要素之间存在介在物。例如,在记载为“设置于A上的B”或者“A覆盖B”的情况下,既能够意味着在A与B之间设置有其他构成要素C、也能够意味着未设置其他构成要素C。另外,在以下的说明中,有时使用“上”、“下”、“侧”、“底”、“表”或者“背”等意味着特定的位置以及方向的用语,但这些用语是为了易于理解实施方式的内容而适当地使用的用语,与实际上实施时的方向无关。
另外,“MOS”这样的用语以前用于金属-氧化物-半导体的结构造,采用Metal-Oxide-Semiconductor的首字母。然而,特别是在具有MOS构造的场效应晶体管(以下简称为“MOS晶体管”)中,根据近年来的集成化、制造工艺的改善等观点,栅极绝缘膜、栅极电极的材料得到改善。
例如在MOS晶体管中,主要根据自匹配地形成源极/漏极的观点,作为栅极电极的材料代替金属而使用多晶硅。另外,根据改善电特性的观点,作为栅极绝缘膜的材料采用高介电常数的材料,但该材料未必限定于氧化物。
因此,“MOS”这样的用语未必仅限定于金属-氧化物-半导体的层叠构造而被采用,在本说明书中也未将这样的限定作为前提。即,鉴于技术常识,在此“MOS”不仅作为起因于其语源的缩略语,而且广泛地具有还包括导电体-绝缘体-半导体的层叠构造的意义。
<实施方式1>
以下,参照图1~图16,说明本发明所涉及的实施方式1的半导体装置。
<装置结构>
图1是示出本发明所涉及的实施方式1的SBD100(半导体装置)的结构的部分剖面图,图2是示出SBD100的结构的俯视图。此外,沿图2中的A-A线的向视剖面图与图1对应。此外,在图2中,为便于说明,省略SBD100的上表面结构中的、表面保护膜6(上表面膜),表面保护膜6以及表面保护膜6的外周开口部71用虚线表示。另外,在图1中,右侧是SBD100的终端区域,左侧是在SBD100的导通状态下流过主电流的活性区域。
SBD100具有外延基板30(半导体基板)、背面电极8(第1主电极)、表面电极5(第2主电极)以及表面保护膜6。在本实施方式中,外延基板30是具有4H的多型的碳化硅(SiC)基板,SBD100是SiC-SBD。
外延基板30具有背面S1(第1主面)和与背面S1相反的一侧的表面S2(第2主面)。
在表面S2上设置有表面电极5以及表面保护膜6,将比表面电极5的端面更靠内侧作为内侧区域RI,将比表面电极5的端面更靠外侧作为外侧区域RO示出。在背面S1上设置有背面电极8。
外延基板30具有SiC的n型(第1导电类型)的单结晶基板31(支撑基板)和形成于单结晶基板31上的外延层32(半导体层)。外延层32是SiC层(碳化硅层)。
外延层32是除了在外延层32的上层部选择性地设置的p型(第2导电类型)的终端阱区域2(阱区域)以外,大部分通过漂移流过电流的漂移层1。此外,终端阱区域2还被称为保护环区域。
在本实施方式中,漂移层1具有与单结晶基板31的导电类型相同的n型的导电类型。漂移层1的杂质浓度低于单结晶基板31的杂质浓度。因此,单结晶基板31具有比漂移层1低的电阻率。漂移层1的杂质浓度是1×1014/cm3以上且1×1017/cm3以下。
终端阱区域2在外延层32的上层部具有从内侧区域RI与外侧区域RO的边界向内侧区域RI延伸的部分和向外侧区域RO延伸的部分。换言之,终端阱区域2跨越内侧区域RI和外侧区域RO的边界而设置。此外,终端阱区域2也可以具有高浓度区域、低浓度区域等杂质浓度不同的多个区域。另外,也可以在终端阱区域2的外周的外延层32的上层部,以包围终端阱区域2的方式环状地设置与终端阱区域2相同的p型的杂质区域。该杂质区域不限于1个,也可以环状地设置2个以上。
表面电极5设置于外延基板30的内侧区域RI的表面S2的至少一部分之上。在本实施方式中,表面电极5以到达内侧区域RI的整体的方式设置,未设置于外侧区域RO。此外,表面电极5具有设置于外延基板30的表面S2上的肖特基电极5a和设置于肖特基电极5a上的电极焊盘5b。
肖特基电极5a与表面S2的内侧区域RI相接、具体而言与漂移层1以及终端阱区域2相接。由此,表面电极5与终端阱区域2电连接。在本实施方式中,肖特基电极5a的材料是与n型的SiC半导体形成肖特基接合的金属即可,能够使用Ti(钛)、Mo(钼)、Ni(镍)、Au(金)或者W(钨)等。肖特基电极5a的厚度优选30nm以上且300nm以下,例如由厚度100nm的Ti膜构成。
作为电极焊盘5b的材料,能够使用包含Al(铝)、Cu(铜)、Mo、Ni中的任意材料的金属或者如Al-Si(硅)的Al合金等。电极焊盘5b的厚度优选300nm以上且10μm以下、例如由厚度3μm的Al膜构成。
表面保护膜6以覆盖表面电极5的端缘部的方式设置、具体而言从电极焊盘5b的上表面端部覆盖电极焊盘5b以及肖特基电极5a的端面。因此,电极焊盘5b的上表面中的外周部分被表面保护膜6覆盖。另外,表面保护膜6至少部分性地覆盖外延基板30的外侧区域RO。表面保护膜6以使电极焊盘5b能够作为外部端子发挥功能的方式,在电极焊盘5b的中央部、即图1的左侧部分具有开口部OP。
另外,表面保护膜6在外侧区域RO在离开表面电极5的位置具有到达外延基板30的表面S2的外周开口部71。外周开口部71优选以位于终端阱区域2之上的方式设置,如图2所示以包围表面电极5的方式环状地连续设置。
此外,表面保护膜6由绝缘材料构成,为了缓和来自外部的应力优选为树脂,例如由聚酰亚胺构成。
图3是概略地示出作为在对SBD100施加了最大电压(后述)的情况下从漂移层1和终端阱区域2的边界延伸的耗尽层的最大耗尽层MDL的分布的例子的剖面图。如图所示,外周开口部71优选离开最大耗尽层MDL到达(露出)外延基板30的表面S2的区域ER而设置到内侧、即图3的左侧。
此外,在上述中说明为外延基板30由SiC构成。SiC具有比Si宽的宽带隙,使用SiC的SiC半导体装置相比于使用Si的Si半导体装置,耐压性更优良、容许电流密度也更高、并且耐热性也更高,所以还能够进行高温动作。
另外,不限定于SiC,也可以由其他宽带隙半导体、例如氮化镓(GaN)构成。另外,也可以代替宽带隙半导体,使用例如硅(Si)。另外,半导体装置也可以是SBD以外的二极管,例如也可以是pn结二极管或者JBS(Junction Barrier Schottky:结势垒肖特基)二极管。
<变形例1>
图4是示出实施方式1的变形例1的SBD101的结构的剖面图,是与图1对应的图。如图4所示,SBD101代替图1所示的表面保护膜6而具有高电阻膜15(上表面膜)。即,以从电极焊盘5b的上表面端部覆盖电极焊盘5b以及肖特基电极5a的端面并且至少部分性地覆盖外延基板30的外侧区域RO的方式,设置有高电阻膜15。
另外,高电阻膜15在外侧区域RO在离开表面电极5的位置具有到达外延基板30的表面S2的外周开口部72。外周开口部72优选以位于终端阱区域2之上的方式设置。高电阻膜15的材料优选具有10×1012Ωcm以上的电阻率,例如使用SiN。另外,高电阻膜15的厚度设为例如100nm以上。
<变形例2>
图5是示出实施方式1的变形例2的SBD102的结构的剖面图,是与图1对应的图。如图5所示SBD102还具备以覆盖图4所示的SBD101的高电阻膜15的方式设置的表面保护膜6。
表面保护膜6以从电极焊盘5b的上表面端部覆盖高电阻膜15的上部并且至少部分性地覆盖外延基板30的外侧区域RO的方式设置。此外,表面保护膜6也可以不完全覆盖高电阻膜15,既可以在电极焊盘5b上高电阻膜15的端缘部露出,也可以在外延基板30上高电阻膜15的端缘部露出,还可以在电极焊盘5b上以及外延基板30上这两方高电阻膜15的端缘部露出。
另外,在图5中,以埋入高电阻膜15的外周开口部72的方式设置,但也可以在与外周开口部72对应的部分,设置贯通表面保护膜6而到达外周开口部72的外周开口部71(图1),也可以在高电阻膜15中不设置外周开口部72,而仅设置贯通表面保护膜6而到达高电阻膜15的外周开口部71(图1)。另外,在设置外周开口部71以及外周开口部72这两方的情况下,也可以设置于分别不同的位置。
<变形例3>
图6是示出实施方式1的变形例3的SBD103的结构的俯视图,是与图2对应的图。如图6所示,关于SBD103,以包围表面电极5的方式设置的外周开口部71A并非连续的开口部而由相互离开的多个部分开口部711以及712构成。即,通过在沿着表面电极5的各边的直线部分设置矩形的部分开口部711,在沿着表面电极5的角部的部分设置具有曲率地弯曲的部分开口部712,成为外周开口部71A未完全包围表面电极5的结构。换言之,成为如下的结构:在如图2所示的以完全包围表面电极5的方式设置的环状的外周开口部71中环的内周与外周之间在1个部位以上被表面保护膜6埋入。
在此,将如图6所示的部分开口部711之间以及部分开口部711与部分开口部712之间并非开口部而设置有表面保护膜6的部分定义为“连续区域”。此外,优选在俯视时沿着表面电极5的具有曲率的角部的部分不设置连续区域而设置部分开口部712。其理由后述。
<变形例4>
图7是示出实施方式1的变形例4的SBD104的结构的剖面图,是与图1对应的图。如图7所示SBD104具有设置于外延层32的表面S2上的场绝缘膜3(绝缘膜)。即,以在外延层32上从内侧区域RI和外侧区域RO的边界向内侧区域RI也延伸,向外侧区域RO也延伸的方式,设置有场绝缘膜3。此外,场绝缘膜3的内侧区域RI侧的部分延伸至肖特基电极5a的端缘部下部,肖特基电极5a以及电极焊盘5b的一部分载置到其上方。另外,场绝缘膜3的外侧区域RO侧的部分超过外侧区域RO中的终端阱区域2的端部而延伸。
而且,以从电极焊盘5b的上表面端部覆盖电极焊盘5b以及肖特基电极5a的端面并且至少部分性地覆盖场绝缘膜3上以及外延基板30的外侧区域RO的方式,设置有表面保护膜6。
另外,表面保护膜6在外侧区域RO在离开表面电极5的位置具有到达场绝缘膜3的外周开口部71。此外,外周开口部71的位置与图1相同。
场绝缘膜3的材料例如是SiO2或者SiN等绝缘材料,优选以具有10nm以上的厚度的方式形成,例如由厚度1μm的SiO2膜构成。
<变形例5>
图8是示出实施方式1的变形例5的SBD105的结构的剖面图,是与图1对应的图。如图8所示,关于SBD105,除了使用图7说明的SBD104的外周开口部71(第1外周开口部)以外,还具有在表面保护膜6中设置于比场绝缘膜3的外侧端面更靠内侧的外周开口部73(第1外周开口部)。
在图8中,概略性地示出作为在对SBD105施加了最大电压(后述)的情况下从漂移层1和终端阱区域2的边界延伸的耗尽层的最大耗尽层MDL的分布的例子,如图所示,外周开口部73优选离开最大耗尽层MDL到达(露出)外延基板30的表面S2的区域ER而设置到外侧、即图8的右侧。
<动作>
接下来,说明使用图1说明的实施方式1的SBD100的动作。在以表面电极5的电极焊盘5b的电位为基准,对背面电极8施加负的电压时,作为SiC-SBD的SBD100成为从表面电极5朝向背面电极8流过电流的状态、即导通状态。相反,在以表面电极5为基准,对背面电极8施加正的电压时,SBD100成为阻止状态(截止状态)。
在参照图3说明时,在SBD100处于截止状态的情况下,对漂移层1的活性区域的表面以及漂移层1和终端阱区域2的pn结界面附近施加大的电场。该电场达到临界电场而引起雪崩击穿时的向背面电极8的电压被定义为最大电压(雪崩电压)。通常,以在不引起雪崩击穿的电压范围使用SBD100的方式,决定额定电压。
在截止状态下,耗尽层从漂移层1的活性区域的表面以及漂移层1和终端阱区域2的pn结界面向朝向单结晶基板31的方向(下方向)和漂移层1的外圆周方向(右方向)扩展。另外,耗尽层从漂移层1和终端阱区域2的pn结界面还向终端阱区域2内扩展,其扩展程度大幅依赖于终端阱区域2的浓度。即,在终端阱区域2的浓度变高时,在终端阱区域2内耗尽层的扩展被抑制,耗尽层的前端位置成为接近终端阱区域2和漂移层1的边界的位置。
在此,在图3中用2个虚线表示的位置是最大耗尽层MDL的前端位置。最大耗尽层MDL的前端位置能够通过TCAD(Technology CAD,计算机辅助设计技术)仿真等调整。此时,在外延层32内的耗尽化的区域,从外延层32的外周侧朝向中央产生电位差。
在此,考虑在高湿度下使SBD100成为截止状态的情况。表面保护膜6由于具有高的吸水性,所以在高湿度下含有大量的水分。该水分到达外延层32以及电极焊盘5b的表面。通过施加到截止状态的SBD100的电压,漂移层1的端缘部作为阳极发挥作用,电极焊盘5b作为阴极发挥作用。在成为阴极的电极焊盘5b的附近,关于上述水分,产生以下的用化学式(1)表示的氧的还原反应以及用化学式(2)表示的氢的生成反应。
O2+2H2O+4e-→4OH-…(1)
H2O+e-→OH-+1/2H2…(2)
与其相伴地,在电极焊盘5b的附近,氢氧离子的浓度增加。氢氧离子与电极焊盘5b在化学上反应。例如,在电极焊盘5b由铝构成的情况下,由于上述化学反应,铝有时成为氢氧化铝。氢氧化铝在电极焊盘5b的表面作为绝缘物析出。在外延基板30由SiC构成的情况下,通过活用SiC的高的绝缘破坏电场,能够将终端阱区域2的宽度以及终端阱区域2至漂移层1的端缘部的宽度设计得小。
在这样的设计下,在截止状态下成为阳极的漂移层1的端缘部和成为阴极的电极焊盘5b的距离变近。因此,在电极焊盘5b附近产生高电场而化学反应得到促进,氢氧离子的浓度变得更高。因此,电极焊盘5b的表面处的绝缘物的析出变得更显著。
此时,在电极焊盘5b的端缘部(图3中的右端),在电极焊盘5b的上表面以及侧面绝缘物析出。由于该析出,表面保护膜6被抬起,其结果,有时在电极焊盘5b和表面保护膜6的界面发生表面保护膜6的剥离。
另外,表面保护膜6的剥离还有时延伸至外延层32上。换言之,有时在外延层32和表面保护膜6的界面也发生表面保护膜6的剥离。在假使由于该剥离在终端阱区域2上形成空洞部时,通过由于水分进入到空洞部而流过过剩的泄漏电流、或者在空洞部中引起气体放电,有时可能导致SBD100发生元件破坏。
但是,在本实施方式1的SBD100中,在电极焊盘5b的外侧设置有环状地连续的外周开口部71。由此,即使从电极焊盘5b的端缘部朝向漂移层1的端缘部发生表面保护膜6的剥离,也能够阻止伸展到比外周开口部71更靠外侧。
一般而言,在半导体内部特别是pn结的附近,电场易于集中,在本实施方式1的SBD100中,电场易于集中到由漂移层1和终端阱区域2形成的pn结的附近。因此,在表面S2上,电场易于集中到终端阱区域2的外侧端缘部(图1中的右端)的附近。在表面保护膜6的剥离伸展到该高电场区域时,易于引起气体放电。在以位于终端阱区域2之上的方式设置外周开口部71,外周开口部71位于比终端阱区域2的外侧端面(图3中的右端)更靠内侧(图3中的左侧)的情况下,防止表面保护膜6的剥离延伸至上述高电场区域。因此,能够避免表面保护膜6的剥离所引起的气体放电。
另外,一般在半导体表面在耗尽化的区域产生电位梯度,在本实施方式1的SBD100中在最大耗尽层MDL在外延基板30的表面露出的区域产生电位梯度。因此,在表面S2上,电场易于集中到最大耗尽层MDL在外延基板30的表面露出的区域。在表面保护膜6的剥离伸展到该高电场区域时,易于引起气体放电。在以位于终端阱区域2之上的方式设置外周开口部71,外周开口部71位于比最大耗尽层MDL在外延基板30的表面露出的区域ER更靠内侧(图3中的左侧)的情况下,防止表面保护膜6的剥离延伸至上述高电场区域。因此,能够避免表面保护膜6的剥离所引起的气体放电。
同样的效果在实施方式1的变形例1~5中也能够获得。即,在参照图4说明时,在如SBD101代替表面保护膜6而设置有高电阻膜15的情况下,在比图3所示的最大耗尽层MDL在外延基板30的表面露出的区域ER更靠内侧,由于在高电阻膜15中流过的电流产生电位梯度,易于在表面电极5的外侧端缘部产生高电场。此时,在电极焊盘5b的端缘部,绝缘物在电极焊盘5b的上表面以及侧面易于析出。在图4所示的SBD101中,在比电极焊盘5b的端缘部更靠外侧,设置有高电阻膜15的外周开口部72。由此,即使从电极焊盘5b的端缘部朝向漂移层1的端缘部发生高电阻膜15从外延层32剥离,也能够阻止伸展到比外周开口部72更靠外侧。
另外,在如使用图5说明的SBD102在高电阻膜15之上设置有表面保护膜6的情况下,由于在电极焊盘5b的上表面以及侧面析出的绝缘物,存在发生高电阻膜15以及表面保护膜6这两方的剥离的可能性。因此,通过设置贯通高电阻膜15的外周开口部72以及贯通表面保护膜6的外周开口部71(图1)的至少一方,能够抑制高电阻膜15以及表面保护膜6的剥离伸展。
另外,在参照图6说明时,在如SBD103设置有由相互离开的多个部分开口部711以及712构成的外周开口部71A的情况下,能够抑制表面保护膜6的剥离伸展,并且能够抑制由于在半导体装置的制造工序中的热处理工序等中产生的应力,表面保护膜6在内侧端缘部或者外侧端缘部中的一方剥离。即,通过使外周开口部71A不成为连续的开口部而由多个部分开口部711以及712构成,由于连续区域的存在确保表面保护膜6的强度,能够抑制由于应力引起的剥离。
此外,一般而言,易于在俯视时表面电极5的具有曲率的角部的附近引起电场集中,绝缘物在电极焊盘5b的上表面以及侧面更易于析出。因此,通过在俯视时沿着表面电极5的角部的部分不设置连续区域而设置部分开口部712,能够抑制析出的绝缘物所引起的表面保护膜6的剥离伸展。
另外,在参照图7说明时,在SBD104中,在表面保护膜6离开表面电极5而设置有到达场绝缘膜3的外周开口部71,所以即使在电极焊盘5b的上表面以及侧面析出绝缘物的情况下,即使从电极焊盘5b的外侧端缘部朝向漂移层1的外侧发生表面保护膜6从场绝缘膜3的剥离,也能够阻止伸展到比外周开口部71更靠外侧。
另外,通过如SBD104具有设置于外延层32的表面S2上的场绝缘膜3,减少表面保护膜6与半导体表面直接相接的区域,能够抑制由于水分等的影响引起的浮游离子到达外延层32,在半导体表面作为固定电荷发挥作用。
即,在耗尽层扩展到半导体层内的情况下,在耗尽层内部,在p层中形成负的空间电荷,在n层中形成正的空间电荷,并用电力线连接。在有固定电荷的情况下,电力线在空间电荷与固定电荷之间也连接,所以耗尽层内的空间电荷实效地增加或者减少。在浮游离子作为固定电荷发挥作用时,如上所述耗尽层内的空间电荷实效地增加或者减少,所以不优选,但通过设置场绝缘膜3,抑制浮游离子到达外延层32,能够抑制作为固定电荷发挥作用。
另外,即使在如SBD104具有设置于外延层32的表面S2上的场绝缘膜3的情况下,也存在在比场绝缘膜3的外侧端缘部更靠外侧,外延层32和水分反应,SiO2析出而表面保护膜6剥离的可能性。
因此,通过如使用图8说明的SBD105在场绝缘膜3的外侧端缘部的附近设置贯通表面保护膜6的外周开口部73,即使在场绝缘膜3的外侧端缘部的附近析出SiO2的情况下,也能够阻止从场绝缘膜3的外侧端缘部的附近发生的表面保护膜6的剥离伸展到比外周开口部73更靠内侧。
另外,在如图8所示外周开口部73位于比最大耗尽层MDL在外延基板30的表面露出的区域ER更靠外侧(图8中的右)的情况下,防止表面保护膜6的剥离伸展至上述区域ER。因此,能够避免表面保护膜6的剥离所引起的泄漏电流的增加以及气体放电。
<制造方法>
接下来,使用作为依次示出制造工序的剖面图的图9~图14,说明实施方式1的SBD100的制造方法。
首先,在图9所示的工序中,准备比较高浓度(n+)地包含n型杂质的低电阻的单结晶基板31。单结晶基板31是具有4H的多型的SiC基板,具有4度或者8度的倾斜角(offangle)。
接下来,在单结晶基板31上,进行SiC的外延生长,形成n型且杂质浓度为1×1014/cm3以上且1×1017/cm3以下的外延层32,从而得到外延基板30。
接下来,在图10所示的工序中,通过光刻工序,在外延层32上形成具有预定的图案的抗蚀剂掩模RM1之后,将抗蚀剂掩模RM1用作注入掩模,对Al或者B(硼)等p型杂质(受主)进行离子注入,从而在外延层32的上层部形成p型的终端阱区域2。终端阱区域2的剂量优选为0.5×1013/cm2以上且5×1013/cm2以下、例如是1.0×1013/cm2
在Al的情况下,离子注入的注入能量例如设为100keV以上且700keV以下。在该情况下,从上述剂量[cm-2]换算的杂质浓度成为1×1017/cm3以上且1×1019/cm3以下。
在形成终端阱区域2时,通过以在终端阱区域2的外侧形成1个以上的环状的p型的杂质区域的方式对抗蚀剂掩模RM1进行构图,能够同时形成该杂质区域。
另外,通过反复抗蚀剂掩模的构图和离子注入的工序,能够将终端阱区域2形成为具有多个杂质浓度的区域。
在形成终端阱区域2后,通过热处理装置,在氩(Ar)气等惰性气体气氛中,在1300℃以上且1900℃以下的温度下,进行30秒以上且1小时以下的退火。通过该退火,通过离子注入添加的杂质被活性化。
接下来,在图11所示的工序中,在外延层32上,例如通过溅射法,依次形成肖特基电极5a的材料层MLa以及电极焊盘5b的材料层MLb。材料层MLa例如由厚度100nm的Ti膜形成,材料层MLb例如由厚度3μm的Al膜形成。
接下来,在图12所示的工序中,通过光刻工序,在材料层MLb上形成具有预定的图案的抗蚀剂掩模RM2之后,将抗蚀剂掩模RM2用作蚀刻掩模对材料层MLb以及材料层MLa进行构图,形成预定的形状的肖特基电极5a以及电极焊盘5b,得到表面电极5。
能够在材料层MLb以及材料层MLa的蚀刻中使用干蚀刻或者湿蚀刻。作为湿蚀刻的蚀刻液,使用氢氟酸(HF)或者磷酸系的蚀刻液。
此外,肖特基电极5a的构图和电极焊盘5b的构图也可以分别独立地进行。在该情况下,能够形成电极焊盘5b的端缘部从肖特基电极5a的端缘部端伸出而电极焊盘5b完全覆盖肖特基电极5a的构造。或者,能够形成肖特基电极5a的端缘部从电极焊盘5b的端缘部伸出而肖特基电极5a的一部分未被电极焊盘5b覆盖的构造。
接下来,在图13所示的工序中,以覆盖表面电极5上以及外延基板30的表面S2的方式,形成树脂层RL。树脂层RL例如通过涂敷感光性聚酰亚胺而形成。
接下来,在图14所示的工序中,通过光刻工序,对树脂层RL进行构图,形成覆盖表面电极5的端缘部并且至少部分性地覆盖外延基板30的外侧区域RO的表面保护膜6。此时,以在离开表面电极5的终端阱区域2上的预定的位置形成外周开口部71的方式构图。
接下来,在外延基板30的背面S1上,例如通过溅射法形成背面电极8,从而得到图1所示的SBD100。
此外,背面电极8的形成也可以在使用图11说明的材料层MLa以及MLb的形成工序的前后进行。作为背面电极8的材料,能够使用包含Ti、Ni、Al、Cu、Au中的任意一个或者多个的金属等。背面电极8的厚度优选50nm以上且2μm以下、例如由厚度1μm以下的Ti和Au的2层膜(Ti/Au)构成。
此外,在表面保护膜6的构图中,通过使用代替外周开口部71而形成如图6所示的由多个部分开口部711以及多个部分开口部712构成的外周开口部71A的曝光掩模,能够得到图6所示的SBD103。
在此,在制造使用图4说明的SBD101的情况下,代替使用图13说明的工序,如图15所示,通过例如等离子体CVD(Chemical vapor deposition,化学气相沉积)法,在设置有表面电极5的外延基板30的表面S2上形成SiN膜SN。在该工序中,通过调整Si和N的比率,能够调整SiN膜SN的电阻率。接下来,通过利用光刻工序和蚀刻工序对SiN膜SN进行构图,形成图4所示的高电阻膜15。此时,以在离开表面电极5的终端阱区域2上的预定的位置形成外周开口部72的方式构图。高电阻膜15的厚度优选为100nm以上、例如设为1μm。
另外,在制造使用图7说明的SBD104以及使用图8说明的SBD105的情况下,在使用图11说明的工序之前,如图16所示,通过例如CVD法,在外延基板30的表面S2上形成厚度1μm的SiO2膜OX1。接下来,通过利用光刻工序和蚀刻工序对SiO2膜OX1进行构图,形成图7以及图8所示的场绝缘膜3。此时,以场绝缘膜3在外延层32上从内侧区域RI和外侧区域RO的边界向内侧区域RI也延伸,向外侧区域RO也延伸并且超过外侧区域RO中的终端阱区域2的端部而延伸的方式构图。
<总结>
通过以上说明的实施方式1及其变形例的结构,防止表面保护膜6的剥离超过外周开口部71、72以及73而伸展,所以在比外周开口部71以及72更靠外侧、并且比外周开口部73更靠内侧,通过表面保护膜6维持外侧区域RO的绝缘保护,能够提高SBD的绝缘可靠性。
<实施方式2>
以下,参照图17~图33,说明本发明所涉及的实施方式2的半导体装置。
<装置结构>
图17是示出本发明所涉及的实施方式2的MOSFET200(半导体装置)的结构的部分剖面图,图18是示出MOSFET200的结构的俯视图。此外,沿图18中的B-B线的向视剖面图与图17对应。此外,在图18中,为便于说明,省略MOSFET200的上表面结构中的表面保护膜6,表面保护膜6以及表面保护膜6的外周开口部74用虚线表示。另外,在图17中,右侧是MOSFET200的终端区域,左侧是在MOSFET200的导通状态下流过主电流的活性区域AR。
另外,图19是示出作为活性区域AR中的MOSFET的最小单位构造的组件单元UC的结构的剖面图。活性区域AR由多个组件单元UC的排列构成。
此外,在图17~19中,关于与使用图1以及图2说明的SBD100相同的结构附加同一符号,省略重复的说明。
MOSFET200具有外延基板30、背面电极8(第1主电极)、表面电极50(电极构造)、表面保护膜6以及场绝缘膜3。另外,MOSFET200具有栅极绝缘膜12、栅极电极13以及层间绝缘膜14。
在本实施方式中,外延基板30是具有4H的多型的SiC基板,MOSFET200是SiC-MOSFET。
在外延基板30的表面S2上,设置有表面电极50、场绝缘膜3以及表面保护膜6,将比表面电极50的端面更靠内侧作为内侧区域RI,将比表面电极50的端面更靠外侧作为外侧区域RO示出。在背面S1上设置有背面电极8。
外延基板30具有SiC的n型(第1导电类型)的单结晶基板31(支撑基板)和形成于单结晶基板31上的外延层32(半导体层)。外延层32是SiC层。
外延层32具有在外延层32的上层部选择性地设置的终端阱区域20以及元件阱区域9、和在元件阱区域9的上层部选择性地设置的接触区域19以及源极区域11。除了这些杂质区域以外,外延层32的大部分是通过漂移流过电流的漂移层1。
在本实施方式中,漂移层1具有与单结晶基板31的导电类型相同的n型的导电类型。漂移层1的杂质浓度低于单结晶基板31的杂质浓度。因此,单结晶基板31具有比漂移层1低的电阻率。漂移层1的杂质浓度是1×1014/cm3以上且1×1017/cm3以下。
源极区域11的导电类型是与漂移层1相同的n型,终端阱区域20、元件阱区域9以及接触区域19的导电类型是p型,但接触区域19的杂质浓度被设定得比元件阱区域9高。
终端阱区域20在外延层32的上层部具有从内侧区域RI与外侧区域RO的边界向内侧区域RI延伸的部分和向外侧区域RO的一方延伸的部分。换言之,终端阱区域20跨越内侧区域RI和外侧区域RO的边界而设置。
终端阱区域20具有作为跨越内侧区域RI和外侧区域RO的边界的区域的边界区域21和向比边界区域21更靠外侧延伸的延长区域22。
边界区域21具有:低浓度区域21a(第1区域),以包围活性区域AR的方式设置,杂质浓度较低;以及高浓度区域21b(第2区域),设置于低浓度区域21a的上层部,杂质浓度高于低浓度区域21a。
表面电极50以与外延基板30的内侧区域RI的表面S2的至少一部分相接的方式设置,将比端面更靠内侧作为内侧区域RI,将比端面更靠外侧作为外侧区域RO。在本实施方式中,表面电极50以到达内侧区域RI的整体的方式设置,未设置于外侧区域RO。此外,表面电极50具有源极电极51(第2主电极)和栅极布线电极52(控制布线电极)。
源极电极51以与终端阱区域20的高浓度区域21b形成欧姆接触的方式连接,并且与元件阱区域9的源极区域11连接,以与接触区域19形成欧姆接触的方式连接,以到达活性区域AR的整体的方式设置。
栅极布线电极52是用于接受用于控制源极电极51与作为漏极电极发挥功能的背面电极8之间的电路径的栅极信号(控制信号)的电极,与在高浓度区域21b上隔着栅极绝缘膜12设置的栅极电极13连接,离开源极电极51地设置,还与源极电极51电绝缘。此外,比栅极布线电极52的外侧的端面更靠内侧成为内侧区域RI,比栅极布线电极52的外侧的端面更靠外侧成为外侧区域RO。
如图18所示,栅极布线电极52由以包围源极电极51的方式设置的栅极布线52w和以在俯视时进入到矩形的源极电极51的一边的凹部的方式设置且与栅极布线52w连接的栅极焊盘52p构成,图17所示的栅极布线电极52与栅极布线52w相当。
场绝缘膜3设置于外延基板30的外侧区域RO的表面S2上,覆盖终端阱区域20的边界区域21的一部分和延长区域22的整体而延伸至外延基板30的端缘部附近,但未设置于内侧区域RI,成为开口部。
此外,在图17中,场绝缘膜3的内周端与层间绝缘膜14的端面相接,但也可以以在场绝缘膜3的端缘部载置的方式形成层间绝缘膜14。
层间绝缘膜14以覆盖栅极绝缘膜12以及栅极电极13的方式设置,使源极电极51和栅极电极13电绝缘。层间绝缘膜14跨越外延基板30的内侧区域RI和外侧区域RO而设置,在其之上设置有表面电极50。换言之,表面电极50以整体载置于层间绝缘膜14的方式设置。
栅极电极13在终端阱区域20的高浓度区域21b上隔着栅极绝缘膜12设置,并且在活性区域AR在相邻的组件单元UC(图19)的源极区域11间的上方也隔着栅极绝缘膜12设置。此外,设置于活性区域AR的栅极电极13与设置于终端阱区域20之上的栅极电极13连接,经由栅极布线52w从栅极焊盘52p提供栅极信号。
表面保护膜6覆盖表面电极50的端缘部的源极电极51以及栅极布线电极52,并且至少部分性地覆盖外延基板30的外侧区域RO。表面保护膜6以使源极电极51和栅极布线电极52的栅极焊盘52p能够作为外部端子发挥功能的方式,如图18所示,在源极电极51的中央部上以及栅极焊盘52p的中央部上分别具有开口部OP1以及OP2。
另外,表面保护膜6在外侧区域RO离开栅极布线电极52的位置且比高浓度区域21b的外侧端面更靠内侧具有到达场绝缘膜3的外周开口部74。外周开口部74优选以位于终端阱区域20之上的方式设置,如图18所示以包围表面电极50的方式环状地连续设置。此外,表面保护膜6由绝缘材料构成,为了缓和来自外部的应力优选为树脂,例如由聚酰亚胺构成。
与实施方式1的SBD100同样地,即使在MOSFET200中,也设想在被施加了最大电压的情况下从漂移层1和终端阱区域2的边界延伸的最大耗尽层,外周开口部74优选离开最大耗尽层到达(露出)外延基板30的表面S2的区域而设置到内侧、即图17的左侧。
此外,在上述中说明为外延基板30由SiC构成。SiC具有比Si宽的宽带隙,使用SiC的SiC半导体装置相比于使用Si的Si半导体装置,耐压性更优良、容许电流密度也更高、并且耐热性也更高,所以还能够进行高温动作。
另外,不限定于SiC,也可以由其他宽带隙半导体、例如氮化镓(GaN)构成。另外,也可以代替宽带隙半导体,例如使用Si。另外,半导体装置也可以是MOSFET以外的晶体管,例如也可以是JFET(Junction FET,结型场效应管)或者IGBT(Insulated Gate BipolarTransistor,绝缘栅双极晶体管)。另外,在本实施方式中,例示平面型的晶体管,但晶体管也可以是沟槽型。
<变形例1>
图20是示出实施方式2的变形例1的MOSFET201的结构的俯视图,是与图18对应的图。如图20所示,MOSFET201代替MOSFET200的外周开口部74,而在源极电极51与栅极布线电极52之间的区域配置有外周开口部75。
<变形例2>
图21是示出实施方式2的变形例2的MOSFET202的结构的俯视图,是与图18对应的图。如图21所示MOSFET202在使用图20说明的MOSFET201的外周开口部75的内部设置有将外周开口部75的源极电极51侧(内周侧)和栅极布线电极52侧(外周侧)分断的表面保护膜6。
<变形例3>
图22是示出实施方式2的变形例3的MOSFET203的结构的俯视图,是与图18对应的图。如图22所示,MOSFET203以在俯视时从矩形的源极电极51的一边设置的凹部延伸至源极电极51的一半以上的位置,使栅极布线电极52进入此处的方式设置。即,在MOSFET200中,构成为仅栅极焊盘52p进入到设置于源极电极51的一边的凹部,栅极布线52w以包围源极电极51的方式设置,但在MOSFET203中,细长的栅极布线52w进入到凹部,在凹部的开口端侧设置有栅极焊盘52p。
在栅极布线52w以及栅极焊盘52p的下方的活性区域AR内,设置有p型的阱区域,在该阱区域上隔着栅极绝缘膜设置栅极布线电极52。各组件单元UC(图19)各自的栅极电极13经由设置于层间绝缘膜14的开口部与栅极布线52w连接。
另外,在表面保护膜6,在离开源极电极51和栅极焊盘52p的位置以包围源极电极51的方式设置有外周开口部76。
<变形例4>
图23是示出实施方式2的变形例4的MOSFET204的结构的剖面图,是与图17对应的图。如图23所示,MOSFET204代替图17所示的表面保护膜6而具有高电阻膜15。即,以覆盖表面电极50的端缘部的源极电极51以及栅极布线电极52并且至少部分性地覆盖外延基板30的外侧区域RO的方式,设置有高电阻膜15。
另外,高电阻膜15在外侧区域RO在离开表面电极5的位置具有到达场绝缘膜3的外周开口部77。外周开口部77优选以位于终端阱区域20之上的方式设置。此外,高电阻膜15的材料、电阻率以及厚度与实施方式1的高电阻膜15相同。
<变形例5>
图24是示出实施方式2的变形例5的MOSFET205的结构的俯视图,是与图18对应的图。如图24所示,关于MOSFET205,以包围表面电极50的方式设置的外周开口部74A并非连续的开口部而由相互离开的多个部分开口部741以及742构成。即,通过在沿着表面电极50的各边的直线部分设置矩形的部分开口部741,在沿着表面电极50的角部的部分设置具有曲率地弯曲的部分开口部742,成为外周开口部74A未完全包围表面电极50的结构。
换言之,成为在如图17所示的以完全包围表面电极50的方式设置的环状的外周开口部74中环的内周与外周之间在1个部位以上被表面保护膜6埋入的结构。
在此,将图24所示的如部分开口部741之间以及部分开口部741与部分开口部742之间并非开口部而设置有表面保护膜6的部分定义为“连续区域”。此外,优选在俯视时沿着表面电极50的具有曲率的角部的部分不设置连续区域而设置部分开口部742。
<变形例6>
图25是示出实施方式2的变形例6的MOSFET206的结构的俯视图,是与图18对应的图。如图25所示,MOSFET206除了使用图17说明的MOSFET200的外周开口部74(第1外周开口部)以外,在表面保护膜6还具有设置于比场绝缘膜3的外侧端面更靠内侧的外周开口部78(第2外周开口部)。
在图25中,设想在对MOSFET206施加了最大电压的情况下从漂移层1和终端阱区域20的边界延伸的最大耗尽层,外周开口部78优选离开最大耗尽层到达(露出)外延基板30的表面S2的区域而设置到外侧、即图25的右侧。
<动作>
接下来,将使用图17说明的实施方式2的MOSFET200的动作分成2个状态进行说明。
第1状态是对栅极电极13施加阈值以上的正的电压的状态,以下称为“导通状态”。在导通状态下,在沟道区域形成反转沟道。反转沟道成为用于使作为载流子的电子在源极区域11与漂移层1之间流过的路径。在导通状态下,以源极电极51为基准,对背面电极8施加高的电压时,通过单结晶基板31以及漂移层1的电流流过。将此时的源极电极51与背面电极8之间的电压称为导通电压,将流过的电流称为导通电流。导通电流仅在沟道存在的活性区域AR中流过,在活性区域AR外的终端区域中不流过。
第2状态是对栅极电极13施加小于阈值的电压的状态,以下称为“截止状态”。在截止状态下,在沟道区域中未形成反转沟道,所以不流过导通电流。因此,在源极电极51与背面电极8之间施加高电压的情况下,该高电压被维持。此时,栅极电极13与源极电极51之间的电压相对源极电极51与背面电极8之间的电压非常小,所以在栅极电极13与背面电极8之间也施加高电压。
即使在活性区域AR的外侧的终端区域,在栅极布线电极52以及栅极电极13各自与背面电极8之间施加高电压。与在活性区域AR在元件阱区域9形成与源极电极51的电接触同样地,在终端阱区域20的边界区域21也形成有与源极电极51的电接触,所以防止对栅极绝缘膜12以及层间绝缘膜14施加高电场。
活性区域AR的外侧的终端区域与在实施方式1中说明的截止状态类似地动作。即,在对漂移层1和终端阱区域20的pn结界面附近施加高电场,对背面电极8施加超过临界电场的电压时,引起雪崩击穿。通常,以在不引起雪崩击穿的范围使用MOSFET200的方式,决定额定电压。
在截止状态下,耗尽层从漂移层1和元件阱区域9以及终端阱区域20的pn结界面向朝向单结晶基板31的方向(下方向)和漂移层1的外圆周方向(右方向)扩展。
在此,考虑在高湿度下使MOSFET200成为截止状态的情况。表面保护膜6由于具有高的吸水性,所以在高湿度下含有大量的水分。该水分到达场绝缘膜3、层间绝缘膜14、表面电极50的表面。在此,通过施加到MOSFET200的电压,漂移层1的外周侧作为阳极发挥作用,表面电极50作为阴极发挥作用。在成为阴极的表面电极50的附近,如在上述实施方式1中说明,产生氧的还原反应以及氢的生成反应。与其相伴地,在表面电极50的附近,氢氧离子的浓度增加。在对栅极布线电极52施加负的电压时,氢氧离子的浓度进一步增加。通过氢氧离子与表面电极50化学地反应,在表面电极50的外侧端缘部、即图17中的右端,在表面电极50的上表面以及侧面析出绝缘物。
由于该析出,表面保护膜6被抬起,其结果,在表面电极50和表面保护膜6的界面有时发生剥离。另外,表面保护膜6的剥离还有时伸展至层间绝缘膜14以及场绝缘膜3上。换言之,有时在层间绝缘膜14以及场绝缘膜3各自和表面保护膜6的界面也发生剥离。
在以包围活性区域AR的方式形成被施加负的电压的栅极布线电极52的情况下该剥离更显著地发生。在假使由于该剥离在终端阱区域20上形成空洞部时,通过由于水分进入到空洞部而在漏极-栅极之间或者漏极-源极之间流过过剩的泄漏电流或者在空洞部引起气体放电,有可能导致MOSFET200发生元件破坏。
另外,在由于表面保护膜6的剥离在源极电极51与栅极布线电极52之间形成有空洞部时,由于水分进入到空洞部而有时在源极-栅极之间流过过剩的泄漏电流。
但是,在本实施方式2的MOSFET200中,在表面电极50的外侧设置有环状地连续的外周开口部74。由此,能够阻止从表面电极50的端缘部朝向漂移层1的端缘部发生的表面保护膜6的剥离伸展到比外周开口部74更靠外侧。
同样的效果在图20所示的MOSFET201中也能够获得。即使在源极电极51与栅极布线电极52之间设置有外周开口部75的情况下,也能够阻止表面保护膜6的剥离伸展到比外周开口部74更靠外侧。
另外,在设置有外周开口部75的情况下,防止从源极电极51和栅极布线电极52中的某一方发生的表面保护膜6的剥离超过外周开口部75而伸展。
另外,在如图21所示的MOSFET202,在外周开口部75的内部以将外周开口部75的源极电极51侧和栅极布线电极52侧分断的方式留下表面保护膜6的情况下,防止从源极电极51和栅极布线电极52这两方发生的表面保护膜6的剥离在外周开口部75内连接。
一般而言,在半导体内部特别是pn结的附近,电场易于集中,在本实施方式2的MOSFET202中,电场易于集中到由漂移层1和终端阱区域20形成的pn结的附近。因此,在表面S2上,电场易于集中到终端阱区域20的外侧端缘部(图17中的右端)的附近。因此,易于在终端阱区域20的外侧端缘部周边的场绝缘膜3上产生高电场区域。在表面保护膜6的剥离伸展到该高电场区域时,易于引起气体放电。在外周开口部74位于比终端阱区域20的外侧端面更靠内侧(左侧)的情况下,防止表面保护膜6的剥离伸展到上述高电场区域。因此,能够避免上述剥离所引起的气体放电。其在图22所示的MOSFET203的外周开口部76中也相同。
另外,外周开口部74以及76优选位于比终端阱区域20的高浓度区域21b的外侧端面更靠内侧(左侧)。由此,在截止状态下从漂移层1和终端阱区域20的pn结向终端阱区域20的内部扩展的耗尽层难以到达至外周开口部74、76的外侧端缘部。
另外,如在实施方式1中说明,在表面S2上,电场易于集中到最大耗尽层在外延基板30的表面露出的区域。在表面保护膜6的剥离伸展到该高电场区域时,易于引起气体放电。通过将外周开口部74以及76以位于终端阱区域20之上的方式设置并且离开最大耗尽层在外延基板30的表面露出的区域地设置,防止表面保护膜6的剥离伸展到上述高电场区域。因此,能够避免表面保护膜6的剥离所引起的气体放电。
同样的效果在实施方式2的变形例4~6中也能够获得。即,在参照图23说明时,在如MOSFET204代替表面保护膜6而设置有高电阻膜15的情况下,在比最大耗尽层在外延基板30的表面露出的区域更靠内侧由于在高电阻膜15中流过的电流而产生电位梯度,易于在表面电极50的端缘部产生高电场。此时,在源极电极51以及栅极布线电极52的外侧端缘部易于析出绝缘物。通过高电阻膜15处于场绝缘膜3的上部并设置外周开口部77,抑制从漂移层1和高电阻膜15连接的场绝缘膜3的外周部流到高电阻膜15的电流,还能够抑制表面电极50端部的电场集中。进而,在即使如此仍析出绝缘物的情况下,也能够用外周开口部77阻止高电阻膜15的剥离伸展。
另外,在高电阻膜15之上设置有表面保护膜6的情况下,由于在表面电极50的上表面以及侧面析出的绝缘物,存在在高电阻膜15以及表面保护膜6这两方发生剥离的可能性。因此,通过设置贯通高电阻膜15的外周开口部77以及贯通表面保护膜6的外周开口部74(图17)的至少一方,能够抑制高电阻膜15以及表面保护膜6的剥离伸展。此外,当然也可以代替外周开口部74,而设置变形例1的外周开口部75或者变形例3的外周开口部75。
另外,在参照图24说明时,在如MOSFET205以包围表面电极50的方式设置的外周开口部74A并非连续的开口部而由相互离开的多个部分开口部741以及742构成的情况下,能够抑制表面保护膜6的剥离伸展,并且能够抑制由于在半导体装置的制造工序中的热处理工序等中产生的应力,表面保护膜6在内侧端缘部或者外侧端缘部中的某一方剥离。即,通过使外周开口部74A不成为连续的开口部而由多个部分开口部741以及742构成,由于连续区域的存在确保表面保护膜6的强度,能够抑制由于应力引起的剥离。
此外,一般而言,易于在俯视时表面电极50的具有曲率的角部的附近引起电场集中,在表面电极50的上表面以及侧面更易于析出绝缘物。因此,通过在俯视时沿着表面电极50的角部的部分不设置连续区域而设置部分开口部742,能够抑制析出的绝缘物所引起的表面保护膜6的剥离的伸展。
此外,当然也可以使变形例1以及3的外周开口部75以及76并非由连续的开口部构成而由相互离开的多个部分开口部构成。
另外,在比场绝缘膜3的外侧端缘部更靠外侧,外延层32和水分反应,存在SiO2析出而表面保护膜6剥离的可能性。
因此,如使用图25说明的MOSFET205,通过在场绝缘膜3的外侧端缘部的附近设置贯通表面保护膜6的外周开口部78,即使在场绝缘膜3的外侧端缘部的附近析出SiO2的情况下,也能够阻止从场绝缘膜3的外侧端缘部的附近发生的表面保护膜6的剥离伸展到比外周开口部78更靠内侧。
另外,在外周开口部78位于比最大耗尽层在外延基板30的表面露出的区域更靠外侧(图25中的右侧)的情况下,防止表面保护膜6的剥离伸展至上述区域。因此,能够避免表面保护膜6的剥离所引起的泄漏电流的增加以及气体放电。
<制造方法>
接下来,使用作为依次示出制造工序的剖面图的图26~图33,说明实施方式2的MOSFET200的制造方法。
首先,与实施方式1同样地,在图9所示的工序中,准备比较高浓度(n+)地包含n型杂质的低电阻的单结晶基板31。单结晶基板31是具有4H的多型的SiC基板,具有4度或者8度的倾斜角。
接下来,在单结晶基板31上,进行SiC的外延生长,形成n型且杂质浓度为1×1014/cm3以上且1×1017/cm3以下的外延层32,从而得到外延基板30。
接下来,在图26所示的工序中,通过反复组合利用光刻工序形成抗蚀剂掩模和将该抗蚀剂掩模用作注入掩模的离子注入工序而在外延层32的上层部形成杂质区域的工序,在外延层32的上层部形成终端阱区域20、元件阱区域9、接触区域19以及源极区域11。
在离子注入中,作为n型杂质,使用N(氮)等,作为p型杂质,使用Al或者B等。元件阱区域9和终端阱区域20的低浓度区域21a可一并地形成。另外,接触区域19和终端阱区域20的高浓度区域21b可一并地形成。
元件阱区域9和终端阱区域20的低浓度区域21a的杂质浓度设为1.0×1018/cm3以上且1.0×1020/cm3以下。源极区域11的杂质浓度设为1.0×1019/cm3以上且1.0×1021/cm3以下,高于元件阱区域9的杂质浓度。接触区域19以及终端阱区域20的延长区域22的剂量优选设为0.5×1013/cm2以上且5×1013/cm2以下、例如设为1.0×1013/cm2
在Al的情况下,离子注入的注入能量例如设为100keV以上且700keV以下。在该情况下,从上述剂量[cm-2]换算的延长区域22的杂质浓度设为1×1017/cm以上且1×1019/cm3以下。另外,在N的情况下,离子注入的注入能量例如设为20keV以上且300keV以下。
之后,进行1500℃以上的退火。由此,通过离子注入添加的杂质被活性化。
接下来,在图27所示的工序中,例如通过CVD法,在外延基板30的表面S2上形成厚度0.5μm以上且2μm以下的SiO2膜OX2。
接下来,在图28所示的工序中,通过利用光刻工序和蚀刻工序对SiO2膜OX2进行构图,在外延基板30的表面S2上形成场绝缘膜3。此时,以场绝缘膜3在外延层32上从内侧区域RI和外侧区域RO的边界向内侧区域RI也延伸,向外侧区域RO也延伸,并且超过外侧区域RO中的终端阱区域20的端部而延伸的方式构图。
接下来,通过对未被场绝缘膜3覆盖的外延层32的表面进行热氧化,形成成为栅极绝缘膜12的SiO2膜OX3。
接下来,在图29所示的工序中,在栅极绝缘膜12上通过减压CVD法形成具有导电性的多晶硅膜PS。
接下来,在图30所示的工序中,通过利用光刻工序和蚀刻工序对多晶硅膜PS进行构图,形成栅极电极13。接下来,通过CVD法,形成成为层间绝缘膜14的SiO2膜OX4。
接下来,在图31所示的工序中,通过光刻工序和蚀刻工序,形成贯通SiO2膜OX4以及OX3而分别到达接触区域19以及源极区域11的接触孔CH1以及CH2。同时,在活性区域AR的外侧,形成贯通层间绝缘膜14而到达栅极电极13的接触孔CH3。另外,从场绝缘膜3上以及外延层32的端缘部去除SiO2膜OX4以及OX3。
接下来,在图32所示的工序中,在外延基板30的表面S2上,通过溅射法或者蒸镀法等,形成表面电极50的材料层ML1,通过同样的方法,在外延基板30的背面S1上形成背面电极8的材料层ML2。
在材料层ML1的形成中,例如使用包含Ti、Ni、Al、Cu、Au中的任意一个或者多个的金属或者如Al-Si的Al合金等。在材料层ML2的形成中,例如使用包含Ti、Ni、Al、Cu、Au中的任意一个或者多个的金属等。此外,材料层ML1以及材料层ML2与外延基板30相接的部分也可以预先通过热处理形成硅化物膜。
接下来,在图33所示的工序中,通过光刻工序和蚀刻工序,对材料层ML1进行构图而形成表面电极50,从场绝缘膜3上以及外延层32的端缘部去除材料层ML1。此外,材料层ML2成为背面电极8。材料层ML2的形成也可以在所有工序的最后进行。
最后,通过以覆盖表面电极50的端缘部和外延基板30的外侧区域RO的至少一部分的方式形成表面保护膜6,得到图17所示的MOSFET200。
表面保护膜6例如通过感光性聚酰亚胺的涂敷以及曝光,形成为期望的形状。此时,以在形成外周开口部74的区域不形成表面保护膜6的方式构图。另外,关于MOSFET201~203、205以及206的外周开口部75、76、74A以及78,也能够通过构图形成。
在此,在制造使用图23说明的MOSFET204的情况下,接着使用图33说明的工序,例如通过等离子体CVD(Chemical vapor deposition,化学气相沉积)法,在设置有表面电极50的外延基板30的表面S2上形成SiN膜。在该工序中,通过调整Si和N的比率,能够调整SiN膜的电阻率。接下来,通过利用光刻工序和蚀刻工序对SiN膜进行构图,形成图23所示的高电阻膜15。此时,以在离开表面电极50的终端阱区域20上的预定的位置形成外周开口部77的方式构图。高电阻膜15的厚度优选为100nm以上、例如设为1μm。
<总结>
通过以上说明的实施方式2及其变形例的结构,防止表面保护膜6的剥离超过外周开口部74、75、76、74A以及77而伸展,所以能够在比外周开口部74、76、74A以及77更靠外侧并且比外周开口部78更靠内侧,通过表面保护膜6维持外侧区域RO的绝缘保护,提高MOSFET的绝缘可靠性。另外,在设置有外周开口部75的情况下,维持源极电极51与栅极布线电极52之间的绝缘保护,能够提高MOSFET的绝缘可靠性。
<实施方式3>
本实施方式是将上述实施方式1以及2所涉及的半导体装置应用于电力变换装置的例子。以下,作为实施方式3,说明在三相的逆变器中应用实施方式1以及2所涉及的半导体装置的情况。
图34是概略地示出应用本实施方式所涉及的电力变换装置2000的电力变换系统的结构的框图。
图34所示的电力变换系统具有电源1000、电力变换装置2000以及负载3000。电源1000是直流电源,对电力变换装置2000供给直流电力。电源1000能够由各种电源构成,例如能够由直流系统、太阳能电池、蓄电池构成,并且也可以由与交流系统连接的整流电路或者AC/DC转换器构成。另外,也可以由将从直流系统输出的直流电力变换为预定的电力的DC/DC转换器构成电源1000。
电力变换装置2000是连接于电源1000与负载3000之间的三相的逆变器,将从电源1000供给的直流电力变换为交流电力,对负载3000供给交流电力。电力变换装置2000如图34所示,具有:主变换电路2001,将直流电力变换为交流电力而输出;驱动电路2002,输出驱动主变换电路2001的各开关元件的驱动信号;以及控制电路2003,将控制驱动电路2002的控制信号输出给驱动电路2002。
负载3000是通过从电力变换装置2000供给的交流电力驱动的三相的电动机。此外,负载3000不限于特定的用途,是搭载于各种电气设备的电动机、例如被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调设备的电动机。
以下,详细说明电力变换装置2000。主变换电路2001具有开关元件以及续流二极管(未图示),通过开关元件开关,将从电源1000供给的直流电力变换为交流电力,供给到负载3000。在主变换电路2001的具体的电路结构中有各种例子,但本实施方式所涉及的主变换电路2001是2电平的三相全桥电路,能够由6个开关元件和与各个开关元件反并联地连接的6个续流二极管构成。在主变换电路2001的各开关元件和各续流二极管的至少任意一个中应用上述实施方式1以及2中的任意实施方式所涉及的半导体装置。关于6个开关元件,针对每2个开关元件串联连接而构成上下支路,各上下支路构成全桥电路的各相(U相、V相、W相)。而且,各上下支路的输出端子、即主变换电路2001的3个输出端子与负载3000连接。
驱动电路2002生成驱动主变换电路2001的开关元件的驱动信号,将其供给到主变换电路2001的开关元件的控制电极。具体而言,依照来自后述控制电路2003的控制信号,将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出给各开关元件的控制电极。在将开关元件维持为导通状态的情况下,驱动信号是比开关元件的阈值电压大的电压信号(导通信号),在将开关元件维持为截止状态的情况下,驱动信号是比开关元件的阈值电压小的电压信号(截止信号)。
控制电路2003以对负载3000供给期望的电力的方式,控制主变换电路2001的开关元件。具体而言,根据应供给到负载3000的电力,计算主变换电路2001的各开关元件应成为导通状态的时间(导通时间)。例如,能够通过根据应输出的电压调制开关元件的导通时间的脉冲宽度调制(PWM:Pulse Width Modulation)控制,控制主变换电路2001。而且,以在各时间点向应成为导通状态的开关元件输出导通信号,向应成为截止状态的开关元件输出截止信号的方式,向驱动电路2002输出控制指令(控制信号)。驱动电路2002依照该控制信号,向各开关元件的控制电极输出导通信号或者截止信号作为驱动信号。
在本实施方式所涉及的电力变换装置中,作为主变换电路2001的续流二极管,能够应用实施方式1所涉及的半导体装置。在这样将实施方式1以及实施方式2所涉及的半导体装置应用于电力变换装置2000的情况下,通常被埋入到凝胶或者树脂等而使用,但这些材料也并非完全能够切断水分,通过实施方式1以及实施方式2所示的结构维持半导体装置的绝缘保护。由此,能够提高可靠性。
在本实施方式中,说明在2电平的三相逆变器中应用本发明的例子,但本发明的应用不限于此,能够应用于各种电力变换装置。在本实施方式中,设为2电平的电力变换装置,但电力变换装置也可以是如3电平的多电平的电力变换装置。另外,在对单相负载供给电力的情况下,也可以在单相的逆变器中应用本发明。另外,在对直流负载等供给电力的情况下,还能够在DC/DC转换器或者AC/DC转换器中应用本发明。
另外,应用本发明的电力变换装置不限定于用于负载是电动机的情况,例如,既能够使用于用于放电加工机、激光加工机、感应加热烹调器或者非接触器供电系统的电源装置,进而还能够用作太阳能发电系统以及蓄电系统等的功率调节器。
在上述各实施方式中,有时还记载各构成要素的物性、材料、尺寸、形状、相对的配置关系或者实施的条件等,但它们在所有方案中为例示,本发明不限于记载的内容。因此,在本发明的范围内设想未例示的无数的变形例。
例如,包括将任意的构成要素变形、追加或者省略的情况以及抽出至少1个实施方式中的至少1个构成要素并将其与其他实施方式的构成要素组合的情况。
另外,只要不产生矛盾,在上述各实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。进而,构成发明的构成要素是概念性单位,也可以1个构成要素包括多个构造物,并且还可以1个构成要素与某个构造物的一部分对应。另外,在本发明的各构成要素中,只要发挥同一功能,就包括具有其他构造或者形状的构造物。
此外,本发明能够在该发明的范围内自由地组合各实施方式或者将各实施方式适当地变形、省略。虽然详细说明了本发明,但上述说明在所有方面为例示,本发明不限于此。应被理解为未例示的无数的变形例不脱离本发明的范围而能够被设想。另外,本说明书中的说明是为了本发明的所有目的而参照的,只要没有特别的记载,则不自认是现有技术。

Claims (12)

1.一种半导体装置,在半导体基板的厚度方向上流过主电流,其中,
所述半导体基板具有:
第1导电类型的半导体层;以及
第2导电类型的阱区域,设置于所述半导体层的上层部,导电类型与所述第1导电类型不同,
所述半导体装置具备:
表面电极,设置于与第1主面相反的一侧的第2主面上;
背面电极,设置于所述第1主面上;以及
上表面膜,覆盖所述表面电极的端缘部及所述半导体基板的比所述表面电极的端面更靠外侧的外侧区域的至少一部分,
所述阱区域具有向所述外侧区域延伸的部分和向比所述表面电极的所述端面更靠内侧的内侧区域延伸的部分,
所述表面电极覆盖所述内侧区域的至少一部分并且与所述阱区域电连接,
所述上表面膜具有至少1个外周开口部,该至少1个外周开口部离开所述外侧区域的所述表面电极,沿着所述表面电极的外周设置,
所述至少1个外周开口部设置于比所述阱区域的外侧端面更靠内侧。
2.根据权利要求1所述的半导体装置,其中,
还具备设置于所述半导体基板的所述第2主面上的绝缘膜,
所述绝缘膜设置于所述外侧区域以及所述内侧区域,所述表面电极的所述端缘部的一部分载置于所述绝缘膜上,
所述至少1个外周开口部以到达所述绝缘膜的方式设置。
3.根据权利要求2所述的半导体装置,其中,
所述至少1个外周开口部具有:
第1外周开口部,设置于比较接近所述表面电极的位置;以及
第2外周开口部,设置于比较接近所述绝缘膜的外侧端缘部的位置。
4.根据权利要求1所述的半导体装置,其中,
所述阱区域具有:
第1区域,设置于所述半导体层的上层部;以及
第2区域,设置于所述第1区域的上层部,具有比所述第1区域的杂质浓度高的杂质浓度,
所述至少1个外周开口部设置于比所述第2区域的外侧端面更靠内侧。
5.根据权利要求1所述的半导体装置,其中,
在将在对所述半导体装置施加了最大电压时从所述半导体层和所述阱区域的边界延伸的耗尽层定义为最大耗尽层的情况下,
所述至少1个外周开口部离开所述最大耗尽层到达所述第2主面的区域而设置。
6.根据权利要求1所述的半导体装置,其中,
所述至少1个外周开口部构成为在俯视时连续的开口部。
7.根据权利要求1所述的半导体装置,其中,
所述至少1个外周开口部构成为在俯视时相互离开的多个部分开口部,所述多个部分开口部之间成为所述上表面膜存在的连续区域。
8.根据权利要求7所述的半导体装置,其中,
所述连续区域设置于沿着所述表面电极的在俯视时具有曲率的角部的部分以外的部分。
9.根据权利要求1所述的半导体装置,其中,
所述半导体层包括碳化硅层。
10.一种半导体装置,在半导体基板的厚度方向上流过主电流,其中,
所述半导体基板具有:
第1导电类型的半导体层;以及
第2导电类型的阱区域,设置于所述半导体层的上层部,导电类型与所述第1导电类型不同,
所述半导体装置具备:
表面电极,设置于与第1主面相反的一侧的第2主面上;
背面电极,设置于所述第1主面上;以及
上表面膜,覆盖所述表面电极的端缘部及所述半导体基板的比所述表面电极的端面更靠外侧的外侧区域的至少一部分,
所述阱区域具有向所述外侧区域延伸的部分和向比所述表面电极的所述端面更靠内侧的内侧区域延伸的部分,
所述表面电极覆盖所述内侧区域的至少一部分并且与所述阱区域电连接,
所述上表面膜在所述内侧区域的未设置所述表面电极的部分具有沿着所述表面电极设置的外周开口部。
11.根据权利要求10所述的半导体装置,其中,
所述外周开口部在其内部具有以将所述外周开口部的内周侧和外周侧分断的方式设置的所述上表面膜。
12.一种电力变换装置,具备:
主变换电路,具有权利要求1至11中的任意一项所述的半导体装置,该主变换电路将输入的电力变换而输出;
驱动电路,将驱动所述半导体装置的驱动信号输出给所述半导体装置;以及
控制电路,将控制所述驱动电路的控制信号输出给所述驱动电路。
CN201980090055.7A 2019-01-29 2019-01-29 半导体装置以及电力变换装置 Active CN113330579B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/002855 WO2020157815A1 (ja) 2019-01-29 2019-01-29 半導体装置および電力変換装置

Publications (2)

Publication Number Publication Date
CN113330579A CN113330579A (zh) 2021-08-31
CN113330579B true CN113330579B (zh) 2024-02-02

Family

ID=71842402

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980090055.7A Active CN113330579B (zh) 2019-01-29 2019-01-29 半导体装置以及电力变换装置

Country Status (5)

Country Link
US (1) US11804555B2 (zh)
JP (1) JP7105926B2 (zh)
CN (1) CN113330579B (zh)
DE (1) DE112019006756T5 (zh)
WO (1) WO2020157815A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020208761A1 (ja) * 2019-04-11 2020-10-15 三菱電機株式会社 半導体装置および電力変換装置
DE102020122323A1 (de) 2020-08-26 2022-03-03 Infineon Technologies Ag Chip mit chip-pad und zugehörigem lotflussmittel-ausgasungsgraben
CN115863397B (zh) * 2023-01-19 2023-04-21 北京智芯微电子科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276816A (zh) * 2007-02-26 2008-10-01 精工电子有限公司 半导体装置及其制造方法
JP2009224642A (ja) * 2008-03-18 2009-10-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2013152982A (ja) * 2012-01-24 2013-08-08 Mitsubishi Electric Corp 半導体装置及びこれを備えた半導体モジュール
CN103943680A (zh) * 2013-01-17 2014-07-23 富士电机株式会社 半导体装置
CN105023941A (zh) * 2014-04-30 2015-11-04 三菱电机株式会社 碳化硅半导体装置
WO2018207449A1 (ja) * 2017-05-12 2018-11-15 三菱電機株式会社 半導体装置および電力変換装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4840849B2 (ja) 2005-09-30 2011-12-21 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP4535151B2 (ja) * 2008-03-19 2010-09-01 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5439901B2 (ja) * 2009-03-31 2014-03-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5928101B2 (ja) 2012-03-30 2016-06-01 富士電機株式会社 SiC半導体デバイスの製造方法
JP2013239607A (ja) * 2012-05-16 2013-11-28 Mitsubishi Electric Corp 半導体装置
US9496366B2 (en) 2013-10-08 2016-11-15 Shindengen Electric Manufacturing Co., Ltd. Method for manufacturing silicon carbide (SiC) semiconductor device by introducing nitrogen concentration of 5X1019 cm-3 or more at a boundary surface between thermal oxide film and the SiC substrate and then removing the thermal oxide film
JP6363540B2 (ja) 2015-03-16 2018-07-25 株式会社東芝 半導体装置
JP6538960B2 (ja) * 2016-02-23 2019-07-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6200107B1 (ja) 2016-03-04 2017-09-20 新電元工業株式会社 ワイドギャップ型半導体装置
JP6524002B2 (ja) 2016-03-16 2019-06-05 株式会社東芝 半導体装置
WO2018163593A1 (ja) 2017-03-06 2018-09-13 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、炭化珪素半導体装置の製造方法、および電力変換装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101276816A (zh) * 2007-02-26 2008-10-01 精工电子有限公司 半导体装置及其制造方法
JP2009224642A (ja) * 2008-03-18 2009-10-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2013152982A (ja) * 2012-01-24 2013-08-08 Mitsubishi Electric Corp 半導体装置及びこれを備えた半導体モジュール
CN103943680A (zh) * 2013-01-17 2014-07-23 富士电机株式会社 半导体装置
CN105023941A (zh) * 2014-04-30 2015-11-04 三菱电机株式会社 碳化硅半导体装置
WO2018207449A1 (ja) * 2017-05-12 2018-11-15 三菱電機株式会社 半導体装置および電力変換装置

Also Published As

Publication number Publication date
JP7105926B2 (ja) 2022-07-25
JPWO2020157815A1 (ja) 2021-09-30
US11804555B2 (en) 2023-10-31
DE112019006756T5 (de) 2021-10-14
WO2020157815A1 (ja) 2020-08-06
CN113330579A (zh) 2021-08-31
US20210399144A1 (en) 2021-12-23

Similar Documents

Publication Publication Date Title
CN110352497B (zh) 碳化硅半导体装置以及电力变换装置
CN113646895B (zh) 半导体装置以及电力变换装置
CN112534584B (zh) 半导体装置以及电力变换装置
CN113330579B (zh) 半导体装置以及电力变换装置
CN110582853B (zh) 半导体装置和电力变换装置
JPWO2018163286A1 (ja) 半導体装置および電力変換装置
CN111480239A (zh) 碳化硅半导体装置以及电力变换装置
JP7370476B2 (ja) 炭化珪素半導体装置の製造方法、炭化珪素半導体装置および電力変換装置
US20240274655A1 (en) Semiconductor device, electric power conversion device, and method for manufacturing semiconductor device
US20230253345A1 (en) Semiconductor device, power conversion apparatus, and method for manufacturing semiconductor device
WO2023007650A1 (ja) 半導体装置、電力変換装置および半導体装置の製造方法
JP7459292B2 (ja) 半導体装置および電力変換装置
US20230139229A1 (en) Semiconductor device and power converter
JP7332812B2 (ja) 炭化珪素半導体装置および電力変換装置
WO2022249397A1 (ja) 半導体装置及び電力変換装置
CN115699329A (zh) 半导体装置以及电力变换装置
CN117461143A (zh) 碳化硅半导体装置以及使用碳化硅半导体装置的电力变换装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant