CN103943680A - 半导体装置 - Google Patents

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Abstract

本发明的目的在于提供一种可靠性高的半导体装置。本发明的半导体装置包括元件活性部（X）和元件周边部（Y），在元件活性部（X）和元件周边部（Y）的上表面形成有层间绝缘膜，在元件活性部（X）侧的层间绝缘膜的上表面形成有与p型基极区域和n型源极区域连接的源电极和用于包围源电极的环状栅极金属布线，并且栅极金属布线和栅电极连接。在半导体基板的第1主表面侧的上表面形成具有开口部的有机保护膜，开口部包括部分露出栅极金属布线的栅电极极板部分和部分露出源电极的源电极极板部分。在栅极金属布线和有机保护膜之间形成无机保护膜以覆盖栅极金属布线。

Description

半导体装置
技术领域
本发明涉及具有元件活性部和元件周边部的半导体装置的保护膜。
背景技术
如图14所示的现有技术，在半导体基板100的上表面形成的由金属材料制成的栅极金属布线31，沟道停止电极32，源电极33，场板电极12上形成有作为无机保护膜10的诸如氧化硅膜或氮化硅膜的无机绝缘膜。并且，在无机绝缘膜的上表面形成有作为有机保护膜的诸如聚苯并恶唑膜或聚酰亚胺膜的有机绝缘膜。
为了在追求半导体装置稳定特性的同时提高耐压，形成第1绝缘层以跨过发射极电极和栅电极，在第1绝缘层的上表面和侧面上形成有第二绝缘层。栅电极被第一绝缘层部分覆盖（例如，参照专利文献1）。
而且，为了减小外部电荷的影响，使用氮化硅膜或聚酰亚胺膜等保护膜覆盖半导体元件的终端区域的保护环电极和源电极（例如，参照专利文献2）。
进一步地，为了减小外部电荷的影响并提高元件周边部的耐压，使用分离氧化膜或层间绝缘膜覆盖半导体元件的终端区域的场板电极（例如，参照专利文献3）。
在导电层上通过将由无机材料和有机材料制成的介电层层叠多层作为钝化层，缩短了用于钝化层开口的干法蚀刻工艺的时间，并且缓和了氮化硅层上施加的机械应力（例如，参照专利文献4）。
而且，在氮化硅膜上形成聚酰亚胺膜作为钝化膜，为了防止钝化膜开口部暴露的金属布线部的腐蚀，并提高聚酰亚胺和塑模树脂的粘结性，对聚酰亚胺膜表面进行灰化（例如，参照专利文献5）。
现有技术文献
专利文献
专利文献1：日本特开2010-161240号公报
专利文献2：日本特开2008-227236号公报
专利文献3：日本特开2011-204710号公报
专利文献4：日本特开2001-230505号公报
专利文献5：日本特开平8-293492号公报
图14中示出的现有技术的保护膜具有两层结构，即在半导体基板100的表面上形成无机保护膜，并在无机保护膜上还形成有机保护膜，且在半导体装置的元件周边部Y的表面形成保护膜，以保护其免受杂质、或塑模树脂中的填充物导致的填充物冲击的损害，并且防止塑模树脂中的离子和来自外部的水分侵入。该保护膜具有保持元件周边部Y的电场分布，并且防止耐压劣化的作用。
然而，在组装工艺中由于施加在半导体装置上的应力会导致在元件周边部Y的无机保护膜上发生裂纹的情况。
在元件周边部Y的无机保护膜上发生裂纹的情况下，在诸如THB（温度、湿度、偏压测试）的高温、高湿氛围的可靠性试验中，电场局部地集中在裂纹发生位置处，引起漏极电极和源电极之间局部耐压降低，导致发生不良漏电。
而且，当没有形成导致裂纹发生的无机保护膜，仅形成有机保护膜时，虽然能够防止发生裂纹，但是在诸如THB试验的高温、高湿氛围的可靠性试验中，因为水分或塑模树脂中的离子侵入到保护膜和金属布线的界面以及保护膜和金属电极的界面中，所以在栅电极和源电极之间发生不良漏电。而且，在源电极上施加接地电压并在漏极电极上施加负的电压的情况下，在栅电极和漏极电极之间发生不良漏电。
发明内容
本发明目的在于提供一种可靠性高的半导体装置。
在元件活性部X的半导体基板100的第1导电类型的漂移区域15上，形成p型基极区域14、n型源极区域16，在元件活性部X侧的半导体基板100的上表面上隔着栅极绝缘膜4形成栅电极5。
在元件活性部X的半导体基板100的第1导电类型的漂移区域15上，形成至少两个保护环11，在半导体基板100的最外周形成p型表面区域13。而且，在元件周边部Y侧的半导体基板100的上表面上形成绝缘膜7。
进一步地，在元件活性部X和元件周边部Y的上表面上形成层间绝缘膜6，并且在元件活性部X侧的层间绝缘膜6的上表面上形成与p型基极区域14和n型源极区域16连接的源电极33、包围源电极33的环状栅极金属布线31，栅极金属布线31与栅电极5连接。
在元件周边部Y侧的层间绝缘膜6的上表面上形成至少一个环状场板电极12和环状沟道停止电极32，并且场板电极12与保护环11连接。而且，沟道停止电极32连接于p型表面区域13。
在半导体基板100的第1主表面侧的上表面上形成具有开口部的有机保护膜2，其中，开口部包括部分暴露栅极金属布线31的栅电极极板41部分和部分暴露源电极33的源电极极板42部分。
在栅极金属布线31和有机保护膜2之间形成无机保护膜1以覆盖栅极金属布线31。
根据本发明，能够提供可靠性高的半导体装置。
附图说明
图1是示出本发明实施方式1的平面图。
图2是本发明实施方式1的图1的沿着A-A’截取的剖面图。
图3是本发明实施方式1的图1的沿着B-B’截取的剖面图。
图4是本发明实施方式1的图1的沿着C-C’截取的剖面图。
图5是本发明实施方式2的图1的沿着A-A’截取的剖面图。
图6是本发明实施方式2的图5的D部放大图。
图7是本发明实施方式3的图1的沿着A-A’截取的剖面图。
图8是本发明实施方式4的图1的沿着A-A’截取的剖面图。
图9是本发明实施方式5的图1的沿着A-A’截取的剖面图。
图10是本发明实施方式6的图1的沿着A-A’截取的剖面图。
图11是本发明实施方式7的图1的沿着A-A’截取的剖面图。
图12是本发明实施方式8的图1的沿着A-A’截取的剖面图。
图13是本发明实施方式9的图1的沿着A-A’截取的剖面图。
图14是现有技术的图1的A-A’剖面图。
符号说明：
1、1a、1b、1c、1d、1e、1g、1h、1i、1j、1k、1m：无机保护膜
2：有机保护膜                                   4：栅极绝缘膜
5：栅电极                                       6：层间绝缘膜
7：绝缘膜                                       8：第1无机保护膜
9：第2无机保护膜                                10：无机保护膜
11：保护环                                      12：场板电极
13：p型表面区域                                 14：p型基极区域
15：漂移区域                                    16：n型源极区域
21：漏极区域                                    22：漏极电极
31：栅极金属布线                                32：沟道停止电极
33：源电极                                      41：栅电极极板
42：源电极极板                                  51：沟槽
52：栅电极                                      61：集电极区域
62：集电极电极                                  63：缓冲区域
64：发射极电极                                  65：发射极电极极板
66：发射极区域                                  100：半导体基板
101：半导体装置                                 X：元件活性部
Y：元件周边部
具体实施方式
以下，根据发明的实施方式进行说明。
在以下的实施方式中，虽然作为半导体装置主要以MOSFET（金属氧化物半导体场效应晶体管）进行了说明，但是本发明不限于MOSFET，例如，也可以是IGBT（绝缘栅型双极晶体管）。
而且，以下的实施方式也可以组合实施，本发明不限定于下面的实施方式。
实施方式1
图1、图2、图3和图4是本发明的第1实施方式的结构图。图1是本发明的实施方式1的平面图，示出了没有形成有机保护膜2的情况。图2是在形成有机保护膜2的情况下图1的沿着A-A’截取的剖面图，图3是在形成有机保护膜2的情况下图1的沿着B-B’截取的剖面图，图4是在形成有机保护膜2的情况下图1的沿着C-C’截取的剖面图。
如图1所示，半导体装置101具有：源电极极板42，形成在源电极33的一部分上；栅电极极板41，由形成为包围源电极33的环状栅极金属布线31的一部分突出而形成。源电极极板42和栅电极极板41暴露源电极33和栅极金属布线31的表面。在栅极金属布线31的外周的元件周边部Y上环状地形成有场板电极12和沟道停止电极32。
如图2所示，在元件活性部X的半导体基板100的第1主表面的第1导电类型的漂移区域15上形成有p型基极区域14，在p型基极区域14内，形成有n型源极区域16。在漂移区域15和n型源极区域16之间的p型基极区域14的表面上隔着栅极绝缘膜4形成有栅电极5。
在元件周边部Y的半导体基板100的第1主表面的第1导电类型的漂移区域15上，至少形成两个保护环11。在半导体基板100的最外周形成有p型表面区域13。而且，在元件周边部Y侧的半导体基板100的第1主表面侧的上表面形成有绝缘膜7。
进一步地，在半导体基板100的第1主表面侧的上表面上形成有层间绝缘膜6，在元件活性部X侧的层间绝缘膜6的上表面上形成有栅极金属布线31和源电极33，栅极金属布线31和栅电极5连接（如图4所示），源电极33与p型基极区域14和n型源极区域16连接（如图2所示）。
在元件周边部Y侧的层间绝缘膜6的上表面上形成至少1个场板电极12和沟道停止电极32。场板电极12和保护环11连接。而且，沟道停止电极32连接到p型表面区域13。
在此，沟道停止电极32和p型表面区域13的连接位置不限于图1中所示的沿着C-C’截取的剖面的位置，可以设置在元件周边部Y的任何一个位置。
而且，p型表面区域13也可以是n型的，沟道停止电极32也可以电连接到漂移区域15。
形成无机保护膜1以覆盖栅极金属布线31，如图2、图3所示，在除了栅极金属布线31和源电极33的一部分以外的半导体基板100的第1主表面侧的上表面上形成有机保护膜2。没有形成有机保护膜2而暴露表面的栅极金属布线31和源电极33构成栅电极极板41和源电极极板42。
在半导体基板100的第2主表面侧形成漏极区域21，在漏极区域21的上表面上形成漏极电极22。
栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12是金属材料，优选为导电性良好的Al-Si、Al-Si-Cu等包含铝的合金。
无机保护膜1是对金属材料有良好的粘结性的氧化硅膜或氮化硅膜，无机保护膜1的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，无机保护膜1的厚度优选为0.5微米至1.0微米。
在半导体基板100的第1主表面侧的上表面上形成有机保护膜2以保护半导体装置101免受杂质或由于塑模树脂中的填充物引起的填充物冲击。有机保护膜2优选为聚苯并恶唑膜或者聚酰亚胺膜。
绝缘膜7是通过热氧化形成的氧化硅膜。层间绝缘膜6是由根据CVD（化学气相沉积）方法形成的BPSG（硼磷硅玻璃）膜形成，但是不限于此，也可以是氧化硅膜或氮化硅膜或者是它们的层积膜。
栅极金属布线31、栅电极极板41、源电极33、源电极极板42、场板电极12以及沟道停止电极32通过以下步骤形成：通过溅射在半导体基板100的第1主表面的整个表面上形成金属材料膜，在使用抗蚀剂进行图案化之后，进行干法蚀刻或者湿法蚀刻，然后去除栅极金属布线31、栅电极极板41、源电极33、源电极极板42、场板电极12以及沟道停止电极32以外的金属材料膜，然后去除抗蚀剂。
无机保护膜1通过以下步骤形成：通过CVD方法在半导体基板100的第1主表面的整个表面上形成无机保护膜，在使用抗蚀剂进行图案化之后，进行干法蚀刻，然后去除栅极金属布线31的侧面和上表面以外的无机保护膜。抗蚀剂去除后，通过CVD方法在半导体基板100的第1主表面侧的整个上表面上形成有机保护膜2。
通过在栅极金属布线31的侧面和上表面覆盖与金属材料有良好粘结性的无机保护膜1，在THB试验等的高温、高湿氛围的可靠性试验中，能够抑制栅极金属布线31和无机保护膜1的界面剥离，并且能够抑制栅极金属布线31和源电极33之间的不良漏电。而且，在源电极33上施加接地电压并在漏极电极22上施加有负电压的情况下，能够抑制栅极金属布线31和漏极电极22之间的不良漏电。
通过仅在栅极金属布线31的侧面和上表面上形成无机保护膜1，能够防止在组装工艺中由于施加到半导体装置101上的应力而导致在元件周边部Y的无机保护膜10（如在图14所示的现有技术中）上发生裂纹。通过防止所述裂纹的产生，在THB试验等的高温、高湿氛围的可靠性试验中，能够避免塑模树脂中的离子和水分局部性地侵入到裂纹发生位置处，并且能够抑制漏极电极22和源电极33之间的局部耐压降低，能够抑制不良漏电。
实施方式2
图5和图6是本发明的第2实施方式的结构图。图5是图1的沿着A-A’截取的剖面图，图6是图5的D部放大图。
与第1实施方式的不同点是，源电极33和有机保护膜2之间还设置了无机保护膜1a。其他部分的结构与第1实施方式相同。
如图5所示，无机保护膜1a形成在源电极33的上表面和侧面上，并形成无机保护膜1b以覆盖栅极金属布线31的上表面和侧面。暴露栅极金属布线31和源电极33的一部分而形成栅电极极板41部分和源电极极板42部分，在除了栅电极极板41部分和源电极极板42部分以外的半导体基板100的第1主表面侧的上表面形成有机保护膜2。
在此，就源电极极板42部分的无机保护膜1a和有机保护膜2的端部而言，有机保护膜2可形成为覆盖无机保护膜1a的端面（如图6（a）所示），但是也可以使无机保护膜1a和有机保护膜2的端面形成为同一表面（如图6（b）所示）。而且，也能够同样地形成栅电极极板41。
无机保护膜1a、1b是与金属材料有良好粘结性的氧化硅膜或氮化硅膜，无机保护膜1a、1b的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，无机保护膜1a、1b的厚度优选为0.5微米至1.0微米左右。
无机保护膜1a、1b通过以下步骤形成：通过CVD方法在半导体基板100的第1主表面的整个表面上形成无机保护膜，在使用抗蚀剂进行图案化之后，进行干法蚀刻，然后去除栅极金属布线31和源电极33的侧面以及上表面以外的无机保护膜。
通过在栅极金属布线31的侧面和上表面覆盖与金属材料具有良好粘结性的无机保护膜1b，在THB试验等的高温、高湿氛围的可靠性试验中，能够抑制栅极金属布线31和无机保护膜1b的界面剥离，并且能够抑制栅极金属布线31和源电极33之间的不良漏电。而且，在源电极33上施加接地电压并在漏极电极22上施加有负电压的情况下，能够抑制栅极金属布线31和漏极电极22之间的不良漏电。
通过在源电极33设置对金属材料有良好的粘结性的无机保护膜1a，在THB试验等的高温、高湿氛围中的可靠性试验中，能够抑制塑模树脂中的离子或水分从源电极极板42侵入。通过防止塑模树脂中的离子或水分从源电极33和无机保护膜1a的界面侵入，能够抑制栅极金属布线31和无机保护膜1b的界面剥离，并且能够抑制栅极金属布线31和源电极33之间，以及栅极金属布线31和漏极电极22之间的不良漏电。
通过仅在栅极金属布线31和源电极33的侧面和上表面形成无机保护膜1a、1b，能够防止在组装工艺中由于施加到半导体装置101上的应力导致在元件周边部Y的无机保护膜10（如在图14所示的现有技术中）上发生裂纹。
通过防止所述裂纹的发生，在THB试验等的高温、高湿氛围的可靠性试验中，塑模树脂中的离子和水分不会局部地侵入到裂纹发生位置处，能够抑制漏极电极22和源电极33之间的局部耐压降低，能够抑制不良漏电。
实施方式3
图7是本发明的第3实施方式的结构图，是图1的沿着A-A’截取的剖视图。
与第1实施方式的不同点是，在沟道停止电极32和有机保护膜2之间还设置了无机保护膜1d。其他部分的结构与第1实施方式相同。
如图7所示，形成无机保护膜1c以覆盖栅极金属布线31的侧面和上表面，在沟道停止电极32的侧面和上表面形成无机保护膜1d。
在通过暴露栅极金属布线31和源电极33的一部分形成的栅电极极板41部分和源电极极板42部分以外的半导体基板100的第1主表面侧的上表面形成有机保护膜2。
无机保护膜1c、1d是对金属材料有良好的粘结性的氧化硅膜或氮化硅膜，无机保护膜1c、1d的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，无机保护膜1c、1d的厚度优选为0.5微米至1.0微米左右。
无机保护膜1c、1d通过以下步骤形成：通过CVD方法在半导体基板100的第1主表面的整个表面上形成无机保护膜，在使用抗蚀剂进行图案化之后，进行干法蚀刻，然后去除栅极金属布线31的侧面和上表面以及沟道停止电极32的侧面和上表面以外的无机保护膜。
通过给栅极金属布线31覆盖与金属材料具有良好粘结性的无机保护膜1c，在THB试验等的高温、高湿氛围的可靠性试验中，能够抑制栅极金属布线31和无机保护膜1c的界面剥离，并且能够抑制栅极金属布线31和源电极33之间的不良漏电。而且，在源电极33上施加接地电压并在漏极电极22上施加负电压的情况下，能够抑制栅极金属布线31和漏极电极22之间的不良漏电。
而且，在沟道停止电极32上形成无机保护膜1d，从而在THB试验等的高温、高湿氛围的可靠性试验中，能够防止塑模树脂中的离子或水分从元件周边部Y的端面侵入。
通过仅在栅极金属布线31和沟道停止电极的侧面和上表面形成无机保护膜1c、1d，能够防止在组装工艺中由于施加到半导体装置101上的应力而导致在元件周边部Y的无机保护膜10（如在图14所示的现有技术中）上发生裂纹。
通过防止所述裂纹的发生，在THB试验等的高温、高湿氛围的可靠性试验中，塑模树脂中的离子和水分不会局部地侵入到裂纹发生位置处，能够抑制漏极电极22和源电极33之间的局部耐压降低，能够抑制不良漏电。
实施方式4
图8是本发明的第4实施方式的结构图，是图1的沿着A-A’截取的剖面图。
与第1实施方式的不同点是，源电极33和有机保护膜2之间以及沟道停止电极32和有机保护膜2之间还设置了无机保护膜。其他部分的结构与第1实施方式相同。
如图8所示，在源电极33的上表面和侧面形成无机保护膜1e，并且形成无机保护膜1f以覆盖栅极金属布线31的侧面和上表面，在沟道停止电极32的侧面和上表面形成无机保护膜1g。
在通过暴露栅极金属布线31和源电极33的一部分形成的栅电极极板41部分和源电极极板42部分以外的半导体基板100的第1主表面侧的上表面形成有机保护膜2。
在此，栅电极极板41部分和源电极极板42部分的无机保护膜1e的端部、有机保护膜2的端部也可以使无机保护膜1e的端面和有机保护膜2的端面形成为同一表面（如图6（b）所示）。
无机保护膜1e、1f、1g是对金属材料有良好的粘结性的氧化硅膜或氮化硅膜，无机保护膜1e、1f、1g的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，无机保护膜1e、1f、1g的厚度优选为0.5微米至1.0微米左右。
无机保护膜1e、1f、1g通过以下步骤形成：通过CVD方法在半导体基板100的第1主表面的整个表面上形成无机保护膜，在使用抗蚀剂进行图案化之后，进行干法蚀刻，然后去除源电极33的上表面和侧面、栅极金属布线31的侧面和上表面以及沟道停止电极32的侧面和上表面以外的无机保护膜。
通过在栅极金属布线31覆盖与金属材料具有良好粘结性的无机保护膜1f，在THB试验等的高温、高湿氛围的可靠性试验中，能够抑制栅极金属布线31和无机保护膜1f的界面剥离，并且能够抑制栅极金属布线31和源电极33之间的不良漏电。而且，在源电极33上施加接地电压并在漏极电极22上施加负电压的情况下，能够抑制栅极金属布线31和漏极电极22之间的不良漏电。
通过在源电极33上设置与金属材料有良好粘结性的无机保护膜1e，在THB试验等的高温、高湿氛围的可靠性试验中，能够抑制塑模树脂中的离子或水分从源电极33和无机保护膜1e的界面侵入。通过防止塑模树脂中的离子或水分从源电极33和无机保护膜1e的界面侵入，能够抑制栅极金属布线31和无机保护膜1f的界面剥离，能够抑制栅极金属布线31和源电极33之间以及栅极金属布线31和漏极电极22之间的不良漏电。
进一步地，在沟道停止电极32上形成无机保护膜1g，由此在THB试验等的高温、高湿氛围的可靠性试验中，能够防止塑模树脂中的离子或水分从元件周边部Y的端面侵入。
通过仅在源电极33的上表面和侧面、栅极金属布线31和沟道停止电极32的侧面和上表面形成无机保护膜1e、1f、1g，能够防止在组装工艺中由于施加到半导体装置101上的应力导致在元件周边部Y的无机保护膜10（如在图14所示的现有技术中）上发生裂纹。
通过防止所述裂纹的发生，在THB试验等的高温、高湿氛围的可靠性试验中，能够使塑模树脂中的离子和水分不会局部地侵入到裂纹发生位置处，并且能够抑制漏极电极22和源电极33之间的局部耐压降低，能够抑制不良漏电。
实施方式5
图9是本发明的第5实施方式的结构图，是图1的沿着A-A’截取的剖面图。
与第1实施方式的不同点是，具有从源电极33与有机保护膜2之间至栅极金属布线31连续设置的无机保护膜1h。其他部分的结构与第1实施方式相同。
如图9所示，从源电极33的开口端至栅极金属布线31的元件周边部Y侧端部连续形成有无机保护膜1h。在通过暴露栅极金属布线31和源电极33的一部分形成的栅电极极板41部分和源电极极板42部分以外的半导体基板100的第1主表面侧的上表面形成有机保护膜2。
在此，栅电极极板41部分和源电极极板42部分的无机保护膜1h、有机保护膜2的端部也可以使无机保护膜1h的端面和有机保护膜2的端面形成为同一表面（如图6（b）所示）。
无机保护膜1h是与金属材料具有良好粘结性的氧化硅膜或氮化硅膜，无机保护膜1h的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，无机保护膜1h的厚度优选为0.5微米至1.0微米左右。
无机保护膜1h通过以下步骤形成：通过CVD方法在半导体基板100的第1主表面的整个表面上形成无机保护膜，在使用抗蚀剂进行图案化之后，进行干法蚀刻，然后去除从源电极33的开口端至栅极金属布线31的元件周边部Y侧的端部的连续的面以外的无机保护膜。
通过利用对金属材料有良好的粘结性的无机保护膜1h连续地覆盖源电极33的开口端至栅极金属布线31的元件周边部Y侧端部，在THB试验等高温、高湿氛围的可靠性试验中，能够防止塑模树脂中的离子和水分从源电极33和无机保护膜1h的界面侵入，能够抑制栅极金属布线31和无机保护膜1h的界面剥离，能够抑制栅极金属布线31和源电极33之间的不良漏电。而且，在漏极电极22上施加负电压的情况下，能够抑制栅极金属布线31和漏极电极22之间的不良漏电。
通过仅在从源电极33的开口端延伸至栅极金属布线31的元件周边部Y侧端部的部分上形成无机保护膜1h，能够防止在组装工艺中由于施加在半导体装置101上的应力而导致在元件周边部Y的无机保护膜10上发生裂纹（如在图14所示的现有技术中）。通过防止该裂纹的发生，在THB试验等高温、高湿氛围的可靠性试验中，塑模树脂中的离子和水分不会局部地侵入到裂纹的发生位置处，能够抑制漏极电极22和源电极33之间的局部耐压降低，能够抑制不良漏电。
实施方式6
图10是本发明的第6实施方式的结构图，是图1的沿着A-A’截取的剖面图。
与第5实施方式的不同点是，在沟道停止电极32和有机保护膜2之间进一步设置无机保护膜1j。其他部分的结构与第5实施方式相同。
如图10所示，从源电极33的开口端经过栅极金属布线31至栅极金属布线31的元件周边部Y侧端部连续形成无机保护膜1i，在沟道停止电极32的侧面和上表面形成无机保护膜1j。在通过暴露栅极金属布线31和源电极33的一部分形成的栅电极极板41部分和源电极极板42部分以外的半导体基板100的第1主表面侧的上表面上形成有机保护膜2。
无机保护膜1i、1j是与金属材料具有良好粘结性的氧化硅膜或氮化硅膜，无机保护膜1i、1j的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，无机保护膜1i、1j的厚度优选为0.5微米至1.0微米左右。
无机保护膜1i、1j通过以下步骤形成：通过CVD方法在半导体基板100的第1主表面的整个表面上形成无机保护膜，在使用抗蚀剂进行图案化之后，进行干法蚀刻，然后去除从源电极33的开口端至栅极金属布线31的元件周边部Y侧的端部的连续的面以及沟道停止电极32的侧面和上表面以外的无机保护膜。
通过利用对金属材料有良好的粘结性的无机保护膜1i覆盖从源电极33的开口端至栅极金属布线31的元件周边部Y侧端部连续的面，在THB试验等高温、高湿氛围的可靠性试验中，能够防止塑模树脂中的离子和水分从源电极33和无机保护膜1i的界面侵入，能够抑制栅极金属布线31和无机保护膜1i的界面剥离，也能够抑制栅极金属布线31和源电极33之间的不良漏电。而且，在给源电极33施加接地电压并在漏极电极22上施加负电压的情况下，能够抑制栅极金属布线31和漏极电极22之间的不良漏电。
进一步地，通过在沟道停止电极32的侧面和上表面形成无机保护膜1j，从而在THB试验等的高温、高湿氛围中的可靠性试验中，能够防止塑模树脂中的离子或水分从元件周边部Y的端面侵入。
通过仅形成从源电极33的开口端至栅极金属布线31的元件周边部Y侧端部连续形成的无机保护膜1i和在沟道停止电极32的侧面和上表面形成的无机保护膜1j，能够防止在组装工艺中由于施加到半导体装置101上的应力，导致在元件周边部Y的无机保护膜10（如在图14所示的现有技术中）上发生裂纹。通过防止所述裂纹的发生，在THB试验等的高温、高湿氛围中的可靠性试验中，能够使塑模树脂中的离子和水分不会局部地侵入到裂纹发生位置处，并且能够抑制漏极电极22和源电极33之间的局部耐压降低，能够抑制不良漏电。
实施方式7
图11是本发明的第7实施方式的结构图，是图1的沿着A-A’截取的剖面图。
与第1实施方式的不同点是，该半导体装置为在半导体基板100的第2主表面侧设置集电极区域61的IGBT。其他部分的结构与第1实施方式相同。
如图11所示，在栅极金属布线31的侧面和上表面形成有无机保护膜1k，在通过露出栅极金属布线31和发射极电极64的一部分形成的栅电极极板41部分和发射极电极极板65部分以外的半导体基板100的第1主表面侧的上表面形成有机保护膜2。
在半导体基板100的第2主表面侧形成有缓冲区域63，在缓冲区域63的上表面形成集电极区域61。在集电极区域61的上表面进一步形成集电极电极62。
无机保护膜1k是对金属材料具有良好的粘结性的氧化硅膜或氮化硅膜，无机保护膜1k的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，无机保护膜1k的厚度优选为0.5微米至1.0微米左右。
无机保护膜1k通过以下步骤形成：通过CVD方法在半导体基板100的第1主表面的整个表面上形成无机保护膜，在使用抗蚀剂进行图案化之后，进行干法蚀刻，然后去除栅极金属布线31的侧面以及上表面以外的无机保护膜。
通过利用对金属材料有良好的粘结性的无机保护膜1k覆盖栅极金属布线31的侧面和上表面，从而在THB试验等高温、高湿氛围的可靠性试验中，能够抑制栅极金属布线31和无机保护膜1k的界面剥离，并且能够抑制栅极金属布线31和发射极电极64之间的不良漏电。
在此，在发射极电极64上施加接地电压并在集电极电极62上施加负的电压的情况下，在栅极金属布线31和集电极电极62之间不发生不良漏电。
通过仅在栅极金属布线31的侧面和上表面形成无机保护膜1k，能够防止在组装工艺中由于施加到半导体装置101上的应力而导致在元件周边部Y的无机保护膜10（如在图14所示的现有技术中）上发生裂纹。通过防止所述裂纹的发生，在THB试验等的高温、高湿氛围中的可靠性试验中，能够使塑模树脂中的离子和水分不会局部侵入到裂纹发生位置处，并且能够抑制集电极电极62和发射极电极64之间的局部耐压降低，能够抑制不良漏电。
如图11所示的IGBT结构也能够应用于实施方式1至实施方式6。
实施方式8
图12是本发明的第8实施方式的结构图，是图1的沿着A-A’截取的剖面图。
与第1实施方式的不同点是，元件活性部X是沟槽结构。其他部分的结构与第1实施方式相同。
如图12所示，在元件活性部X的半导体基板100的第1主表面的第1导电类型的漂移区域15上形成p型基极区域14，从半导体基板100的表面至漂移区域15形成有沟槽51。在沟槽51内隔着栅极绝缘膜4嵌入栅电极52。栅电极52由掺杂有杂质的多晶硅构成，利用层间绝缘膜6覆盖栅电极52。形成与沟槽51邻接的n型源极区域16，源电极33连接到n型源极区域16和p基极区域14。
在栅极金属布线31的侧面和上表面形成有无机保护膜1m，在通过露出栅极金属布线31和源电极33的一部分形成的栅电极极板41部分和源电极极板42部分以外的半导体基板100的第1主表面侧的上表面形成有机保护膜2。
无机保护膜1m是与金属材料具有良好粘结性的氧化硅膜或氮化硅膜，无机保护膜1m的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，无机保护膜1m的厚度优选为0.5微米至1.0微米左右。
无机保护膜1m通过以下步骤形成：通过CVD方法在半导体基板100的第1主表面的整个表面上形成无机保护膜，在使用抗蚀剂进行图案化之后，进行干法蚀刻，然后去除栅极金属布线31的侧面和上表面以外的无机保护膜。
通过利用对金属材料有良好的粘结性的无机保护膜1m覆盖栅极金属布线31的侧面和上表面，在THB试验等高温、高湿氛围的可靠性试验中，能够抑制栅极金属布线31和无机保护膜1m的界面剥离，并且能够抑制栅极金属布线31和源电极33之间的不良漏电。而且，在源电极33上施加接地电压并在漏极电极22上施加负的电压的情况下，能够抑制栅极金属布线31和漏极电极22之间的不良漏电。
通过仅在栅极金属布线31的侧面和上表面形成无机保护膜1m，能够防止在组装工艺中由于施加到半导体装置101上的应力而导致在元件周边部Y的无机保护膜10（如在图14所示的现有技术中）上发生裂纹。通过防止所述裂纹的发生，在THB试验等的高温、高湿氛围的可靠性试验中，能够使塑模树脂中的离子和水分不会局部侵入到裂纹发生位置处，并且能够抑制漏极电极22和源电极33之间的局部耐压降低，能够抑制不良漏电。
如图12所示的沟槽结构也能够应用于实施方式1至实施方式7，并且能够达到同样的效果。
实施方式9
图13是本发明的第9实施方式的结构图，是图1的沿着A-A’截取的剖面图。
与第1实施方式的不同点是，覆盖栅极金属布线31的无机保护膜是层积膜。其他部分的结构与第1实施方式相同。
如图13所示，在栅极金属布线31的侧面和上表面形成第1无机保护膜8，在第1无机保护膜8的上表面形成第2无机保护膜9，在通过露出栅极金属布线31和源电极33的一部分形成的栅电极极板41部分和源电极极板42部分以外的半导体基板100的第1主表面侧的上表面形成有机保护膜2。
第1无机保护膜8是与金属材料具有良好粘结性的氧化硅膜，第1无机保护膜8的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，第1无机保护膜8的厚度优选为0.5微米至1.0微米左右。
第2无机保护膜9是氮化硅膜以抑制水分侵入，第2无机保护膜9的厚度形成为覆盖栅极金属布线31、沟道停止电极32、源电极33、源电极极板42以及场板电极12的由金属材料形成的电极，例如，在由金属材料形成的电极的厚度是3微米至5微米的情况下，第2无机保护膜9的厚度优选为0.5微米至1.0微米左右。
第1无机保护膜8和第2无机保护膜9通过以下步骤形成：通过CVD方法在半导体基板100的第1主表面的整个表面上形成第1无机保护膜，在第1无机保护膜的上表面通过CVD方法形成第2无机保护膜。在使用抗蚀剂进行图案化之后，进行干法蚀刻，然后去除栅极金属布线31的侧面和上表面以外的第1无机保护膜和第2无机保护膜。
通过利用对金属材料有良好的粘结性的第1无机保护膜8覆盖栅极金属布线31的侧面和上表面，在THB试验等的高温、高湿氛围的可靠性试验中，能够抑制栅极金属布线31和第1无机保护膜8的界面剥离，并且能够抑制栅极金属布线31和源电极33之间的不良漏电。而且，在漏极电极22上施加负的电压的情况下，能够抑制栅极金属布线31和漏极电极22之间的不良漏电。
进一步地，通过在第1无机保护膜8的上表面覆盖第2无机保护膜9，能够抑制水分侵入到第1无机保护膜8。
通过仅在栅极金属布线31的侧面和上表面形成第1无机保护膜8和第2无机保护膜9，能够防止在组装工艺中由于施加到半导体装置101上的应力而导致在元件周边部Y的无机保护膜10（如在图14所示的现有技术中）上发生裂纹。通过防止所述裂纹的发生，在THB试验等的高温、高湿氛围中的可靠性试验中，能够使塑模树脂中的离子和水分不会局部侵入到裂纹发生位置，并且能够抑制漏极电极22和源电极33之间的局部耐压降低，能够抑制不良漏电。
如图13所示将在氧化硅膜的上表面形成氮化硅膜的层积膜作为无机保护膜的结构，也能够应用到实施方式1至实施方式8中。
这里，虽然在本实施方式中第1无机保护膜8为氧化硅膜，第2无机保护膜9为氮化硅膜，但是也可以是第1无机保护膜8为氮化硅膜，第2无机保护膜9为氧化硅膜。

Claims (10)

1.一种半导体装置，其特征在于：具有元件活性部和所述元件活性部外周的元件周边部，
所述元件活性部包括：
第2导电类型的基极区域，形成在半导体基板的第1主表面侧的第1导电类型的半导体层上；
第1导电类型的源极区域，形成在所述基极区域；
栅极绝缘膜，形成在所述半导体层和所述源极区域之间的所述基极区域的所述半导体基板的表面上；
栅电极，形成在所述栅极绝缘膜上；
层间绝缘膜，形成在所述栅电极上；
源电极，形成在所述层间绝缘膜上并与所述基极区域和所述源极区域连接；
环状栅极金属布线，形成在所述层间绝缘膜上以包围所述源电极并与所述栅电极电连接，
所述元件周边部包括：
第2导电类型的至少2个保护环，相互分开地形成在所述半导体层；
绝缘膜，形成在所述半导体基板的所述第1主表面上；
所述层间绝缘膜，形成在所述绝缘膜上；
至少一个环状场板电极，形成在所述层间绝缘膜上以包围所述元件活性部并与所述保护环电连接；
有机保护膜，覆盖所述半导体基板的第1主表面侧的上表面并且与所述层间绝缘膜连接，所述有机保护膜设置有部分地暴露所述栅极金属布线的第1开口部以及部分地暴露所述源电极的第2开口部；
无机保护膜，形成在所述栅极金属布线和所述有机保护膜之间并覆盖所述栅极金属布线。
2.根据权利要求1所述的半导体装置，其特征在于：与形成在所述栅极金属布线的所述元件周边部侧的侧面上的所述无机保护膜相比，所述无机保护膜没有形成在更外周侧。
3.根据权利要求1所述的半导体装置，其特征在于：
在形成在所述栅极金属布线的所述元件周边部侧的侧面上的所述无机保护膜和所述元件周边部的最外周的所述场板电极的侧面之间没有形成所述无机保护膜；
在所述元件周边部的最外周具有：
第2导电类型区域，形成在所述半导体层的表面层上；
环状沟道停止电极，形成在所述层间绝缘膜上并与所述半导体层或者所述第2导电类型区域电连接；
而且，在所述沟道停止电极和所述有机保护膜之间设置第2无机保护膜。
4.根据权利要求1至3中任意一项所述的半导体装置，其特征在于：
在所述源电极和所述有机保护膜之间设置第3无机保护膜。
5.根据权利要求1至3中任意一项所述的半导体装置，其特征在于：
所述无机保护膜从所述源电极的开口持续至所述栅极金属布线的所述元件周边部侧端部，连续设置在所述源电极和所述有机保护膜之间、所述层间绝缘膜和所述有机保护膜之间、以及所述栅极金属布线和所述有机保护膜之间。
6.根据权利要求1所述的半导体装置，其特征在于：
在所述第1开口部设置部分地暴露所述栅极金属布线的栅电极极板；
在所述第2开口部设置部分地暴露所述源电极的源电极极板。
7.根据权利要求1至6中任意一项所述的半导体装置，其特征在于：所述无机保护膜是氧化硅膜或氮化硅膜。
8.根据权利要求1至6中任意一项所述的半导体装置，其特征在于：所述无机保护膜由层积膜构成。
9.根据权利要求1至6中任意一项所述的半导体装置，其特征在于：所述有机保护膜是聚苯并恶唑膜或聚酰亚胺膜。
10.根据权利要求1至6中任意一项所述的半导体装置，其特征在于：所述栅极金属布线为包含铝的合金。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047714A (zh) * 2014-04-16 2015-11-11 英飞凌科技股份有限公司 垂直半导体器件
CN105990402A (zh) * 2015-03-16 2016-10-05 株式会社东芝 半导体装置
CN106024857A (zh) * 2015-03-31 2016-10-12 英飞凌科技股份有限公司 具有沟道截断环的半导体器件及生产其的方法
CN111490022A (zh) * 2019-01-28 2020-08-04 株式会社村田制作所 半导体元件
CN113330579A (zh) * 2019-01-29 2021-08-31 三菱电机株式会社 半导体装置以及电力变换装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082845B1 (en) * 2014-03-31 2015-07-14 Ixys Corporation Super junction field effect transistor
US9590092B2 (en) * 2014-11-13 2017-03-07 Ixys Corporation Super junction field effect transistor with internal floating ring
JP6468824B2 (ja) 2014-12-04 2019-02-13 ローム株式会社 半導体装置
JP6217708B2 (ja) 2015-07-30 2017-10-25 トヨタ自動車株式会社 半導体装置とその製造方法
KR102369553B1 (ko) * 2015-12-31 2022-03-02 매그나칩 반도체 유한회사 저전압 트렌치 반도체 소자
DE102016207117A1 (de) * 2016-04-27 2017-11-02 Robert Bosch Gmbh Leistungshalbleiterbauelement und Verfahren zur Herstellung des Leistungshalbleiterbauelements
JP6718143B2 (ja) * 2016-07-29 2020-07-08 トヨタ自動車株式会社 半導体装置
US9985125B1 (en) 2016-11-25 2018-05-29 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device
KR101887907B1 (ko) * 2016-11-30 2018-08-13 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
KR101887908B1 (ko) * 2016-12-02 2018-08-13 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
JP2018186142A (ja) * 2017-04-25 2018-11-22 株式会社村田製作所 半導体装置
JP6846687B2 (ja) 2017-09-12 2021-03-24 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP2019071387A (ja) * 2017-10-11 2019-05-09 トヨタ自動車株式会社 半導体装置
DE102018116332B4 (de) 2018-07-05 2022-02-24 Infineon Technologies Ag Leistungshalbleitervorrichtung
US11355628B2 (en) * 2019-11-17 2022-06-07 Littelfuse, Inc. Semiconductor device having junction termination structure and method of formation
EP3971987A1 (en) * 2020-09-21 2022-03-23 Infineon Technologies AG Silicon carbide device with stripe-shaped gate electrode and source metallization
US11600724B2 (en) * 2020-09-24 2023-03-07 Wolfspeed, Inc. Edge termination structures for semiconductor devices
JP7487094B2 (ja) * 2020-12-23 2024-05-20 株式会社 日立パワーデバイス 半導体装置
JP2023044581A (ja) * 2021-09-17 2023-03-30 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158844A (ja) * 2002-10-15 2004-06-03 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
CN101154664A (zh) * 2006-09-28 2008-04-02 三洋电机株式会社 绝缘栅型半导体装置
JP2010161240A (ja) * 2009-01-08 2010-07-22 Toyota Motor Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52156555A (en) * 1976-06-23 1977-12-27 Hitachi Ltd Production of organic resin insulated wiring
JPS63148659A (ja) * 1986-12-12 1988-06-21 Nec Corp 半導体装置
JP3275536B2 (ja) * 1994-05-31 2002-04-15 三菱電機株式会社 半導体装置及びその製造方法
DE19961103C2 (de) 1999-12-17 2002-03-14 Infineon Technologies Ag Dielektrische Füllung von elektrischen Verdrahtungsebenen und Verfahren zur Herstellung einer elektrischen Verdrahtung
JP2008227236A (ja) 2007-03-14 2008-09-25 Toyota Central R&D Labs Inc 半導体装置
JP5515922B2 (ja) 2010-03-24 2014-06-11 富士電機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158844A (ja) * 2002-10-15 2004-06-03 Fuji Electric Device Technology Co Ltd 半導体装置および半導体装置の製造方法
CN101154664A (zh) * 2006-09-28 2008-04-02 三洋电机株式会社 绝缘栅型半导体装置
JP2010161240A (ja) * 2009-01-08 2010-07-22 Toyota Motor Corp 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047714A (zh) * 2014-04-16 2015-11-11 英飞凌科技股份有限公司 垂直半导体器件
CN105047714B (zh) * 2014-04-16 2018-11-02 英飞凌科技股份有限公司 垂直半导体器件
CN105990402A (zh) * 2015-03-16 2016-10-05 株式会社东芝 半导体装置
CN105990402B (zh) * 2015-03-16 2019-12-20 株式会社东芝 半导体装置
CN106024857A (zh) * 2015-03-31 2016-10-12 英飞凌科技股份有限公司 具有沟道截断环的半导体器件及生产其的方法
CN111490022A (zh) * 2019-01-28 2020-08-04 株式会社村田制作所 半导体元件
CN111490022B (zh) * 2019-01-28 2023-09-22 株式会社村田制作所 半导体元件
CN113330579A (zh) * 2019-01-29 2021-08-31 三菱电机株式会社 半导体装置以及电力变换装置
CN113330579B (zh) * 2019-01-29 2024-02-02 三菱电机株式会社 半导体装置以及电力变换装置

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Publication number Publication date
TWI569447B (zh) 2017-02-01
JP6248392B2 (ja) 2017-12-20
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