JP2023044581A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2023044581A
JP2023044581A JP2021152686A JP2021152686A JP2023044581A JP 2023044581 A JP2023044581 A JP 2023044581A JP 2021152686 A JP2021152686 A JP 2021152686A JP 2021152686 A JP2021152686 A JP 2021152686A JP 2023044581 A JP2023044581 A JP 2023044581A
Authority
JP
Japan
Prior art keywords
insulating layer
layer
semiconductor device
protective insulating
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021152686A
Other languages
English (en)
Inventor
幸太 冨田
Kota Tomita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2021152686A priority Critical patent/JP2023044581A/ja
Priority to CN202210021426.XA priority patent/CN115831878A/zh
Priority to US17/681,469 priority patent/US11967568B2/en
Publication of JP2023044581A publication Critical patent/JP2023044581A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture

Abstract

【課題】水分や可動イオンの侵入を抑制できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、半導体層と、半導体層の上に設けられた第１の絶縁層と、第１の絶縁層の上に設けられ、アルミニウム（Ａｌ）を含む第１の金属層と、第１の絶縁層の上に設けられ、アルミニウム（Ａｌ）を含む第２の金属層と、第１の絶縁層の上に設けられ、第１の金属層と第２の金属層との間に設けられ、上面が第１の金属層の側面に接し、上面が第２の金属層の側面に接し、シリコン（Ｓｉ）及び窒素（Ｎ）を含む第２の絶縁層と、を備える。【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。
半導体デバイスに、水分や可動イオンが侵入すると、デバイス特性が変動し、半導体デバイスの信頼性が低下する。このため、半導体デバイスの表面には、半導体デバイスへの水分や可動イオンの侵入を抑制するため、例えば、窒化シリコンの保護絶縁層が形成される。
特開２０１７－５５０１５号公報
本発明が解決しようとする課題は、水分や可動イオンの侵入を抑制できる半導体装置を提供することにある。
実施形態の半導体装置は、半導体層と、前記半導体層の上に設けられた第１の絶縁層と、前記第１の絶縁層の上に設けられ、アルミニウム（Ａｌ）を含む第１の金属層と、前記第１の絶縁層の上に設けられ、アルミニウム（Ａｌ）を含む第２の金属層と、前記第１の絶縁層の上に設けられ、前記第１の金属層と前記第２の金属層との間に設けられ、上面が前記第１の金属層の側面に接し、前記上面が前記第２の金属層の側面に接し、シリコン（Ｓｉ）及び窒素（Ｎ）を含む第２の絶縁層と、を備える。
実施形態の半導体装置のチップイメージ図。 実施形態の半導体装置の拡大模式断面図。 実施形態の半導体装置の模式図。 実施形態の半導体装置の模式上面図。 実施形態の半導体装置の拡大模式断面図。 実施形態の半導体装置の製造方法の一例を示す模式断面図。 実施形態の半導体装置の製造方法の一例を示す模式断面図。 実施形態の半導体装置の製造方法の一例を示す模式断面図。 実施形態の半導体装置の製造方法の一例を示す模式断面図。 実施形態の半導体装置の製造方法の一例を示す模式断面図。 実施形態の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の模式断面図。 比較例の半導体装置の問題点の説明図。 実施形態の半導体装置の第１の変形例の模式断面図。 実施形態の半導体装置の第２の変形例の模式断面図。 実施形態の半導体装置の第３の変形例の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合、それらの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ形不純物濃度が相対的に高く、ｎ－はｎよりもｎ形不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形不純物濃度が相対的に高く、ｐ－はｐよりもｐ形不純物濃度が相対的に低いことを示す。なお、ｎ＋形、ｎ－形を単にｎ形、ｐ＋形、ｐ－形を単にｐ形と記載する場合もある。
本明細書中の金属層や絶縁層の厚さ等は、例えば、ＳＥＭ、又はＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。また、半導体装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、ＳＩＭＳ、電子エネルギー損失分光法（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。
実施形態の半導体装置は、半導体層と、半導体層の上に設けられた第１の絶縁層と、第１の絶縁層の上に設けられ、アルミニウム（Ａｌ）を含む第１の金属層と、第１の絶縁層の上に設けられ、アルミニウム（Ａｌ）を含む第２の金属層と、第１の絶縁層の上に設けられ、第１の金属層と第２の金属層との間に設けられ、上面が第１の金属層の側面に接し、上面が第２の金属層の側面に接し、シリコン（Ｓｉ）及び窒素（Ｎ）を含む第２の絶縁層と、を備える。
図１は、実施形態の半導体装置のチップイメージ図である。図１は、実施形態の半導体装置の素子領域と終端領域との関係を示す図である。図２は、実施形態の半導体装置の拡大模式断面図である。図２は、実施形態の半導体装置の素子領域の断面図である。図２は、図１のＡＡ’断面である。
図３は、実施形態の半導体装置の模式図である。図３（ａ）は上面図、図３（ｂ）は断面図である。図３（ｂ）は、図３（ａ）のＢＢ’断面である。
図４は、実施形態の半導体装置の模式上面図である。図４は、図３（ａ）から樹脂層を除いた図である。
図５は、実施形態の半導体装置の拡大模式断面図である。図５は、図３（ｂ）に示す領域Ｘの拡大図である。
実施形態の半導体装置は、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｍｓｉｓｔｏｒ（ＭＯＳＦＥＴ）である。実施形態の半導体装置は、高耐圧用途のプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、パワー半導体デバイスである。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
実施形態のＭＯＳＦＥＴ１００は、図１に示すように、素子領域１０１と終端領域１０２を備える。素子領域１０１には、トランジスタが設けられる。終端領域１０２は、素子領域１０１を囲む。終端領域１０２には、図示しないＭＯＳＦＥＴ１００の耐圧を向上させる構造が設けられる。ＭＯＳＦＥＴ１００の耐圧を向上させる構造は、例えば、リサーフや、ガードリングである。
以下、図１に示すように、ＭＯＳＦＥＴ１００のチップ表面に平行な一方向を第１の方向、ＭＯＳＦＥＴ１００のチップ表面に平行で第１の方向に垂直な方向を第２の方向と定義する。
ＭＯＳＦＥＴ１００は、半導体層１０、ソース電極１２（第１の金属層）、ドレイン電極１４（第３の金属層）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０（第１の絶縁層）、ゲート配線２２（第２の金属層）、ゲートパッド２４、第１の保護絶縁層２６（第２の絶縁層）、第２の保護絶縁層２８（第３の絶縁層）、ポリイミド層３０（樹脂層）を備える。
半導体層１０は、例えば、単結晶シリコンである。半導体層１０は、ｎ＋型のドレイン領域３２、ｎ－形のドリフト領域３４、ｐ形のボディ領域３６、及びｎ＋型のソース領域３８を含む。
ソース電極１２は、第１の金属層の一例である。ドレイン電極１４は、第３の金属層の一例である。層間絶縁層２０は、第１の絶縁層の一例である。ゲート配線２２は、第２の金属層の一例である。第１の保護絶縁層２６は、第２の絶縁層の一例である。第２の保護絶縁層２８は、第３の絶縁層の一例である。ポリイミド層３０は、樹脂層の一例である。
図２に示すように、ＭＯＳＦＥＴ１００の素子領域１０１には、縦型のトランジスタが形成される。ソース電極１２、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、ｎ＋型のドレイン領域３２、ｎ－形のドリフト領域３４、ｐ形のボディ領域３６、及びｎ＋型のソース領域３８が縦型のトランジスタを構成する。
半導体層１０は、ソース電極１２とドレイン電極１４との間に設けられる。ゲート絶縁層１６は、ゲート電極１８と半導体層１０との間に設けられる。ゲート電極１８は、層間絶縁層２０と半導体層１０との間に設けられる。層間絶縁層２０は、ソース電極１２とゲート電極１８との間に設けられる。
ドレイン電極１４は、半導体層１０に電気的に接続される。ドレイン電極１４は、ドレイン領域３２に電気的に接続される。ドレイン電極１４は、半導体層１０に接する。
層間絶縁層２０は、半導体層１０の上に設けられる。層間絶縁層２０は、ゲート電極１８の上に設けられる。層間絶縁層２０は、ゲート電極１８とソース電極１２を電気的に分離する機能を有する。
層間絶縁層２０は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。層間絶縁層２０は、例えば、酸化シリコンを含む。層間絶縁層２０は、例えば、酸化シリコン層である。
ソース電極１２は、素子領域１０１に設けられる。ソース電極１２は、層間絶縁層２０の上に設けられる。ソース電極１２は、半導体層１０の上に設けられる。
ソース電極１２は、半導体層１０に電気的に接続される。ソース電極１２は、ソース領域３８に電気的に接続される。ソース電極１２は、半導体層１０に接する。
ソース電極１２は、アルミニウム（Ａｌ）を含む。ソース電極１２は、例えば、アルミニウム層である。ソース電極１２は、バリアメタル層とアルミニウム層の積層構造であってもかまわない。バリアメタル層は、例えば、チタン層又は窒化チタン層である。
ソース電極１２の厚さ（図５中のｔ１）は、例えば、１μｍ以上１０μｍ以下である。ソース電極１２の第１の方向の幅（図４中ｗ１）は、例えば、１００μｍ以上５００μｍ以下である。
ゲート配線２２は、素子領域１０１又は終端領域１０２に設けられる。ゲート配線２２は、層間絶縁層２０の上に設けられる。ゲート配線２２は、半導体層１０の上に設けられる。
ゲート配線２２は、ゲート電極１８に電気的に接続される。ゲート配線２２は、素子領域１０１の中のゲート電極１８にゲート電圧を印加する機能を有する。
ゲート配線２２は、アルミニウム（Ａｌ）を含む。ゲート配線２２は、例えば、アルミニウム層である。ゲート配線２２は、バリアメタル層とアルミニウム層の積層構造であってもかまわない。バリアメタル層は、例えば、チタン層又は窒化チタン層である。
ゲート配線２２は、例えば、ソース電極１２と同一の材料で形成される。
ゲート配線２２の厚さ（図５中のｔ２）は、例えば、１μｍ以上１０μｍ以下である。ゲート配線２２の第１の方向の幅（図４中ｗ２）は、例えば、１μｍ以上２０μｍ以下である。
ソース電極１２とゲート配線２２との間の第１の方向の第１の距離（図４中のｄ１）は、例えば、１μｍ以上１０μｍ以下である。
ゲートパッド２４は、終端領域１０２に設けられる。ゲートパッド２４は、層間絶縁層２０の上に設けられる。ゲートパッド２４は、半導体層１０の上に設けられる。
ゲートパッド２４は、ゲート配線２２に接続される。ゲートパッド２４は、ゲート配線２２を経由してゲート電極１８にゲート電圧を印加する機能を有する。ゲートパッド２４には、例えば、ボンディングワイヤが接続される。
ゲートパッド２４は、アルミニウム（Ａｌ）を含む。ゲートパッド２４は、例えば、アルミニウム層である。ゲートパッド２４は、バリアメタル層とアルミニウム層の積層構造であってもかまわない。バリアメタル層は、例えば、チタン層又は窒化チタン層である。
ゲートパッド２４は、例えば、ソース電極１２及びゲート配線２２と同一の材料で形成される。
第１の保護絶縁層２６は、層間絶縁層２０の上に設けられる。第１の保護絶縁層２６は、第２の保護絶縁層２８の上に設けられる。第１の保護絶縁層２６は、ソース電極１２とゲート配線２２との間に設けられる。
第１の保護絶縁層２６は、素子領域１０１に、水分や可動イオンが侵入することを抑制する機能を有する。第１の保護絶縁層２６を設けることにより、ＭＯＳＦＥＴ１００の特性の変動が抑制され、ＭＯＳＦＥＴ１００の信頼性が向上する。
第１の保護絶縁層２６は、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。第１の保護絶縁層２６は、例えば、窒化シリコンを含む。第１の保護絶縁層２６は、例えば、窒化シリコン層である。
第１の保護絶縁層２６は、例えば、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。第１の保護絶縁層２６は、例えば、酸窒化シリコンを含む。第１の保護絶縁層２６は、例えば、酸窒化シリコン層である。
第１の保護絶縁層２６の厚さ（図５中のｔ３）は、例えば、０．１μｍ以上２μｍ以下である。
第１の保護絶縁層２６の上面は、ソース電極１２の側面に接する。第１の保護絶縁層２６は、ソース電極１２の上面に接しない。第１の保護絶縁層２６は、ソース電極１２の上に設けられない。
半導体層１０の表面から、第１の保護絶縁層２６の上面がソース電極１２の側面に接する位置までの第２の距離（図５中のｄ２）は、半導体層１０の表面からソース電極１２の上面までの第３の距離（図５中のｄ３）よりも小さい。第３の距離ｄ３と第２の距離ｄ２との差分（図５中のｓ１）は、例えば、０．１μｍ以上１μｍ以下である。
第１の保護絶縁層２６の上面は、ゲート配線２２の側面に接する。第１の保護絶縁層２６は、ゲート配線２２の上面に接しない。第１の保護絶縁層２６は、ゲート配線２２の上に設けられない。
半導体層１０の表面から、第１の保護絶縁層２６の上面がゲート配線２２の側面に接する位置までの第４の距離（図５中のｄ４）は、半導体層１０の表面からゲート配線２２の上面までの第５の距離（図５中のｄ５）よりも小さい。第５の距離ｄ５と第４の距離ｄ４との差分（図５中のｓ２）は、例えば、０．１μｍ以上１μｍ以下である。
第２の保護絶縁層２８は、層間絶縁層２０の上に設けられる。第２の保護絶縁層２８は、層間絶縁層２０と第１の保護絶縁層２６との間に設けられる。
第２の保護絶縁層２８は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。第２の保護絶縁層２８は、例えば、酸化シリコンを含む。第２の保護絶縁層２８は、例えば、酸化シリコン層である。
第２の保護絶縁層２８の厚さ（図５中のｔ４）は、例えば、０．１μｍ以上２μｍ以下である。
第１の保護絶縁層２６の厚さｔ３は、例えば、第２の保護絶縁層２８の厚さｔ４よりも薄い。
第２の保護絶縁層２８は、ソース電極１２の側面に接する。第２の保護絶縁層２８は、ゲート配線２２の側面に接する。
ポリイミド層３０は、ソース電極１２の上に設けられる。ポリイミド層３０は、ゲート配線２２の上に設けられる。ポリイミド層３０は、第１の保護絶縁層２６の上に設けられる。
ポリイミド層３０は、ソース電極１２の上面及び側面に接する。ポリイミド層３０は、ソース電極１２の上面と側面の角部を覆う。
ポリイミド層３０は、ゲート配線２２の上面及び側面に接する。ポリイミド層３０は、ゲート配線２２の上面と側面の角部を覆う。
ポリイミド層３０の厚さは、例えば、３μｍ以上１０μｍ以下である。
次に、実施形態の半導体装置の製造方法の一例について説明する。特に、第１の保護絶縁層２６と第２の保護絶縁層２８の形成方法について説明する。
図６、図７、図８、図９、図１０、及び図１１は、実施形態の半導体装置の製造方法の一例を示す模式断面図である。図６ないし図１１は、図５に対応する断面である。
公知のプロセス技術を用いて、半導体層１０の上に、層間絶縁層２０を形成する。次に、公知のプロセス技術を用いて、層間絶縁層２０の上に、ソース電極１２及びゲート配線２２を形成する（図６）。
次に、酸化シリコン膜５０を形成する（図７）。酸化シリコン膜５０は、ソース電極１２とゲート配線２２との間が埋め込まれるように形成する。酸化シリコン膜５０は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
次に、ソース電極１２の上、及び、ゲート配線２２の上の酸化シリコン膜５０を除去する（図８）。ソース電極１２の上面、及び、ゲート配線２２の上面が露出する。酸化シリコン膜５０は、例えば、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）を用いて除去する。加工された酸化シリコン膜５０が、第２の保護絶縁層２８の一例である。
次に、窒化シリコン膜５２を形成する（図９）。窒化シリコン膜５２は、ソース電極１２とゲート配線２２との間が埋め込まれるように形成する。窒化シリコン膜５２は、例えば、ＣＶＤ法により形成する。
次に、ソース電極１２の上、及び、ゲート配線２２の上の窒化シリコン膜５２を除去する（図１０）。ソース電極１２の上面、及び、ゲート配線２２の上面が露出する。窒化シリコン膜５２は、例えば、ＲＩＥ法を用いて除去する。加工された窒化シリコン膜５２が、第１の保護絶縁層２６の一例である。
次に、ポリイミド膜５４を形成する（図１１）。その後、ソース電極１２の上の一部のポリイミド膜５４を除去する。ポリイミド膜５４は、例えば、ウェットエッチングにより除去する。加工されたポリイミド膜５４が、ポリイミド層３０の一例である。
以上の製造方法により、実施形態の半導体装置が製造される。
次に、実施形態の半導体装置の作用及び効果について説明する。
図１２は、比較例の半導体装置の模式断面図である。比較例の半導体装置は、ＭＯＳＦＥＴ９００である。ＭＯＳＦＥＴ９００は、実施形態のＭＯＳＦＥＴ１００と同様、高耐圧用途のプレーナゲート型の縦型ＭＯＳＦＥＴである。
比較例のＭＯＳＦＥＴ９００は、第１の保護絶縁層２６及び第２の保護絶縁層２８がソース電極１２の上に設けられる点で、実施形態のＭＯＳＦＥＴ１００と異なる。また、比較例のＭＯＳＦＥＴ９００は、第１の保護絶縁層２６及び第２の保護絶縁層２８がゲート配線２２の上に設けられる点で、実施形態のＭＯＳＦＥＴ１００と異なる。
ＭＯＳＦＥＴ９００では、第１の保護絶縁層２６は、ソース電極１２の上面及び側面に接する。第１の保護絶縁層２６及び第２の保護絶縁層２８は、ソース電極１２の上面と側面の角部を覆う。
ＭＯＳＦＥＴ９００では、第２の保護絶縁層２８は、ゲート配線２２の上面及び側面に接する。第１の保護絶縁層２６及び第２の保護絶縁層２８は、ゲート配線２２の上面と側面の角部を覆う。
図１３は、比較例の半導体装置の問題点の説明図である。例えば、ＭＯＳＦＥＴ９００の使用中に、ＭＯＳＦＥＴ９００が温度変化を被る。温度変化に伴い、ＭＯＳＦＥＴ９００を構成する材料の熱膨張係数の差に起因する応力が発生する。
例えば、図１３のように金属のゲート配線２２の角部では、絶縁材料である第１の保護絶縁層２６及び第２の保護絶縁層２８に印加される応力が、形状の作用によって増大する。したがって、例えば、図１３に示すように、第１の保護絶縁層２６及び第２の保護絶縁層２８にクラック６０が生じる。
特に、窒化シリコンや酸窒化シリコンで形成される第１の保護絶縁層２６にクラックが生じると、外部からの水分や可動イオンの侵入が促進される。したがって、ＭＯＳＦＥＴ９００の信頼性が低下する。
ＭＯＳＦＥＴ９００のようなパワー半導体デバイスは、例えば、ロジックデバイスやメモリデバイスに比較して、より高温多湿の環境で使用される場合が多い。また、デバイス内に印加される電圧も高い。したがって、パワー半導体デバイスでは、保護絶縁層にクラックが生じやすく、保護絶縁層にクラックが生じた場合の信頼性の低下の懸念も大きい。
実施形態のＭＯＳＦＥＴ１００では、第１の保護絶縁層２６及び第２の保護絶縁層２８は、ソース電極１２の上面と側面の角部を覆わない。また、ＭＯＳＦＥＴ１００では、第１の保護絶縁層２６及び第２の保護絶縁層２８は、ゲート配線２２の上面と側面の角部を覆わない。
したがって、ソース電極１２の角部や、ゲート配線２２の角部でのクラックの発生が抑制される。よって、外部からの水分や可動イオンの侵入が抑制され、ＭＯＳＦＥＴ１００の信頼性が向上する。
第１の保護絶縁層２６の厚さｔ３は、第２の保護絶縁層２８の厚さｔ４よりも薄いことが好ましい。窒素（Ｎ）を含む第１の保護絶縁層２６により発生する応力は、例えば、窒素（Ｎ）を含まない第２の保護絶縁層２８により発生する応力よりも大きい。第１の保護絶縁層２６の厚さｔ３を薄くすることにより、例えば、ゲート配線２２のストレスマイグレーションの発生が抑制される。
第１の保護絶縁層２６は、窒化シリコン層であることが好ましい。第１の保護絶縁層２６を、窒化シリコン層とすることで、外部からの水分や可動イオンの侵入が効果的に抑制される。
第３の距離ｄ３と第２の距離ｄ２との差分（図５中のｓ１）は、１μｍ以下であることが好ましい。また、第５の距離ｄ５と第４の距離ｄ４との差分（図５中のｓ２）は、１μｍ以下であることが好ましい。例えば、差分ｓ１と差分ｓ２を上記範囲とすることにより、ソース電極１２やゲート配線２２の角部でのポリイミド層３０のクラックの発生が抑制される。
（第１の変形例）
図１４は、実施形態の半導体装置の第１の変形例の模式断面図である。図１４は、実施形態の図５に相当する図である。第１の変形例のＭＯＳＦＥＴは、ポリイミド層３０を備えない点で、実施形態のＭＯＳＦＥＴ１００と異なる。第１の変形例のＭＯＳＦＥＴも、実施形態のＭＯＳＦＥＴ１００と同様の作用により、信頼性が向上する。
（第２の変形例）
図１５は、実施形態の半導体装置の第２の変形例の模式断面図である。図１５は、実施形態の図５に相当する図である。第２の変形例のＭＯＳＦＥＴは、第２の保護絶縁層２８を備えない点で、実施形態のＭＯＳＦＥＴ１００と異なる。第２の変形例のＭＯＳＦＥＴも、実施形態のＭＯＳＦＥＴ１００と同様の作用により、信頼性が向上する。また、第１の保護絶縁層２６を厚くすることで、外部からの水分や可動イオンの侵入が効果的に抑制される。
（第３の変形例）
図１６は、実施形態の半導体装置の第３の変形例の模式断面図である。図１６は、実施形態の図５に相当する図である。第３の変形例のＭＯＳＦＥＴは、第１の保護絶縁層２６のソース電極１２と接する部分の厚さ（図１６中のｔ５）は、第１の保護絶縁層２６のソース電極１２とゲート配線２２の間の中間位置での厚さ（図１６中のｔ７）よりも薄い点で、第２の変形例と異なる。また、第３の変形例のＭＯＳＦＥＴは、第１の保護絶縁層２６のゲート配線２２と接する部分の厚さ（図１６中のｔ６）は、第１の保護絶縁層２６のソース電極１２とゲート配線２２の間の中間位置での厚さ（図１６中のｔ７）よりも薄い点で、第２の変形例と異なる。第３の変形例のＭＯＳＦＥＴは、ソース電極１２の側面及びゲート配線２２の側面に、第２の保護絶縁層２８を設ける点で、第２の変形例のＭＯＳＦＥＴと異なる。
第３の変形例のＭＯＳＦＥＴも、実施形態のＭＯＳＦＥＴ１００と同様の作用により、信頼性が向上する。また、第１の保護絶縁層２６のソース電極１２と接する部分の厚さｔ５、及び、第１の保護絶縁層２６のゲート配線２２と接する部分の厚さｔ６が薄くなることで、例えば、ストレスマイグレーションの発生が抑制される。
以上、実施形態及びその変形例によれば、保護絶縁層のクラックの発生が抑制され、信頼性を向上できる半導体装置を提供できる。
実施形態では、半導体層がシリコンである場合を例に説明したが、半導体層は、シリコンに限定されるものではない。例えば、半導体層は、炭化珪素であっても、窒化物半導体であっても構わない。
実施形態では、プレーナゲート型の縦型ＭＯＳＦＥＴを例に説明した、例えば、本発明をトレンチゲート型の縦型ＭＯＳＦＥＴに適用することも可能である。また、本発明を、横型ＭＯＳＦＥＴに適用することも可能である。また、本発明を、ＭＯＳＦＥＴ以外の半導体デバイスに適用することも可能である。例えば、本発明を、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）、ダイオード、又はフォトカップラに適用することも可能である。
実施形態では、樹脂層がポリイミドで形成される場合を例に説明したが、樹脂層は、例えば、シリコーン等、その他の樹脂で形成されても構わない。
実施形態では、第１の金属層がソース電極、第２の金属層がゲート配線である場合を例に説明したが、第１の金属層はソース電極に限定されず、第２の金属層はゲート配線に限定されない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１２ ソース電極（第１の金属層）
１４ ドレイン電極（第３の金属層）
１６ ゲート絶縁層
２０ 層間絶縁層（第１の絶縁層）
２２ ゲート配線（第２の金属層）
２６ 第１の保護絶縁層（第２の絶縁層）
２８ 第２の保護絶縁層（第３の絶縁層）
３０ ポリイミド層（樹脂層）
１００ ＭＯＳＦＥＴ（半導体装置）

Claims (10)

  1. 半導体層と、
    前記半導体層の上に設けられた第１の絶縁層と、
    前記第１の絶縁層の上に設けられ、アルミニウム（Ａｌ）を含む第１の金属層と、
    前記第１の絶縁層の上に設けられ、アルミニウム（Ａｌ）を含む第２の金属層と、
    前記第１の絶縁層の上に設けられ、前記第１の金属層と前記第２の金属層との間に設けられ、上面が前記第１の金属層の側面に接し、前記上面が前記第２の金属層の側面に接し、シリコン（Ｓｉ）及び窒素（Ｎ）を含む第２の絶縁層と、
    を備える半導体装置。
  2. 前記第１の金属層、前記第２の金属層、及び前記第１の絶縁層の上に設けられた樹脂層を、更に備える請求項１記載の半導体装置。
  3. 前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記第１の金属層と第２の金属層との間に設けられ、シリコン（Ｓｉ）及び酸素（Ｏ）を含む第３の絶縁層を、更に備える請求項１又は請求項２記載の半導体装置。
  4. 前記第２の絶縁層の厚さは、前記第３の絶縁層の厚さよりも薄い請求項３記載の半導体装置。
  5. 前記第２の絶縁層の前記第１の金属層と接する部分の厚さは、前記第２の絶縁層の前記第１の金属層と前記第２の金属層の間の中間位置での厚さよりも薄い請求項３記載の半導体装置。
  6. 前記第２の絶縁層は、酸素（Ｏ）を含む請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１の金属層と前記第２の金属層との間の距離は、１μｍ以上１０μｍ以下である請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第１の金属層の厚さ及び前記第２の金属層の厚さは１μｍ以上１０μｍ以下である請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記半導体層と前記第１の絶縁層との間に設けられたゲート電極を、更に備える請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第１の金属層との間に、前記半導体層が設けられた第３の金属層を、更に備える請求項１ないし請求項９いずれか一項記載の半導体装置。
JP2021152686A 2021-09-17 2021-09-17 半導体装置 Pending JP2023044581A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021152686A JP2023044581A (ja) 2021-09-17 2021-09-17 半導体装置
CN202210021426.XA CN115831878A (zh) 2021-09-17 2022-01-10 半导体装置
US17/681,469 US11967568B2 (en) 2021-09-17 2022-02-25 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021152686A JP2023044581A (ja) 2021-09-17 2021-09-17 半導体装置

Publications (1)

Publication Number Publication Date
JP2023044581A true JP2023044581A (ja) 2023-03-30

Family

ID=85522352

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021152686A Pending JP2023044581A (ja) 2021-09-17 2021-09-17 半導体装置

Country Status (3)

Country Link
US (1) US11967568B2 (ja)
JP (1) JP2023044581A (ja)
CN (1) CN115831878A (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03244126A (ja) 1990-02-22 1991-10-30 Toshiba Corp 半導体装置の製造方法
JP3176017B2 (ja) 1995-02-15 2001-06-11 株式会社東芝 半導体装置の製造方法
JP2000260768A (ja) 1999-03-05 2000-09-22 Nec Corp 半導体装置の製造方法
JP6248392B2 (ja) * 2013-01-17 2017-12-20 富士電機株式会社 半導体装置
JP2017055015A (ja) 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP7271166B2 (ja) 2018-12-21 2023-05-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN115831878A (zh) 2023-03-21
US11967568B2 (en) 2024-04-23
US20230089797A1 (en) 2023-03-23

Similar Documents

Publication Publication Date Title
JP6426642B2 (ja) 半導体装置
US10978367B2 (en) Semiconductor device and method for manufacturing the same
US8294244B2 (en) Semiconductor device having an enlarged emitter electrode
US9859395B2 (en) Semiconductor device with a passivation layer
JP3906213B2 (ja) 半導体装置
JPWO2017199706A1 (ja) 電力用半導体装置およびその製造方法
KR101236498B1 (ko) 전력 반도체장치
JP7258124B2 (ja) 半導体装置および半導体モジュール
US9735109B2 (en) Semiconductor device and semiconductor device manufacturing method
JP2023044581A (ja) 半導体装置
JP2017017145A (ja) 半導体装置
JP2019075472A (ja) 半導体装置及びその製造方法
WO2016143126A1 (ja) 半導体装置および電力変換装置
US20230343726A1 (en) High Voltage Semiconductor Device with Step Topography Passivation Layer Stack
US11916029B2 (en) Semiconductor device
US11335769B2 (en) Semiconductor device
US20230187357A1 (en) Semiconductor device
US10784109B2 (en) Semiconductor device
JP2017135273A (ja) 半導体装置およびその製造方法
US20140353675A1 (en) Electrode, mis semiconductor device and manufacturing method of electrode
KR20190052970A (ko) ＳｉＣ 전력 반도체 디바이스 및 이의 제조 방법
CN114664941A (zh) 半导体装置
JP2018160496A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240430