JP7271166B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、金－アンチモン合金層を含む裏面電極を有する半導体装置およびその製造方法に関する。
シリコン基板と、当該シリコン基板の裏面上に形成された金－アンチモン（ＡｕＳｂ）合金層を含む裏面電極と、を有する半導体装置が知られている。金－アンチモン合金層は、蒸着法またはスパッタ法により半導体ウェハ上に形成され得る（例えば、特許文献１参照）。特許文献１には、蒸着法により金－アンチモン合金層を半導体ウェハ上に形成する実施例が開示されている。
特開昭６１－２２０３４４号公報
本発明者らの検討によると、半導体ウェハのサイズが大きくなるにつれて、蒸着法では、均一な金－アンチモン合金層を半導体ウェハ上に形成することが困難となることがわかった。そこで、本発明者らは、スパッタ法により金－アンチモン合金層を形成することを検討した。しかしながら、スパッタ法により金－アンチモン合金層を形成すると、金－アンチモン合金層と半導体ウェハとのオーミック接合を形成できなかったり、裏面電極が半導体ウェハから剥がれたりして、半導体装置の特性が不十分となることがある。このため、スパッタ法により形成された金－アンチモン合金層を含む裏面電極を有する半導体装置の特性を高めるという課題がある。その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施の形態に係る半導体装置は、半導体基板と、金－アンチモン合金層を含む裏面電極とを有する。裏面電極は、半導体基板上に形成されている。金－アンチモン合金層のアンチモン濃度は、１５ｗｔ％以上かつ３７ｗｔ％以下である。金－アンチモン合金層の厚さは、２０ｎｍ以上かつ４５ｎｍ以下である。
また、一実施の形態に係る半導体装置の製造方法は、半導体ウェハを準備する工程と、金－アンチモン合金層を含む裏面電極を半導体ウェハ上に形成する工程と、を含む。金－アンチモン合金層は、スパッタ法により形成されている。裏面電極を形成する工程では、アンチモン濃度が２２ｗｔ％以上かつ３７ｗｔ％以下の金－アンチモン合金で構成されたターゲットを用いて金－アンチモン合金層を形成する。
一実施の形態によれば、半導体装置の特性を向上させることができる。
図１は、一実施の形態に係る半導体装置の構成の一例を示す要部断面図である。 図２は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図３は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図４は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図５は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図６は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図７は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図８は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図９は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１０は、一実施の形態に係る半導体装置の製造方法に含まれる工程の一例を示す要部断面図である。 図１１は、金－アンチモン合金の状態図である。 図１２は、ターゲットのアンチモン濃度と、金－アンチモン合金層のアンチモン濃度との関係を示す表である。 図１３は、実施例および比較例に係る各半導体装置について、金－アンチモン合金層のアンチモン濃度、金－アンチモン合金層の厚さ、密着性の評価結果、ＶＣＥ（ｓａｔ）の測定結果および区分を示す表である。
以下、一実施の形態に係る半導体装置およびその製造方法について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明を省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。
［半導体装置の構成］
図１は、本実施の形態に係る半導体装置ＳＤの構成の一例を示す要部断面図である。
図１に示されるように、半導体装置ＳＤは、半導体基板ＳＵＢ、絶縁層ＩＬ、第１電極ＥＬ１、第２電極ＥＬ２および裏面電極ＢＥを有する。なお、第１電極ＥＬ１および第２電極ＥＬ２をそれぞれ表面電極ともいう。
半導体基板ＳＵＢは、互いに表裏の関係にある第１面（表面）ＳＦ１および第２面（裏面）ＳＦ２を含む。半導体基板ＳＵＢの種類の例には、シリコン基板が含まれる。半導体基板ＳＵＢの第２面ＳＦ２は、裏面電極ＢＥと接触している。半導体基板ＳＵＢの厚さは、例えば、１５０μｍ以上かつ３００μｍ以下である。
図１に示されるように、半導体基板ＳＵＢは、基部ｂａｓｅと、基部ｂａｓｅ上に形成されたエピタキシャル層ｅｐｉと、を有する。半導体基板ＳＵＢのうち、エピタキシャル層ｅｐｉの厚さは、１０μｍ以上かつ１３０μｍ以下である。
半導体基板ＳＵＢの内部には、いわゆる縦型トランジスタを構成する拡散層が形成されている。ここで、縦型トランジスタとは、半導体基板ＳＵＢの第１面ＳＦ１および第２面ＳＦ２の対向方向に沿ってチャネルが形成されるトランジスタをいう。トランジスタの例には、ｎｐｎトランジスタやｐｎｐトランジスタなどのバイポーラトランジスタおよびＩＧＢＴが含まれる。本実施の形態では、上記バイポーラトランジスタは、ｎｐｎトランジスタである。当該ｎｐｎトランジスタとしては、バイポーラトランジスタとして公知の構造が採用され得る。本実施の形態では、半導体基板ＳＵＢは、第１ｎ型半導体領域ＳＲｎ１、ｐ型半導体領域ＳＲｐおよび第２ｎ型半導体領域ＳＲｎ２を含む。
第１ｎ型半導体領域ＳＲｎ１は、半導体基板ＳＵＢの内部において、ｐ型半導体領域ＳＲｐと、半導体基板ＳＵＢの第１面ＳＦ１と、半導体基板ＳＵＢの第２面ＳＦ２とに隣接している。第１ｎ型半導体領域ＳＲｎ１は、半導体基板ＳＵＢの基部ｂａｓｅおよびエピタキシャル層ｅｐｉに亘って形成されている。第１ｎ型半導体領域ＳＲｎ１は、基部ｂａｓｅに位置する第１部分ＳＲｎ１（ｂａｓｅ）と、エピタキシャル層ｅｐｉに位置する第２部分ＳＲｎ１（ｅｐｉ）と、を含む。少なくとも、半導体基板ＳＵＢの、裏面電極ＢＥ側の領域（第１部分ＳＲｎ１（ｂａｓｅ））には、ｎ型不純物（ドーパント）が含有されている。また、本実施の形態では、第１ｎ型半導体領域ＳＲｎ１のエピタキシャル層ｅｐｉは、ｐ型半導体領域ＳＲｐを覆うように形成されている。上記ｎ型不純物の例には、アンチモン原子（Ｓｂ）、リン原子（Ｐ）およびヒ素原子（Ａｓ）が含まれる。第１ｎ型半導体領域ＳＲｎ１のうち、基部ｂａｓｅに位置する第１部分ＳＲｎ１（ｂａｓｅ）の上記ｎ型不純物の濃度は、例えば、１．５×１０１８ｃｍ－３以上かつ１．２×１０１９ｃｍ－３以下である。第１ｎ型半導体領域ＳＲｎ１のうち、エピタキシャル層ｅｐｉに位置する第２部分ＳＲｎ１（ｅｐｉ）の上記ｎ型不純物の濃度は、例えば、４．７×１０１３ｃｍ－３以上かつ３．７×１０１５ｃｍ－３以下である。
ｐ型半導体領域ＳＲｐは、半導体基板ＳＵＢの内部において、第１ｎ型半導体領域ＳＲｎ１および第２ｎ型半導体領域ＳＲｎ２の間に挟まれるように形成されている。上記ｐ型不純物は、例えば、ホウ素（Ｂ）が含まれる。上記ｐ型不純物の濃度は、例えば、１．０×１０１５ｃｍ－３以上かつ２．０×１０１８ｃｍ－３以下である。
第２ｎ型半導体領域ＳＲｎ２は、半導体基板ＳＵＢの内部において、第１ｎ型半導体領域ＳＲｎ１に接触しないように、かつｐ型半導体領域ＳＲｐに隣接するように形成されている。第２ｎ型半導体領域ＳＲｎ２は、半導体基板ＳＵＢの、表面電極側の領域に形成されている。上記ｎ型不純物の例は、第１ｎ型半導体領域ＳＲｎ１に含まれるｎ型不純物と同様である。上記ｎ型不純物の濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ２．０×１０１８ｃｍ－３以下である。
絶縁層ＩＬは、半導体基板ＳＵＢの第１面ＳＦ１上に形成されている。絶縁層ＩＬには、半導体基板ＳＵＢのうち、ｐ型半導体領域ＳＲｐの一部を露出する第１開口部ＯＰ１と、第２ｎ型半導体領域ＳＲｎ２の一部を露出する第２開口部ＯＰ２と、が形成されている。絶縁層ＩＬを構成する材料は、例えば、酸化シリコン（ＳｉＯ２）である。
第１電極ＥＬ１は、第２ｎ型半導体領域ＳＲｎ２と電気的に接続されたエミッタ電極である。第１電極ＥＬ１は、絶縁層ＩＬに形成された第１開口部ＯＰ１を埋めるように絶縁層ＩＬ上に形成されている。第１電極ＥＬ１は、例えば、アルミニウムを主成分とする金属膜である。
第２電極ＥＬ２は、ｐ型半導体領域ＳＲｐと電気的に接続されたベース電極である。第２電極ＥＬ２は、絶縁層ＩＬに形成された第２開口部ＯＰ２を埋めるように絶縁層ＩＬ上に形成されている。第２電極ＥＬ２は、例えば、アルミニウムを主成分とする金属膜である。
裏面電極ＢＥは、第１ｎ型半導体領域ＳＲｎ１に電気的に接続されたコレクタ電極である。裏面電極ＢＥは、半導体基板ＳＵＢの第２面ＳＦ２上に形成されている。裏面電極ＢＥは、第１チタン層ＴｉＬ１、金－アンチモン合金層ＡｕＳｂＬ、第２チタン層ＴｉＬ２、ニッケル層ＮｉＬおよび銀層ＡｇＬを含む。
第１チタン層ＴｉＬ１は、半導体基板ＳＵＢおよび金－アンチモン合金層ＡｕＳｂＬの密着性を高めるための層である。第１チタン層ＴｉＬ１は、半導体基板ＳＵＢの第２面ＳＦ２上に形成されている。換言すると、第１チタン層ＴｉＬ１は、半導体基板ＳＵＢおよび金－アンチモン合金層ＡｕＳｂＬの間に形成されている。
第１チタン層ＴｉＬ１の厚さは、上記機能を発揮することができれば特に限定されない。しかしながら、第１チタン層ＴｉＬ１の厚さが小さすぎると、上記機能が不十分となり、半導体基板ＳＵＢおよび裏面電極ＢＥのオーミック接合が形成できなくなる傾向がある。また、第１チタン層ＴｉＬ１の厚さが大きすぎると、金－アンチモン合金層ＡｕＳｂＬから半導体基板ＳＵＢにアンチモン原子が拡散されず、半導体基板ＳＵＢおよび裏面電極ＢＥの間でオーミック接合を形成し難くなる傾向がある。たとえば、第１チタン層ＴｉＬ１の厚さは、１５ｎｍ以上かつ３０ｎｍ以下であることが好ましい。
金－アンチモン合金層ＡｕＳｂＬは、第１チタン層ＴｉＬ１上に形成されている。本実施の形態に係る半導体装置ＳＤでは、金－アンチモン合金層ＡｕＳｂＬから半導体基板ＳＵＢの内部に拡散されたアンチモン原子によって、半導体基板ＳＵＢの抵抗を低減できる。
金－アンチモン合金層ＡｕＳｂＬのアンチモン濃度は、例えば、１５ｗｔ％以上かつ３７ｗｔ％以下である。詳細については後述するが、上記アンチモン濃度が１５ｗｔ％未満かつ３７ｗｔ％超である金－アンチモン合金層ＡｕＳｂＬは、スパッタ用のターゲットの製造が困難であるため、スパッタ法により形成されることが困難である。
金－アンチモン合金層ＡｕＳｂＬの厚さは、２０ｎｍ以上かつ４５ｎｍ以下である。金－アンチモン合金層ＡｕＳｂＬの厚さが２０ｎｍ未満であると、半導体基板ＳＵＢの内部に拡散されるアンチモン原子の量が不十分となり、結果として、半導体基板ＳＵＢの抵抗を十分に低減できなくなる。また、金－アンチモン合金層ＡｕＳｂＬの厚さが４５ｎｍ超であると、半導体基板ＳＵＢの内部に拡散されるアンチモン原子の量が過剰となり、結果として、裏面電極ＢＥと半導体基板ＳＵＢとの密着性が不十分となる。上記の観点から、金－アンチモン合金層ＡｕＳｂＬの厚さは、２５ｎｍ以上かつ３５ｎｍ以下であることが好ましく、３０ｎｍ程度であることがさらに好ましい。
第２チタン層ＴｉＬ２は、金－アンチモン合金層ＡｕＳｂＬ上のニッケル層ＮｉＬの形成時にストッパとして機能する層である。第２チタン層ＴｉＬ２は、金－アンチモン合金層ＡｕＳｂＬ上に形成されている。これにより、金－アンチモン合金層ＡｕＳｂＬに拡散したシリコン原子（Ｓｉ）と、ニッケル層ＮｉＬに含まれるニッケル原子（Ｎｉ）とが互いに反応することによって、裏面電極ＢＥの抵抗が増大することを抑制できる。
第２チタン層ＴｉＬ２の厚さは、上記機能を発揮することができれば特に限定されない。たとえば、第２チタン層ＴｉＬ２の厚さは、２００ｎｍ程度である。
ニッケル層ＮｉＬは、銀層ＡｇＬのバリア膜として機能する層である。ニッケル層ＮｉＬは、第２チタン層ＴｉＬ２上に形成されている。ニッケル層ＮｉＬの厚さは、上記機能を発揮することができれば特に限定されない。たとえば、ニッケル層ＮｉＬの厚さは、４００ｎｍ程度である。
銀層ＡｇＬは、はんだとの濡れ性を高めるための層である。銀層ＡｇＬは、ニッケル層ＮｉＬ上に形成されている。銀層ＡｇＬの厚さは、上記機能を発揮することができれば特に限定されない。たとえば、銀層ＡｇＬの厚さは、１０００ｎｍ程度である。
［半導体装置の製造方法］
次いで、本実施の形態に係る半導体装置ＳＤの製造方法について説明する。図２～図１０は、半導体装置ＳＤの製造方法に含まれる工程の一例を示す要部断面図である。
半導体装置ＳＤの製造方法は、１）半導体ウェハＳＷの準備工程、２）拡散層の形成工程、３）絶縁層ＩＬの形成工程、４）表面電極（第１電極ＥＬ１および第２電極ＥＬ２）の形成工程、５）裏面電極ＢＥの形成工程、および６）アニール工程を含む。本実施の形態に係る半導体装置ＳＤの製造方法は、裏面電極ＢＥの形成工程を除いて、縦型トランジスタの製造方法として公知の方法から適宜選択され得る。
１）半導体ウェハＳＷの準備工程
まず、図２に示されるように、半導体ウェハＳＷを準備する。半導体ウェハＳＷは、互いに表裏の関係にある第１面ＳＦ１および第２面ＳＦ２を有する。半導体ウェハＳＷは、基部ｂａｓｅおよびエピタキシャル層ｅｐｉを含む。第１面ＳＦ１は、基部ｂａｓｅの表面であり、第２面ＳＦ２は、エピタキシャル層ｅｐｉの表面である。本実施の形態では、半導体ウェハＳＷは、ｎ型不純物を含むｎ型シリコン基板である。
２）拡散層の形成工程
次いで、図３に示されるように、半導体ウェハＳＷの内部に拡散層を形成する。本実施の形態では、当該拡散層として、第１ｎ型半導体領域ＳＲｎ１、ｐ型半導体領域ＳＲｐおよび第２ｎ型半導体領域ＳＲｎ２を半導体ウェハＳＷの内部に形成する。たとえば、上記拡散層の各々は、公知のフォトリソグラフィ技術およびイオン注入技術によって形成され得る。
３）絶縁層ＩＬの形成工程
次いで、図４に示されるように、第１開口部ＯＰ１および第２開口部ＯＰ２が形成された絶縁層ＩＬを半導体ウェハＳＷの第１面ＳＦ１上に形成する。たとえば、ＣＶＤ法によって絶縁層ＩＬを半導体ウェハＳＷの第１面ＳＦ１上に形成した後、フォトリソグラフィ技術およびエッチング技術によって第１開口部ＯＰ１および第２開口部ＯＰ２を絶縁層ＩＬに形成すればよい。このとき、第１開口部ＯＰ１は、第２ｎ型半導体領域ＳＲｎ２に対応する位置に形成され、第２開口部ＯＰ２は、ｐ型半導体領域ＳＲｐに対応する位置に形成される。絶縁層ＩＬを構成する材料の例には、酸化シリコン（ＳｉＯ２）が含まれる。
４）表面電極の形成工程
次いで、図５に示されるように、第１電極ＥＬ１および第２電極ＥＬ２を絶縁層ＩＬ上に形成する。たとえば、スパッタ法によって第１開口部ＯＰ１および第２開口部ＯＰ２を埋めるように、導電膜を絶縁層ＩＬ上に形成した後に、フォトリソグラフィ技術およびエッチング技術によって、当該導電膜を所望のパターンに加工することによって、第１電極ＥＬ１および第２電極ＥＬ２が形成され得る。第１電極ＥＬ１および第２電極ＥＬ２を構成する材料の例には、アルミニウムが含まれる。
５）裏面電極ＢＥの形成工程
次いで、裏面電極ＢＥを半導体ウェハＳＷの第２面ＳＦ２上に形成する。本実施の形態では、裏面電極ＢＥの形成工程は、５－１）第１チタン層ＴｉＬ１の形成工程、５－２）金－アンチモン合金層ＡｕＳｂＬの形成工程、５－３）第２チタン層ＴｉＬ２の形成工程、５－４）ニッケル層ＮｉＬの形成工程、および５－５）銀層ＡｇＬの形成工程を含む。本実施の形態に係る裏面電極ＢＥの形成方法は、金－アンチモン合金層ＡｕＳｂＬの形成工程を除いて、縦型トランジスタの裏面電極の形成方法として公知の方法から適宜選択され得る。
５－１）第１チタン層ＴｉＬ１の形成工程
まず、図６に示されるように、第１チタン層ＴｉＬ１を半導体ウェハＳＷの第２面ＳＦ２上に形成する。たとえば、第１チタン層ＴｉＬ１は、スパッタ法により形成され得る。
５－２）金－アンチモン合金層ＡｕＳｂＬの形成工程
次いで、図７に示されるように、金－アンチモン合金層ＡｕＳｂＬを第１チタン層ＴｉＬ１上に形成する。金－アンチモン合金層ＡｕＳｂＬは、スパッタ法により形成され得る。本実施の形態では、アンチモン濃度が２２ｗｔ％以上かつ３７ｗｔ％以下の金－アンチモン合金で構成されたターゲットを用いる。換言すると、本実施の形態では、融点が３６０℃以上かつ４３０℃以下の金－アンチモン合金で構成されたターゲットを用いる。当該ターゲットを用いる理由の詳細については、後述する。
上記ターゲットは、含有成分である金原子およびアンチモン原子の混合比を除いて、スパッタ用のターゲットの製造方法として公知の方法により製造され得る。直流電源の出力電力およびスパッタ時間などのスパッタ条件は、金－アンチモン合金層ＡｕＳｂＬの厚さに応じて適宜調整され得る。たとえば、直流電源の出力電力は、２ｋＷ程度であり、スパッタ時間は、１０秒程度である。
５－３）第２チタン層ＴｉＬ２の形成工程
次いで、図８に示されるように、第２チタン層ＴｉＬ２を金－アンチモン合金層ＡｕＳｂＬ上に形成する。たとえば、第２チタン層ＴｉＬ２も、スパッタ法により形成され得る。
５－４）ニッケル層ＮｉＬの形成工程
次いで、図９に示されるように、ニッケル層ＮｉＬを第２チタン層ＴｉＬ２上に形成する。たとえば、ニッケル層ＮｉＬも、スパッタ法により形成され得る。
５－５）銀層ＡｇＬの形成工程
次いで、図１０に示されるように、銀層ＡｇＬをニッケル層ＮｉＬ上に形成する。たとえば、銀層ＡｇＬも、スパッタ法により形成され得る。
６）アニール工程
次いで、裏面電極ＢＥが形成された半導体ウェハＳＷをアニール処理する。アニール処理を行うことは、金－アンチモン合金層ＡｕＳｂＬに含まれるアンチモン原子を半導体基板ＳＵＢの内部に拡散させて、半導体基板ＳＵＢの抵抗を低減させる観点から、好ましい。アニール処理は、窒素雰囲気化で行われ得る。半導体ウェハＳＷのアニール温度は、例えば、３４０℃以上かつ３６０℃以下である。
最後に、半導体ウェハＳＷをダイシングすることによって、個片化された複数の半導体装置ＳＤが得られる。
（金－アンチモン合金製ターゲット）
ここで、上記ターゲットを用いる理由について説明する。図１１は、金－アンチモン合金の状態図である。図１１において、横軸は、アンチモン濃度［ｗｔ％］を示し、縦軸は、金－アンチモン合金の融点［℃］を示す。図１１に示されるように、金－アンチモン合金の融点は、アンチモン濃度が約２５ｗｔ％のときに極小となる。また、金－アンチモン合金の融点は、アンチモン濃度が２２ｗｔ％未満かつ２７ｗｔ％超のときに、４３０℃超となる。ターゲットを構成する金－アンチモン合金の融点が４３０℃超であると、ターゲットの製造時に合金化合物に起因するクラックや割れが発生し、ターゲットを製造することが困難となる。
図１１に示されるように、アンチモン濃度が１ｗｔ％以下である場合には、金－アンチモン合金の融点が４３０℃以下となり、ターゲットを製造することは可能となる。しかしながら、この場合には、下記のとおり、半導体装置ＳＤの特性が不十分となる。
アンチモン濃度が異なる金－アンチモン合金ターゲットを用いて金－アンチモン合金層ＡｕＳｂＬを形成したときの、金－アンチモン合金層ＡｕＳｂＬのアンチモン濃度について調べた。比較のために、蒸着法により金－アンチモン合金層を形成したときの結果も示した。図１２は、ターゲットのアンチモン濃度と、金－アンチモン合金層ＡｕＳｂＬのアンチモン濃度との関係を示す表である。
図１２に示されるように、アンチモン濃度が０．６ｗｔ％のとき、同じアンチモン濃度のターゲットを用いているにもかかわらず、蒸着法により金－アンチモン合金層を形成した場合と比較して、スパッタ法により形成された金－アンチモン合金層のアンチモン濃度は、顕著に小さいことがわかる。これは、半導体基板ＳＵＢの抵抗を十分に低減するためのアンチモン原子が不足することを意味している。一方で、アンチモン濃度が２６．０ｗｔ％のとき、十分なアンチモン濃度を有する金－アンチモン合金層ＡｕＳｂＬを形成できることがわかる。これは、半導体基板ＳＵＢの抵抗の低減に寄与するアンチモン原子が、金－アンチモン合金層ＡｕＳｂＬ中に十分に存在していることを意味している。
実験によって、材料となる金－アンチモン合金の融点が高すぎるとスパッタ用のターゲットを適切に製造することが困難となることがわかった。また、アンチモン濃度が小さすぎると（１．０ｗｔ％以下）、ターゲットを製造することはできるものの、金－アンチモン合金層ＡｕＳｂＬに含有されるアンチモンの濃度が不十分となることがわかった。以上の観点から、本実施の形態では、スパッタ用のターゲットとして、アンチモン濃度が２２ｗｔ％以上かつ３７ｗｔ％以下の金－アンチモン合金で構成されたターゲットを用いる。
なお、図１２に示されるように、金－アンチモン合金層のアンチモン濃度は、ターゲットのアンチモン濃度と同程度か、それ以下であることがわかる。たとえば、スパッタ条件に応じて調整され得るが、アンチモン濃度が２２ｗｔ％以上かつ３７ｗｔ％以下の金－アンチモン合金で構成されたターゲットを用いた場合、アンチモン濃度が１５ｗｔ％以上かつ３７ｗｔ％以下である金－アンチモン合金層が形成され得る。
以上の製造方法により、実施の形態に係る半導体装置ＳＤを製造できる。なお、裏面電極ＢＥの形成工程の前に、半導体ウェハＳＷを第２面ＳＦ２側から研削し、半導体ウェハＳＷを所望の厚さに調整しておいてもよい。また、半導体ウェハＳＷの表面上の酸化膜を除去して、接触抵抗を低減する観点から、裏面電極ＢＥの形成工程の前に、裏面電極ＢＥの形成面である半導体ウェハＳＷの第２面ＳＦ２を洗浄することが好ましい。この洗浄工程は、たとえば、洗浄液（フッ化水素酸、ＨＦ：Ｈ２Ｏ＝１：９）の中に２０秒間、半導体ウェハＳＷを浸漬することによって行われ得る。
［効果］
以上のように、本実施の形態に係る半導体装置ＳＤの製造方法では、アンチモン濃度が２２ｗｔ％以上かつ３７ｗｔ％以下の金－アンチモン合金で構成されたターゲットを用いて、厚さが２０ｎｍ以上かつ４５ｎｍ以下の金－アンチモン合金層ＡｕＳｂＬを形成する。半導体装置ＳＤは、アンチモン濃度が１５ｗｔ％以上かつ３７ｗｔ％以下であり、かつ厚さが２０ｎｍ以上かつ４５ｎｍ以下の金－アンチモン合金層ＡｕＳｂＬを有する。金－アンチモン合金層ＡｕＳｂＬから半導体基板ＳＵＢの内部に、適量のアンチモン原子が拡散される。これにより、半導体基板ＳＵＢおよび裏面電極ＢＥの高い密着性と、半導体基板ＳＵＢの低抵抗化とを両立することができる。結果として、半導体装置ＳＤの特性を高めることができる。
以下、本実施の形態について、実施例を参照して詳細に説明するが、本実施の形態は、以下の実施例により限定されない。以下、金－アンチモン合金層は、本実施の形態の金－アンチモン合金層ＡｕＳｂＬに相当する。半導体基板は、本実施の形態の半導体基板ＳＵＢに相当する。裏面電極は、本実施の形態の裏面電極ＢＥに相当する。絶縁層は、本実施の形態の絶縁層ＩＬに相当する。
本実施例では、厚さが異なる金－アンチモン合金層を有する複数の半導体装置を作成した。そして、半導体基板の抵抗値を評価する観点から、コレクタ－エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））を測定した。また、半導体基板および裏面電極の密着性を評価する観点から、ピーリングテストを実施した。
１．半導体装置の製造
（１）シリコンウェハの準備
まず、半導体ウェハとして、厚さ７２５μｍのシリコンウェハを準備した。当該シリコンウェハは、基部と、当該基部上に形成されたエピタキシャル層とを有する。当該基部に含まれるアンチモン原子の濃度は、５．０×１０１８ｃｍ－３である。上記エピタキシャル層に含まれるアンチモン原子の濃度は、５．０×１０１４ｃｍ－３である。当該シリコンウェハ（基部）の抵抗率は、０．０１８Ω・ｃｍである。半導体ウェハの一部は、第１ｎ型半導体領域を構成する。
（２）拡散層の形成
次いで、上記シリコンウェハにホウ素を注入し、不純物濃度が１．０×１０１８ｃｍ－３であるｐ型半導体領域を形成した。次いで、当該ｐ型半導体領域にｎ型不純物であるリンを注入し、ｎ型不純物の濃度が５．０×１０２０ｃｍ－３である第２ｎ型半導体領域を形成した。
（３）絶縁層の形成
次いで、厚さ０．７μｍの酸化シリコン膜をシリコンウェハの表面上に形成した後に、ｐ型半導体領域を露出する第１開口部と、第２ｎ型半導体領域を露出する第２開口部と、を形成する。
（４）表面電極の形成
次いで、上記第１開口部および上記第２開口部を埋めるように、スパッタ法によりアルミニウム膜を酸化シリコン膜上に形成した。次いで、フォトリソグラフィ技術によりフォトマスクを当該アルミニウム膜上に形成した後に、ドライエッチング技術により上記アルミニウム膜を所望のパターンに加工することによって、エミッタ電極およびベース電極を形成した。
（５）保護膜の形成
次いで、ポリイミドで構成された保護膜を酸化シリコン膜上に形成した後、フォトリソグラフィ技術およびドライエッチング技術によって、上記エミッタ電極を露出するための開口部と、上記ベース電極を露出するための開口部とを、保護膜に形成した。
（６）裏面研削
次いで、シリコンウェハの裏面を研削して、シリコンウェハの厚さを２００μｍとした。
（７）裏面電極の形成
次いで、株式会社アルバック製のスパッタリング装置ＳＲＨ４２０を用いて、第１チタン層、金－アンチモン合金層、第２チタン層、ニッケル層および銀層をこの順でシリコンウェハの裏面上に形成した。第１チタン層の厚さは２０ｎｍであり、第２チタン層の厚さは２０ｎｍであり、ニッケル層の厚さは４００ｎｍであり、銀層の厚さは１０００ｎｍであった。本実施例では、アンチモン濃度が２６．０ｗｔ％の金－アンチモン合金からなるターゲットを用いて、その厚さが９ｎｍ、２０ｎｍ、４５ｎｍまたは７５ｎｍの金－アンチモン合金層を形成した。このとき、スパッタ時間を調整することで、厚さが異なる金－アンチモン合金層を形成した。たとえば、厚さ７５ｎｍの金－アンチモン合金層を形成する場合、直流電源の出力電力を２ｋＷ、スパッタ時間を１０秒に設定した。
なお、シリコンウェハ上に金－アンチモン合金層を形成した後に、各シリコンウェハについて、サーモフィッシャー・サイエンティフィック社製の誘電結合プラズマ質量分析計（ＩＣＰ－ＭＳ）を用いて、金－アンチモン合金層のアンチモン濃度を測定した。各シリコンウェハについて、金－アンチモン合金層のアンチモン濃度は、２３．０ｗｔ％であった。
（８）アニール工程
次いで、厚さが互いに異なる裏面電極を有する４種類のシリコンウェハのそれぞれについて、窒素雰囲気中で３５０℃のアニール処理を行った。
２．評価
（１）密着性の評価
厚さが互いに異なる裏面電極を有する４種類のシリコンウェハについて、ピーリングテストを実施した。具体的には、裏面電極の表面に対して、シリコンウェハに達する２．５ｍｍ角の格子形状の切れ目を形成した。次いで、株式会社寺岡製作所製のポリエステルフィルム粘着テープ（６１０Ｓ ＃２５、粘着力（幅２５ｍｍ）；９．３２Ｎ（９５０ｇｆ））を、裏面電極に貼った後、裏面電極から剥がした。このとき、裏面電極がシリコンウェハから剥がれたか否かに基づいて、シリコンウェハおよび裏面電極の密着性を評価した。各シリコンウェハについて、裏面電極の剥がれが認められなかった場合を「〇」、裏面電極の剥がれが認められた場合を「×」と評価した。
（２）コレクタ－エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））の評価
各シリコンウェハについて、ダイシングを行って、半導体装置を得た。各シリコンウェハから得られた各半導体装置について、コレクタ－エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））を測定した。測定条件として、コレクタ電流ＩＣを１．５［Ａ］、ベース電流ＩＢを１５０［ｍＡ］に設定した。実用上の観点から、ＶＣＥ（ｓａｔ）が、２３０ｍＶ以下のときを合格と判断した。
（３）結果
図１３は、各半導体装置（シリコンウェハ）について、金－アンチモン合金層のアンチモン濃度、金－アンチモン合金層の厚さ、密着性の評価結果、ＶＣＥ（ｓａｔ）の測定結果、および区分を示す表である。
図１３に示されるように、金－アンチモン合金層の厚さが９ｎｍの場合、ＶＣＥ（ｓａｔ）が高かった。これは、金－アンチモン合金層の厚さが薄く、シリコン基板へ拡散されるアンチモン原子の量が不十分となり、結果として、シリコン基板の抵抗が十分に低減できなかったと考えられる。また、金－アンチモン合金層の厚さが７５ｎｍの場合、シリコン基板および裏面電極の密着性が不十分であった。これは、金－アンチモン合金層の厚さが大きく、シリコン基板へ拡散されるアンチモン原子の量が過剰となり、結果として、裏面電極がシリコン基板から剥離したと考えられる。
一方で、図１３に示されるように、金－アンチモン合金層のアンチモン濃度が、１５ｗｔ％以上かつ３７ｗｔ％以下であり、金－アンチモン合金層の厚さが２０ｎｍ以上かつ４５ｎｍ以下である場合、ＶＣＥ（ｓａｔ）が低く、かつシリコン基板および裏面電極の密着性も優れていた。すなわち、本実施例によれば、シリコン基板の低抵抗化と、シリコン基板および裏面電極の密着性とを両立できる半導体装置を提供できることがわかる。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
また、特定の数値例について記載した場合であっても、理論的に明らかにその数値に限定される場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値であってもよい。また、成分については、「Ａを主要な成分として含むＢ」などの意味であり、他の成分を含む態様を排除するものではない。
ＡｇＬ 銀層
ＡｕＳｂＬ 金－アンチモン合金層
ｂａｓｅ 基部
ＢＥ 裏面電極
ＥＬ１ 第１電極
ＥＬ２ 第２電極
ｅｐｉ エピタキシャル層
ＩＬ 絶縁層
ＮｉＬ ニッケル層
ＯＰ１ 第１開口部
ＯＰ２ 第２開口部
ＳＤ 半導体装置
ＳＦ１ 第１面
ＳＦ２ 第２面
ＳＲｎ１ 第１ｎ型半導体領域
ＳＲｎ２ 第２ｎ型半導体領域
ＳＲｐ ｐ型半導体領域
ＳＵＢ 半導体基板
ＳＷ 半導体ウェハ
ＴｉＬ１ 第１チタン層
ＴｉＬ２ 第２チタン層

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成された、金－アンチモン合金層を含む裏面電極と、
    を有し、
    前記金－アンチモン合金層のアンチモン濃度は、１５ｗｔ％以上かつ３７ｗｔ％以下であり、
    前記金－アンチモン合金層の厚さは、２０ｎｍ以上かつ４５ｎｍ以下であり、
    前記裏面電極は、前記半導体基板および前記金－アンチモン合金層の間に形成されたチタン層をさらに含み、
    前記チタン層の厚さは、１５ｎｍ以上かつ３０ｎｍ以下である、半導体装置。
  2. 前記金－アンチモン合金層の厚さは、２５ｎｍ以上かつ３５ｎｍ以下である、請求項１に記載の半導体装置。
  3. 前記半導体基板は、シリコン基板である、請求項１に記載の半導体装置。
  4. 前記半導体基板の、前記裏面電極側の領域には、ｎ型不純物が含有されている、請求項１に記載の半導体装置。
  5. 前記ｎ型不純物は、アンチモン原子、リン原子またはヒ素原子である、請求項４に記載の半導体装置。
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