KR100790267B1 - 반도체 소자의 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 트랜지스터는 저농도의 제1 도전형 층이 형성된 고농도의 제1 도전형 기판, 상기 제1 도전형 층 위에 형성된 저농도 제2 도전형 층, 상기 제2 도전형 층 위에 형성된 고농도 제2 도전형 불순물 영역 및 상기 제2 도전형 불순물 영역 위에 형성된 고농도 제1 도전형 불순물 영역이 형성된 반도체 기판, 상기 반도체 기판의 상기 제1 도전형 층의 깊이까지 형성된 트렌치, 상기 트렌치 내벽에 형성된 게이트 절연막, 상기 트렌치 내벽의 상기 게이트 절연막 상에 형성된 폴리실리콘막 및 상기 트렌치 내부의 상기 폴리실리콘막 상에 형성되며 상기 트렌치를 매립하는 금속막을 포함하는 반도체 소자의 트랜지스터를 포함한다. 따라서 게이트 전극의 표면 저항이 금속막에 의해 낮게 유지되어 트랜지스터의 구동 속도가 빨라진 고성능 트랜지스터를 구현할 수 있는 효과가 있다.
반도체 소자, 트랜지스터, 게이트 전극

Description

반도체 소자의 트랜지스터 및 그 제조방법 {Transistor of semiconductor device and method for fabricating the same}
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 나타낸 공정도들이다.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자의 게이트 전극에서 게이트 저항값을 줄여 트랜지스터의 구동 속도를 향상시킬 수 있는 반도체 소자의 모스 전계효과 트랜지스터 및 그의 제조 방법에 관한 것이다.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 꾸준히 발전되고 있다. 이렇게 반도체 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다.
이에 반도체 소자의 미세화에 따라 반도체 소자가 고집적화되어 감에 따라 모스전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)의 게이트 전극 또는 비트 라인 등의 배선 선폭 또한 줄어들고 있는 실정이다.
그런데, 최근에는 반도체 소자의 고집적화에 따라 게이트 전극의 선폭(CD : Critical Dimension)이 축소되고 있는데, 게이트 전극의 선폭이 줄어들수록 게이트 전극의 표면 저항값이 증가하게 된다. 이에 게이트 전극을 폴리실리콘막과 실리사이드가 적층된 폴리사이드로 구성하고 있지만, 게이트 전극의 저항을 낮추는데는 한계가 있다. 따라서 게이트 전극의 저항이 높아질 경우 모스전계효과 트랜지스터의 워드 라인 구동 속도가 느려져 결국 트랜지스터의 성능이 저하된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 폴리실리콘막 상부에 금속층이 적층된 저저항의 게이트 전극을 구성하여 게이트 전극의 낮아진 저항값에 의해 트랜지스터의 구동 속도를 빠르게 향상시킬 수 있는 반도체 소자의 모스전계효과 트랜지스터의 제조방법을 제공하는데 있다.
상기의 기술적 과제를 해결하기 위한 본 발명의 일 실시예는 저농도의 제1 도전형 층이 형성된 고농도의 제1 도전형 기판, 상기 제1 도전형 층 위에 형성된 저농도 제2 도전형 층, 상기 제2 도전형 층 위에 형성된 고농도 제2 도전형 불순물 영역 및 상기 제2 도전형 불순물 영역 위에 형성된 고농도 제1 도전형 불순물 영역이 형성된 반도체 기판, 상기 반도체 기판의 상기 제1 도전형 층의 깊이까지 형성된 트렌치, 상기 트렌치 내벽에 형성된 게이트 절연막, 상기 트렌치 내벽의 상기 게이트 절연막 상에 형성된 폴리실리콘막 및 상기 트렌치 내부의 상기 폴리실리콘 막 상에 형성되며 상기 트렌치를 매립하는 금속막을 포함하는 반도체 소자의 트랜지스터를 제시한다.
상기 게이트 절연막은 열산화막인 것이 바람직하다.
상기 폴리실리콘막은 100Å~1000Å의 두께인 것이 바람직하다.
상기 폴리실리콘막과 상기 금속막 사이에 장벽 금속막이 더 형성되어 있는 것이 바람직하다.
상기 장벽 금속막은 탄탈륨(Ta), 탄탈륨질화막(TaN), 티타늄(Ti) 또는 티타늄질화막(TiN)인 것이 바람직하다.
상기 금속막은 알루미늄막인 것이 바람직하다.
상기 금속막 상에, 콘택 및 상기 콘택에 연결된 배선이 형성되어 있는 층간 절연막을 더 포함하는 것이 바람직하다.
상기의 기술적 과제를 해결하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 고농도의 제1 도전형 반도체 기판 위에 저농도의 제1 도전형 층을 형성하는 단계, 상기 제1 도전형 층 위에 저농도 제2 도전형 층을 형성하는 단계, 상기 제2 도전형 층 위에 고농도 제2 도전형 불순물 영역을 형성하는 단계, 상기 제2 도전형 불순물 영역 위에 고농도 제1 도전형 불순물 영역을 형성하는 단계, 상기 저농도의 제1 도전형 층의 깊이까지 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함하는 상기 결과물 전면에 게이트 절연막을 형성하는 단계, 상기 트렌치 내벽의 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계, 상기 트렌치 내부의 상기 폴리실리콘막 상에 상기 트렌치를 매립하는 질화막을 형성하는 단계, 상기 질화막이 형성된 결과물에 화학적기계적 연마 공정을 실시하여 상기 반도체 기판의 고농도 제1 도전형 불순물 영역을 노출시키는 단계, 상기 결과물 상에 잔존하는 질화막을 제거하는 단계, 상기 결과물의 폴리실리콘막 상에 금속층을 증착하는 단계 및 상기 금속층이 증착된 결과물에 에치백 공정을 실시하여 상기 트렌치 내부의 폴리실리콘막 상에만 금속막을 형성하는 단계를 포함한다.
상기 게이트 절연막은 열산화막인 것이 바람직하다.
상기 폴리실리콘막은 100Å~1000Å의 두께로 형성하는 것이 바람직하다.
상기 결과물 상에 잔존하는 질화막을 제거하는 단계와 상기 결과물의 폴리실리콘막 상에 금속층을 증착하는 단계 사이에 장벽 금속막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 장벽 금속막은 탄탈륨(Ta), 탄탈륨질화막(TaN), 티타늄(Ti) 또는 티타늄질화막(TiN)인 것이 바람직하다.
상기 금속막은 알루미늄막인 것이 바람직하다.
상기 트렌치 내부의 폴리실리콘막 상에만 금속층을 형성하는 단계 이후에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 상기 금속막, 고농도 제1 도전형 불순물 영역 및 고농도의 제1 도전형 반도체 기판을 드러내는 콘택 홀을 형성하는 단계, 상기 콘태홀을 도포트 실리콘 또는 금속으로 매립하여 콘택을 형성하는 단계 및 상기 콘택에 연결된 배선을 형성하는 단계를 더 포함하는 하는 것이 바람직하다.
상기 층간 절연막은 USG 또는 HDP의 산화막을 증착하여 형성되는 것이 바람 직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 “위에”있다고 할 때, 이는 다른 부분 “바로 위에” 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 “바로 위에”있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 나타낸 공정단면도이다.
도 1을 참조하면, N+ 기판(10) 상에 N-타입 에피텍셜층(Nepi, 12)을 형성하고, N-타입 에피텍셜층(Nepi, 12)내에 붕소(B)를 도핑하여 P-타입 바디 확산층(Pb, 14)을 형성하고, P-타입 바디 확산층(Pb, 14) 상에는 P+ 고농도 불순물층(16)을 형성한다. 그리고 P+ 고농도 불순물층(16) 상에 비소(As) 또는 인(P) 등을 도핑하여 N+ 소스 영역(18)을 형성한다.
이렇게 형성된 반도체 기판(100)상에 게이트 전극이 형성될 부위를 노출시키는 포토레지스트 패턴(20)을 형성하고 이를 마스크로 이용하여 반도체 기판을 반응 성 이온 식각(RIE)에 의하여 식각한다. 그리하여 N- 타입 에피텍셜층(Nepi, 12)까지 식각된 트렌치(30)를 형성하고, 포토레지스트 패턴을 제거한다.
이어 도 2에 도시된 바와 같이, 트렌치(30)가 형성된 반도체 기판(100) 전면에 게이트 절연막(40)으로서 열산화막을 형성하고 그 위에 게이트 적극용 도전막으로서 폴리실리콘막(polysilicon)(50)을 증착한다. 이때 폴리실리콘막(50)은 100Å~1000Å 정도로 증착하는데, 너무 두껍게 증착시키면 이후 게이트 전극용 금속막의 두께가 줄어들어 게이트 도전층을 원하는 저항값으로 낮출 수 없으므로 가능한한 낮게 증착하는 것이 바람직하다.
이어 도 3에 도시된 바와 같이, 폴리실리콘막(50) 상에 질화막(60)을 형성한다.
이어서 도 4에 도시된 바와 같이, 화학적 기계적 연마 공정을 실시하여 트렌치(30)내에 게이트 절연막 패턴(45), 폴리실리콘 패턴(55) 및 질화막 패턴(65)을 형성한다. 그리고 질화막 패턴(65)을 식각에 의하여 제거한다.
그리고 도 5에 도시된 바와 같이, 그리고 질화막 패턴(65)이 제거된 트렌치 상에 탄탈륨(Ta) 또는 탄탈륨질화막(TaN), 티타늄(Ti) 또는 티타늄질화막(TiN) 등을 증착하여 장벽 금속막(70)을 형성한다.
이어서 도 6에 도시된 바와 같이, 상기 구조물의 트렌치가 매립되도록 금속을 증착하여 금속층(80)을 형성한다. 상기 금속은 알루미늄막(Al)일 수 있다.
이어서 도 7에 도시된 바와 같이, 상기 금속층(80)에 에치백 공정을 실시하여 트렌치 내에 매립된 금속막(85)을 형성한다. 또는 상기 금속층(80)에 화학적 기계적 연마 공정을 실시하여 반도체 기판의 표면이 드러날 때까지 상기 금속층(80)을 평탄화하여 금속막(85)을 형성할 수 있다. 그리하여 폴리실리콘 패턴(55)과 금속막(85)으로 형성된 게이트 전극(200)을 형성한다.
그리고 도 8에 도시된 바와 같이, 기판 전면에 층간 절연막(90)으로서 USG(Undoped Silicate Glass) 또는 HDP(High Doped Plasma) 산화막을 증착한다. 이후 콘택 마스크를 이용한 건식 식각으로 층간 절연막(90)을 식각하여 게이트 전극의 금속막(85), N+ 소스 영역(18) 및 드레인 영역인 N+ 기판(10)이 드러나는 콘택홀을 형성하고 배선 공정을 진행하여 콘택홀에 도전막으로서 도프트 폴리실리콘 또는 금속이 매립된 콘택(110)과 상기 콘택에 연결된 배선(120)을 형성한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
이상 설명한 바와 같이, 본 발명은 반도체 기판에 트렌치를 형성하고 그 트렌치에 폴리실리콘막과 금속막이 적층된 스택 구조의 게이트 전극을 제조하여 게이트 전극의 표면 저항이 금속막에 의해 낮게 유지되면서 트랜지스터 구동이 게이트 절연막과 접해있는 폴리실리콘막이 좌우하게 되므로 트랜지스터의 구동 속도가 빨라진 고성능 트랜지스터를 구현할 수 있는 효과가 있다.

Claims (15)

  1. 저농도의 제1 도전형 층이 형성된 고농도의 제1 도전형 기판, 상기 제1 도전형 층 위에 형성된 저농도 제2 도전형 층, 상기 제2 도전형 층 위에 형성된 고농도 제2 도전형 불순물 영역 및 상기 제2 도전형 불순물 영역 위에 형성된 고농도 제1 도전형 불순물 영역이 형성된 반도체 기판,
    상기 반도체 기판의 상기 제1 도전형 층의 깊이까지 형성된 트렌치,
    상기 트렌치 내벽에 형성된 게이트 절연막,
    상기 트렌치 내벽의 상기 게이트 절연막 상에 100Å~1000Å의 두께로 형성된 폴리실리콘막 및
    상기 트렌치 내부의 상기 폴리실리콘막 상에 형성되며 상기 트렌치를 매립하는 금속막을 포함하는 반도체 소자의 트랜지스터.
  2. 제1항에서,
    상기 게이트 절연막은 열산화막인 반도체 소자의 트랜지스터.
  3. 삭제
  4. 제1항에서,
    상기 폴리실리콘막과 상기 금속막 사이에 장벽 금속막이 더 형성되어 있는 반도체 소자의 트랜지스터.
  5. 제4항에서,
    상기 장벽 금속막은 탄탈륨(Ta), 탄탈륨질화막(TaN), 티타늄(Ti) 또는 티타늄질화막(TiN)인 반도체 소자의 트랜지스터.
  6. 제1항에서,
    상기 금속막은 알루미늄막인 반도체 소자의 트랜지스터.
  7. 제1항에서,
    상기 금속막 상에, 콘택 및 상기 콘택에 연결된 배선이 형성되어 있는 층간 절연막을 더 포함하는 반도체 소자의 트랜지스터.
  8. 반도체 소자의 트랜지스터 제조 방법에 있어서,
    고농도의 제1 도전형 반도체 기판 위에 저농도의 제1 도전형 층을 형성하는 단계,
    상기 제1 도전형 층 위에 저농도 제2 도전형 층을 형성하는 단계,
    상기 제2 도전형 층 위에 고농도 제2 도전형 불순물 영역을 형성하는 단계,
    상기 제2 도전형 불순물 영역 위에 고농도 제1 도전형 불순물 영역을 형성하는 단계,
    상기 저농도의 제1 도전형 층의 깊이까지 기판을 식각하여 트렌치를 형성하는 단계,
    상기 트렌치를 포함한 상기 제1 도전형 불순물 영역 위에 게이트 절연막을 형성하는 단계,
    상기 트렌치 내벽의 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계,
    상기 트렌치 내부의 상기 폴리실리콘막 상에 상기 트렌치를 매립하는 질화막을 형성하는 단계,
    상기 제1 도전형 불순물 영역이 노출되도록 상기 질화막, 폴리실리콘막, 게이트 절연막을 화학적기계적 연마하는 단계,
    상기 트렌치 내부에 잔존된 질화막을 제거하는 단계,
    상기 폴리실리콘막, 게이트 절연막, 제1 도전형 불순물 영역 위에 금속층을 증착하는 단계 및
    상기 제1도전형 불순물 영역이 노출되도록 상기 금속층을 에치백하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법.
  9. 제8항에서,
    상기 게이트 절연막은 열산화막인 반도체 소자의 트랜지스터 제조방법.
  10. 제8항에서,
    상기 폴리실리콘막은 100Å~1000Å의 두께로 형성하는 반도체 소자의 트랜지스터 제조방법.
  11. 제8항에서,
    상기 트렌치 내부에 잔존된 질화막을 제거하는 단계는
    상기 잔존된 질화막이 제거된 후, 상기 폴리실리콘막, 게이트 절연막, 제1 도전형 불순물 영역 위에 장벽 금속막을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법.
  12. 제11항에서,
    상기 장벽 금속막은 탄탈륨(Ta), 탄탈륨질화막(TaN), 티타늄(Ti) 또는 티타늄질화막(TiN)인 반도체 소자의 트랜지스터 제조방법.
  13. 제8항에서,
    상기 금속막은 알루미늄막인 반도체 소자의 트랜지스터 제조방법.
  14. 제8항에서,
    상기 트렌치 내부의 폴리실리콘막 상에만 금속층을 형성하는 단계 이후에
    층간 절연막을 형성하는 단계,
    상기 층간 절연막을 식각하여 상기 금속막, 고농도 제1 도전형 불순물 영역 및 고농도의 제1 도전형 반도체 기판을 드러내는 콘택 홀을 형성하는 단계,
    상기 콘태홀을 도포트 실리콘 또는 금속으로 매립하여 콘택을 형성하는 단계 및
    상기 콘택에 연결된 배선을 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조방법.
  15. 제14항에서,
    상기 층간 절연막은 USG 또는 HDP의 산화막을 증착하여 형성된 반도체 소자의 트랜지스터 제조방법.
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