KR100945870B1 - 반도체 소자의 다층 배선 형성 방법 - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000011810 insulating material Substances 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000001020 plasma etching Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 abstract description 12
- 230000007547 defect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
본 발명은 반도체 소자의 다층 배선 형성 방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판 전면에 게이트 전극을 형성한 후 게이트 전극을 이온 주입 마스크로 이용하여 저농도 이온주입 공정을 실시하고, 반도체 기판 전면에 1차 측벽 스페이서 형성용 절연 물질을 증착한 후 1차 측벽 스페이서 형성용 절연 물질을 부분 식각하여 게이트 전극 측벽에 1차 측벽 스페이서를 형성하며, 1차 측벽 스페이서가 형성된 반도체 기판 전면에 2차 측벽 스페이서 형성용 절연 물질을 증착한 후 2차 측벽 스페이서 형성용 절연 물질을 식각하여 게이트 전극 측벽에 2차 측벽 스페이서를 형성하는 것을 특징으로 한다. 본 발명에 의하면, 반도체 소자의 다층 배선 구조를 형성함에 있어, 1차 및 2차 측벽 식각 과정을 거쳐 LDD 영역을 확보하면서 게이트 간 간격을 확보함으로써, 층간 절연막(PMD) 보이드(void)를 방지하고 액티브 영역(active area)의 결함(defect)을 최소화할 수 있다.
측벽, 스페이서, 갭필
Description
본 발명은 반도체 소자 제조 기술에 관한 것으로서, 특히 안정적인 갭필(gap-fill) 영역을 확보하는데 적합한 반도체 소자의 다층 배선 형성 방법에 관한 것이다.
반도체 제조 기술의 발달에 따른 소자의 고집적화로 인해 회로상의 금속 배선은 점차 미세한 선폭으로 형성되었으며, 그 배선 간의 간격 또한 미세화되는 추세이다.
그리고 소자의 크기를 줄이기 위해 다층 배선 구조를 채택하는데, 상기 다층 배선 구조에서 스페이서(spacer)의 역할은 라이트 도핑(light doping)인 LDD(Light Doped Drain) 영역과 S/D(Source/Drain) 영역을 분리해 주고, 후속 공정에서 실리사이드(silicide) 형성시 기판과 게이트의 분리 역할 뿐만 아니라, 콘택트 미스얼라인(contact misalign)의 마진(margin)을 높여주는 역할까지 하고 있다.
도 1은 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법, 예컨대 측벽 스페이서 제조 방법을 설명하기 위한 공정 순서도이다.
도 1을 참조하면, 종래 기술에 의한 반도체 소자의 측벽 스페이서 제조 방법은 다음과 같이 진행된다.
우선, 반도체 기판(10)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(12)을 형성한다. 예를 들어, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(Shallow Trench Isolation : 이하 STI라 함)형 소자 분리막(12)을 형성한다.
소자 분리막(12)이 형성된 반도체 기판(10) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(16)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(14)을 형 성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.
그 다음 게이트 전극(16)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(도시 생략)을 형성한다.
반도체 기판(10) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(16) 측벽에 스페이서(18)를 형성한다.
그 다음 스페이서(18) 및 게이트 전극(16)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(도시 생략)을 형성한다.
계속해서, 게이트 전극(16), 소스/드레인 영역을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막으로서, 실리콘 질화막(SiN)을 형성한 후, 그 상부에 층간 절연막(PMD)(20)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 증착한다. 여기서, 층간 절연막(PMD)(20)은 하부의 반도체 소자 사이의 공간을 갭필하는 역할을 한다.
이후, 콘택홀 형성을 위한 패터닝 공정과 식각 공정, 그리고 텅스텐 증착, CMP 공정 등을 통해 최종적으로 도 1과 같은 배선 구조를 형성한다.
그런데, 이와 같은 종래의 측벽 형성 방법에서는, 소자가 고집적화 되어 갈수록 게이트 간격이 작아지고, 이에 따라 측벽간의 간격도 작아지는데, 이러한 현상은 층간 절연막(PMD) 증착시 갭필을 어렵게 한다는 단점이 있다. 즉, 도 1에 도시한 바와 같이, 측벽간의 간격이 너무 좁아져서 불완전한 갭필 영역(A)이 발생될 수 있는데, 이러한 불완전한 층간 절연막(PMD) 갭필은 이후 소자에 치명적인 문제들, 예컨대 리키지(leakage) 등과 같은 제반 문제를 야기하게 되었다.
이에 본 발명은, 반도체 소자 제조 공정에서 측벽 프로파일(profile)을 개선하여 층간 절연막(PMD) 갭필시 발생하는 보이드(void) 문제를 해결할 수 있는 반도체 소자의 다층 배선 형성 방법을 제공하고자 한다.
본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 소자 분리막이 형성된 반도체 기판 전면에 게이트 전극을 형성한 후 상기 게이트 전극을 이온 주입 마스크로 이용하여 저농도 이온주입 공정을 실시하는 과정과, 상기 반도체 기판 전면에 1차 측벽 스페이서 형성용 절연 물질을 증착한 후 상기 1차 측벽 스페이서 형성용 절연 물질이 부분 식각되도록 상기 게이트 전극의 측면의 갭필 영역에 해당하는 지역에 잔여 산화막으로서 잔존하는 1차 측벽 스페이서를 형성하는 과정과, 상기 1차 측벽 스페이서가 형성된 반도체 기판 전면에 2차 측벽 스페이서 형성용 절연 물질을 증착한 후 상기 2차 측벽 스페이서 형성용 절연 물질을 식각하여 상기 게이트 전극의 측면에 2차 측벽 스페이서를 형성하는 과정을 포함하는 반도체 소자의 다층 배선 형성 방법을 제공한다.
본 발명에 의하면, 반도체 소자의 다층 배선 구조를 형성함에 있어, 1차 및 2차 측벽 식각 과정을 거쳐 LDD 영역을 확보하면서 게이트 간 간격을 확보함으로써, 층간 절연막(PMD) 보이드(void)를 방지하고 액티브 영역(active area)의 결함(defect)을 최소화할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 방법, 예컨대 측벽 스페이서 제조 방법을 설명하기 위한 공정 순서도이다.
도 2a 내지 도 2e를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 과정은 다음과 같이 진행된다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 셀로우 트렌치(STI : Shallow Trench Isolation)형 소자 분리막(102)을 형성한다.
소자 분리막(102)이 형성된 반도체 기판(100) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 증착한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘 이외에, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나, 또는 이의 복합물로 구성될 수 있다.
사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(106)을 형성하며, 그 아래의 절연막 또한 건식 식각하여 게이트 절연막(104)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.
그 다음 게이트 전극(106)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어, n형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(미도시됨)을 형성한다.
이후 도 2b에서는, 반도체 기판(100) 전면에 1차 측벽 스페이서 형성용 산화막(108)을 증착한다.
그런 다음, 도 2c에서는, 상기 1차 측벽 스페이서 형성용 산화막(108)을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106) 측벽에 1차 측벽 스페이서(108')를 형성한다. 상기 1차 측벽 스페이서(108')를 형성하기 위해서는, 상기 1차 측벽 스페이서 형성용 산화막(108)의 식각시 식각율을 조절하여 게이트 전극(106)의 측면, 예컨대 도 1의 갭필 영역(A)에 해당하는 지역에 잔여 산화막으로서 잔존할 수 있어야 한다.
한편, 도 2d에서는, 상기 도 2c의 공정 진행 후의 반도체 기판(100) 전면에 2차 측벽 스페이서 형성용 질화막(110)을 증착한다. 도 2c의 1차 측벽 스페이서(108')로 인해 2차 측벽 스페이서 형성용 질화막(110)의 증착 프로파일은 도 2d와 같이 형성될 수 있다. 이때의 2차 측벽 스페이서 형성용 질화막으로는, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)이 적용될 수 있다.
끝으로, 도 2e에서는, 상기 2차 측벽 스페이서 형성용 질화막(110)을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(106) 측벽에 2차 측벽 스페이서(110')를 형성한다.
즉, 본 실시예에서는, 1차 측벽 스페이서(108') 및 2차 측벽 스페이서(110')를 도 2c 및 도 2e에 예시한 바와 같이 형성함으로써, 후속되는 층간 절연막(PMD)을 증착하기 이전에 액티브 영역에 대한 결함들을 현저히 감소시킬 수 있다.
2차 측벽 스페이서(110')를 형성한 이후의 최종 프로파일은 도 2e에 예시한 바와 같으며, 도 2e에 도시한 바와 같이, 기존의 측벽 프로파일과 비교할 때 LDD 영역을 확보할 수 있을 뿐만 아니라, 게이트 간 간격도 확보할 수 있다.
다른 한편, 상기 도 2e의 공정 이후에는, 1차/2차 측벽 스페이서(108')(110') 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어, n형 도펀트를 고농도로 이온 주입)을 실시하여 소스/드레인 영역(도시 생략)을 형성한다.
계속해서, 게이트 전극(106), 소스/드레인 영역을 갖는 모스 트랜지스터 등과 같은 반도체 소자가 형성된 반도체 기판 구조물 전면에 식각 정지막으로서, 실리콘 질화막(SiN)을 형성한 후, 그 상부에 층간 절연막(PMD)으로서, 갭필 특성이 우수한 O3-TEOS 산화막, BPSG 절연막, HDP CVD 산화막 등의 절연막을 증착한다. 여기서, 층간 절연막(PMD)은 하부의 반도체 소자 사이의 공간을 갭필하는 역할을 한다.
이상과 같이, 본 발명은 기존의 측벽 스페이서 구조를 갖는 소자의 제작 방법과 달리, 층간 절연막(PMD)을 증착하기 앞서, 1차 및 2차 측벽 식각 과정을 거쳐 LDD 영역을 확보하면서 게이트 간 간격을 확보함으로써, 층간 절연막(PMD) 보이드를 방지하고 액티브 영역(active area)의 결함(defect)을 최소화하도록 구현한 것이다.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
도 1은 종래 기술에 의한 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층 배선 형성 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
104 : 게이트 절연막 106 : 게이트 전극
108 : 1차 측벽 스페이서 형성용 산화막
110 : 2차 측벽 스페이서 형성용 질화막
Claims (6)
- 소자 분리막이 형성된 반도체 기판 전면에 게이트 전극을 형성한 후 상기 게이트 전극을 이온주입 마스크로 이용하여 저농도 이온주입 공정을 실시하는 과정과,상기 반도체 기판 전면에 1차 측벽 스페이서 형성용 절연 물질을 증착한 후 상기 1차 측벽 스페이서 형성용 절연 물질이 부분 식각되도록 식각율을 조절하여 상기 게이트 전극의 측면의 갭필 영역에 해당하는 지역에 잔여 산화막으로서 잔존하는 1차 측벽 스페이서를 형성하는 과정과,상기 1차 측벽 스페이서가 형성된 반도체 기판 전면에 2차 측벽 스페이서 형성용 절연 물질을 증착한 후 상기 2차 측벽 스페이서 형성용 절연 물질을 식각하여 상기 게이트 전극의 측면에 2차 측벽 스페이서를 형성하는 과정과,상기 1차 측벽 스페이서 및 상기 2차 측벽 스페이서, 상기 게이트 전극을 이온주입 마스크로 이용하여 고농도 이온주입 공정을 실시하여 소스/드레인 영역을 형성하는 과정을 포함하는 반도체 소자의 다층 배선 형성 방법.
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- 제 1 항에 있어서,상기 2차 측벽 스페이서 형성용 절연 물질은, 실리콘 질화막(SiN)인 반도체 소자의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 2차 측벽 스페이서 형성용 절연 물질은, 실리콘 산화질화막(SiON)인 반도체 소자의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 1차 측벽 스페이서 형성용 절연 물질 및 2차 측벽 스페이서 형성용 절연 물질은 반응성 이온 식각(RIE) 공정에 의해 제거되는 것을 특징으로 하는 반도 체 소자의 다층 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070138897A KR100945870B1 (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자의 다층 배선 형성 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020070138897A KR100945870B1 (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자의 다층 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090070771A KR20090070771A (ko) | 2009-07-01 |
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Family
ID=41322273
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| KR1020070138897A KR100945870B1 (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자의 다층 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100945870B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9093303B2 (en) * | 2012-07-19 | 2015-07-28 | Texas Instruments Incorported | Spacer shaper formation with conformal dielectric film for void free PMD gap fill |
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-
2007
- 2007-12-27 KR KR1020070138897A patent/KR100945870B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20010045138A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 반도체 장치 제조방법 |
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|---|---|
| KR20090070771A (ko) | 2009-07-01 |
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