JP2010034140A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】セルフアラインコンタクトを形成する際に、エクステンション領域及びソースドレイン領域におけるシリサイド化されていない部分とコンタクトとが接触することがない半導体装置を実現できるようにする。
【解決手段】半導体装置は、ゲート電極１３の側壁の上から半導体基板１１の上に亘って形成されたＬ字サイドウォール１４と、層間絶縁膜２２と、Ｌ字サイドウォール１４に覆われたエクステンション領域１６と、一部がＬ字サイドウォール１４に覆われたソースドレイン領域１５と、ソースドレイン領域１５におけるＬ字サイドウォール１４に覆われていない部分に形成されたシリサイド層１７と、シリサイド層１７と接続されたコンタクト１７とを備えている。Ｌ字サイドウォール１４は、層間絶縁膜２２と比べてエッチングレートが小さい絶縁材料により形成されている。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、セルフアラインコンタクトを有する半導体装置及びその製造方法に関する。

近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、トランジスタの微細化が進められている。従って、トランジスタを高密度に配置するためにゲート間隔を狭くする必要がある。一方、ソースドレインと配線とを接続するつなぐコンタクト形成する必要があり、ゲート間隔はコンタクトとゲートとがショートしないだけの間隔を確保する必要がある。また、露光機による下地との位置合わせの精度を考慮したマージンも必要となる。

コンタクトの形成方法としてセルフアラインコンタクト(自己整合コンタクト)が提案されている（例えば、特許文献１を参照。）。セルフアラインコンタクトは、層間膜に用いる酸化（ＳｉＯ₂）膜よりもエッチング速度が遅い窒化シリコン（ＳｉＮ）膜をゲート電極を囲むように堆積しておき、ＳｉＯ₂膜とＳｉＮ膜のエッチング速度差を使用してゲートには接触しないようコンタクトを形成する技術である。これにより、位置合わせのずれに対するマージンを低減することが可能となる。
特開２００１−２３０３８３号公報

しかしながら、前記従来のセルフアラインコンタクトにおいては、ＳｉＯ₂膜のエッチング途中の早い段階においてＳｉＮ膜が露出してしまう。このため、ＳｉＮ膜がＳｉＯ₂膜をエッチングするためのプラズマにさらされる。ＳｉＮ膜は、ＳｉＯ₂膜よりもエッチング速度が遅いが、全くエッチングされないわけではない。このため、ＳｉＯ₂膜と共にＳｉＮ膜のエッチングが進行する。このため、ＳｉＯ₂膜である層間絶縁膜１２２をエッチングしてコンタクトホール１２２ａを形成する際に、図６に示すように、ゲート電極１１３のサイドウォールであるＳｉＮ膜１２１の一部がエッチングされ、エクステンション領域１１６が露出したり、ソースドレイン領域１１５におけるシリサイド層１１７が形成されていない部分が露出したりするおそれがある。

エクステンション領域１１６が露出した開口部に導電性材料を埋め込みコンタクトを形成すると、コンタクトとエクステンション領域１１６とが接触してしまう。浅い接合であるエクステンション領域１１６とコンタクトとが接触すると、リーク電流が増大してしまうという問題が生じる。また、シリサイド化されていない領域とコンタクトとが接触することにより、コンタクトとソースドレインとの接触抵抗が上昇し、トランジスタの能力が低下するという問題も生じる。

また、ＳｉＮからなるライナ絶縁膜を形成した場合には、ライナ絶縁膜がコンタクトホールをエッチングする際のストッパ膜となる。しかし、エッチングの最終段階においては、ＳｉＮ膜をエッチングする条件に切り替える必要がある。このため、ストッパ膜をエッチングして、シリサイド層を露出する際に、周囲のＳｉＮ膜もかなりエッチングされてしまう。その結果、エクステンション領域が露出したり、ソースドレイン領域のシリサイド化されていない部分が露出したりする現象が同様に生じる。

本発明は、セルフアラインコンタクトを形成する際に、エクステンション領域及びソースドレイン領域におけるシリサイド化されていない部分とコンタクトとが接触することがない半導体装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は半導体装置を、層間絶縁膜と比べてエッチングレートが小さいＬ字サイドウォールを備えている構成とする。

具体的に、本発明に係る半導体装置は、半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極と、ゲート電極の側壁の上から半導体基板の上に亘って断面Ｌ字状に形成されたＬ字サイドウォールと、半導体基板の上にゲート電極を覆うように形成された層間絶縁膜と、半導体基板におけるゲート電極の側方に形成され、Ｌ字サイドウォールに覆われたエクステンション領域と、半導体基板におけるエクステンション領域の外側方に形成され、一部がＬ字サイドウォールに覆われたソースドレイン領域と、ソースドレイン領域におけるＬ字サイドウォールに覆われていない部分に形成されたシリサイド層と、層間絶縁膜を貫通し、シリサイド層と接続されたコンタクトとを備え、Ｌ字サイドウォールは、層間絶縁膜と比べてエッチングレートが小さい絶縁材料により形成され、コンタクトは、Ｌ字サイドウォールにおけるソースドレイン領域を覆う部分の少なくとも一部と接し且つソースドレイン領域におけるシリサイド層が形成されていない部分とは接していないことを特徴とする。

本発明の半導体装置は、Ｌ字サイドウォールが、層間絶縁膜と比べてエッチングレートが小さい絶縁材料により形成されている。このため、コンタクトホールを形成する際に、Ｌ字サイドウォールを確実に残すことができる。従って、コンタクトがＬ字サイドウォールの一部と接し且つソースドレイン領域におけるシリサイド層が形成されている部分以外とは接していない構造を容易に形成することができる。その結果、セルフアラインコンタクトを備え且つリーク電流及びトランジスタ特性の劣化が小さい半導体装置を実現することができる。

本発明の半導体装置において、層間絶縁膜は、シリコン酸化膜であり、Ｌ字サイドウォールは、高誘電体膜とすればよい。また、層間絶縁膜がシリコン酸化膜であり、Ｌ字サイドウォールは、層間絶縁膜と比べて密度が高いシリコン酸化膜である構成としてもよい。

本発明の半導体装置は、ゲート電極と層間絶縁膜との間に形成されたライナ絶縁膜をさらに備え、ライナ絶縁膜は、Ｌ字サイドウォールよりもエッチングレートが大きい絶縁材料からなる構成としてもよい。この場合において、ライナ絶縁膜は、シリコン窒化膜とすればよい。さらに、ライナ絶縁膜が半導体基板におけるゲート電極の下側の領域に、ゲート長方向の応力を加える構成としてもよい。

本発明の半導体装置は、コンタクトとＬ字サイドウォールとの間に形成された、コンタクトホール絶縁膜をさらに備えている構成としてもよい。この場合において、コンタクトは、下部において上部よりも径が小さい構成としてもよい。

本発明の半導体装置は、ゲート電極とＬ字サイドウォールとの間に形成された、断面板状のＩ字サイドウォールをさらに備えていてもよい。

本発明の半導体装置において、ゲート電極は、金属ゲート電極であってもよい。

本発明に係る半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介在させてゲート電極を形成し、半導体基板におけるゲート電極の側方にエクステンション領域を形成し、ゲート電極の側壁の上と半導体基板の上とに亘って断面Ｌ字状のＬ字サイドウォールを形成し、半導体基板におけるエクステンション領域の外側方にソースドレイン領域を形成する工程（ａ）と、ソースドレイン領域の露出部分にシリサイド層を形成する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板上の全面に、ゲート電極を覆うように層間絶縁膜を形成する工程（ｃ）と、層間絶縁膜を選択的に除去して、シリサイド層及びＬ字サイドウォールの一部を露出する開口部を形成する工程（ｄ）と、開口部を埋めるようにコンタクトを形成する工程（ｅ）とを備え、工程（ｄ）では、層間絶縁膜のエッチングレートがＬ字サイドウォールよりも大きいエッチング条件でエッチングを行うことを特徴とする。

本発明の半導体装置の製造方法は、コンタクトホールを形成する際に、層間絶縁膜のエッチングレートがＬ字サイドウォールよりも大きくなるエッチング条件でエッチングを行う。このため、コンタクトホールを形成する際にＬ字サイドウォールを確実に残すことができる。従って、エクステンション領域及びソースドレイン領域のシリサイド化されていない部分とコンタクトとが接することがない。その結果、セルフアラインコンタクトを備え且つリーク電流及びトランジスタ特性の劣化が小さい半導体装置を実現することができる。

本発明の半導体装置の製造方法において、層間絶縁膜は、シリコン酸化膜であり、Ｌ字サイドウォールは、高誘電体膜としてもよい。また、層間絶縁膜がシリコン酸化膜であり、Ｌ字サイドウォールが層間絶縁膜と比べて密度が高いシリコン酸化膜である構成としてもよい。

本発明の半導体装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、半導体基板上の全面にライナ絶縁膜を形成する工程（ｆ）をさらに備え、ライナ絶縁膜のエッチングレートがＬ字サイドウォールよりも大きいエッチング条件でエッチングを行う構成としてもよい。この場合において、ライナ絶縁膜は、シリコン窒化膜であることが好ましい。

本発明の半導体装置の製造方法は、工程（ｄ）と工程（ｅ）との間に、開口部の側面を覆うコンタクトホール絶縁膜を形成する工程（ｇ）をさらに備えていてもよい。

本発明に係る半導体装置によれば、セルフアラインコンタクトを形成する際に、エクステンション領域及びソースドレイン領域におけるシリサイド化されていない部分とコンタクトとが接触することがない半導体装置を実現できる。

本発明の一実施形態について図面を参照して説明する。図１は一実施形態に係る半導体装置の断面構成を示している。図１に示すように、シリコン（Ｓｉ）からなる半導体基板１１にＭＩＳ（金属−絶縁膜−半導体）トランジスタが形成されている。

前記半導体基板１１の上にゲート絶縁膜１２を介在させてゲート電極１３が形成されている。ゲート電極１３の側壁上から半導体基板の上に亘って断面Ｌ字状のＬ字サイドウォール１４が形成されている。

半導体基板１１におけるゲート電極１３の両側方には、エクステンション領域１６が形成されている。エクステンション領域１６の外側方には、ソースドレイン領域１５が形成されている。Ｌ字サイドウォール１４は、エクステンション領域１６及びソースドレイン領域１５の一部を覆うように形成されている。ソースドレイン領域１５におけるＬ字サイドウォール１４に覆われていない部分には、シリサイド層１７が形成されている。

半導体基板１１の上には、ゲート電極１３を覆うようにライナ絶縁膜２１が形成されている。ライナ絶縁膜２１の上には層間絶縁膜２２が形成されている。

層間絶縁膜２２の上には、配線２９が設けられた層間絶縁膜２８が形成されており、配線２９とシリサイド層１７とは、コンタクト２５により接続されている。コンタクト２５は、層間絶縁膜２２及びライナ絶縁膜２１を貫通する開口部を埋める導電性材料により形成されている。

本実施形態の半導体装置は、ソースドレイン領域１５におけるシリサイド層１７が形成されていない部分及びエクステンション領域１６の上にはＬ字サイドウォール１４が形成されている。このため、ライナ絶縁膜２１の一部がエッチングされても、シリサイド層１７とＬ字サイドウォール１４だけが露出し、ソースドレイン領域１５におけるシリサイド層１７が形成されていない部分及びエクステンション領域１６が露出することはない。従って、コンタクト２５は、ソースドレイン領域１５におけるシリサイド層１７が形成されていない部分及びエクステンション領域１６と接続されることはない。

このような構成とすることにより、コンタクト２５が浅い接合であるエクステンション領域１６と接続されリーク電流が増大したり、シリサイド層が形成されていない部分と接続されて接続抵抗が上昇したりするおそれがなくなる。

Ｌ字サイドウォール１４は、層間絶縁膜２２又はライナ絶縁膜２１と比べてエッチングレートが小さい材料により形成すればよい。Ｌ字サイドウォール１４と層間絶縁膜２２が共にＳｉＯ₂膜である場合にも、Ｌ字サイドウォール１４を層間絶縁膜２２よりも高密度のＳｉＯ₂膜とすればエッチングレートを小さくすることができる。Ｌ字サイドウォール１４と層間絶縁膜２２又はライナ絶縁膜２１とのエッチングレートの差は大きい方が好ましい。しかし、ライナ絶縁膜２１がエッチングされた後、Ｌ字サイドウォールはアスペクト比が大きい開口部の底部に露出する。このため、厚さが数十ｎｍ程度で且つエッチングレートがわずかしか違わない膜であっても、Ｌ字サイドウォール１４を残存させることが可能である。

以下に、一実施形態に係る半導体装置の製造方法を図面を参照して説明する。まず、図２（ａ）に示すように、半導体基板１１の上にゲート絶縁膜となる酸化膜及びゲート電極となるポリシリコン膜を順次堆積した後、選択的にエッチングを行い、ゲート絶縁膜１２及びゲート電極１３を形成する。

その後、Ｐ型の半導体基板１１の上部にゲート電極１３をマスクとしてドーズ量が１×１０¹⁵／ｃｍ²〜３×１０¹⁵／ｃｍ²となるようにＮ型不純物を注入する。これにより、ゲート電極１３の両側方の領域に、深さが１００ｎｍ以下のＮ型のエクステンション領域１６が形成される。

次に、図２（ｂ）に示すように、半導体基板１１上の全面にゲート電極１３を覆うように厚さが１０ｎｍ〜２０ｎｍの第１の絶縁膜１４Ａ及び第２の絶縁膜３１Ａを形成する。第１の絶縁膜１４Ａは、例えば窒素含有ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウムを含む高誘電率膜とすればよい。第２の絶縁膜３１Ａは、例えばシリコン酸化膜（ＳｉＯ₂膜）とすればよい。

次に、図２（ｃ）に示すように、第１の絶縁膜１４Ａ及び第２の絶縁膜３１Ａに対して異方的なエッチングを行う。これにより、ゲート電極１３の側壁上及び半導体基板１１におけるゲート電極１３の周囲の領域を覆う第１の絶縁膜１４Ａからなる断面Ｌ字状のＬ字サイドウォール１４とＬ字サイドウォール１４の上を覆う第２の絶縁膜３１Ａからなる外側サイドウォール３１とが形成される。

続いて、ゲート電極１３、Ｌ字サイドウォール１４及び外側サイドウォール３１をマスクとして半導体基板１１の上部にドーズ量が４×１０¹⁵／ｃｍ²〜５×１０¹⁵／ｃｍ²となるようにＮ型不純物を注入して、Ｎ型のソースドレイン領域１５を形成する。その後、半導体基板１１を１０００℃〜１１００℃の温度で熱処理して不純物の活性化を行う。

次に、図２（ｄ）に示すように、半導体基板１１上の全面に高融点金属膜を形成した後熱処理を行うことにより、ソースドレイン領域１５の露出部分の上部にシリサイド層１７を形成し、ゲート電極１３の上部にシリサイド層１８を形成する。続いて、気相フッ化水素（ＨＦ）又は希釈ＨＦ溶液などを用いたエッチングを行うことにより、Ｌ字サイドウォール１４の上に形成された外側サイドウォール３１を選択的に除去する。

次に、図３（ａ）に示すように、半導体基板１１の上にゲート電極１３を覆う、厚さが３０ｎｍ〜５０ｎｍの窒化シリコン（ＳｉＮ）からなるライナ絶縁膜２１を形成する。続いて、ライナ絶縁膜２１の上にＳｉＯ₂膜からなる層間絶縁膜２２を堆積し、化学機械的研磨（ＣＭＰ）技術等を用いて層間絶縁膜２２の表面を平坦化する。

ライナ絶縁膜２１を形成する際には、堆積条件等を調整してライナ絶縁膜２１が応力を有するように形成すればよい。応力の向きは、ｎ−ＭＩＳトランジスタの場合には、ゲート電極下側のチャネル領域にゲート長方向の引っ張り応力がかかるようにすればよい。例えば、プラズマＣＶＤ（Ｐ−ＣＶＤ）法により水素を含むＳｉＮ膜を形成した後、紫外線照射等により膜中から水素を除去することにより引っ張り応力を有するＳｉＮ膜を得ることができる。

次に、図３（ｂ）に示すように、レジストマスク４１により層間絶縁膜２２及びライナ絶縁膜２１を貫通し、シリサイド層１７を露出するコンタクトホール２２ａを形成する。コンタクトホール２２ａを形成する際には、ライナ絶縁膜２１がエッチングされＬ字サイドウォール１４が残存するようにする。これにより、コンタクトホール２２ａの底面には、シリサイド層１７とＬ字サイドウォール１４の一部（下端部）が露出する。

具体的には、まず、層間絶縁膜２２である酸化膜のエッチングレートがライナ絶縁膜２１であるＳｉＮ膜のエッチングレートよりも速い条件を用い、ライナ絶縁膜２１をエッチングストッパとして層間絶縁膜２２をドライエッチングする。次に、ライナ絶縁膜２１のエッチングレートがＬ字サイドウォール１４のエッチングレートよりも２倍以上速い条件を用いてライナ絶縁膜をドライエッチングする。このようにすれば、Ｌ字サイドウォール１４を確実に残存させ、シリサイド層１７を露出するコンタクトホール２２ａを形成することが可能となる。

次に、図３（ｃ）に示すように、コンタクトホール２２ａ内にタングステン等の導電性材料を埋め込むことにより、シリサイド層１７を介在させてソースドレイン領域１５と電気的に接続されたコンタクト２５を形成する。さらに必要に応じて、ゲート電極１３と電気的に接続されたプラグ（図示せず）を形成する。

次に、図３（ｄ）に示すように、層間絶縁膜２２及びコンタクト２５の上に層間絶縁膜２８を形成した後、層間絶縁膜２８にコンタクト２５に到達する配線溝を形成する。その後、配線溝内に銅などの導電材料を埋め込み、コンタクト２５に接続する配線２９を形成する。

本実施形態の半導体装置の製造方法は以下のような効果を有している。コンタクトホール２２ａとゲート電極１３との位置合わせがずれていた場合においても、Ｌ字サイドウォール１４がエッチングされないため、エクステンション領域１６が露出することがない。従って、エクステンション領域１６とコンタクト２５とが接することによるリーク電流の発生を防止できる。また、半導体基板１１の表面が削り取られたり、シリサイド層１７以外の部分とコンタクト２５が電気的に接続されたりすることによるトランジスタ特性の劣化を防止できる。

また、図４に示すように、コンタクトホールの側面を覆うコンタクトホール絶縁膜２４を形成してもよい。コンタクトホール絶縁膜２４を形成する場合には、まず図２（ａ）〜図３（ｂ）と同様にしてコンタクトホール２２ａを形成した後、図５（ａ）に示すようにＳｉＮ等からなる第３の絶縁膜２４Ａを半導体基板１１上の全面に形成する。次に、図５（ｂ）に示すように第３の絶縁膜２４Ａを全面エッチバックすれば、コンタクトホール２２ａの側面にコンタクトホール絶縁膜２４を形成することができる。その後、コンタクトホール絶縁膜２４の形成されたコンタクトホール２２ａ内にタングステン等の導電性材料を埋め込むことにより、シリサイド層１７を介在させてソースドレイン領域１５と電気的に接続されたコンタクト２５を形成する。このとき、コンタクト２５は、下部において上部よりも径が小さくなる。

また、ゲート電極１３とＬ字サイドウォール１４との間に断面板状のＩ字サイドウォール（図示せず）を形成してもよい。Ｉ字サイドウォールは厚さが５ｎｍ〜１０ｎｍのＳｉＯ₂膜等により形成すればよい。また、他の材料により形成してもよい。Ｉ字サイドウォールを形成することにより、Ｉ字サイドウォールをイオン注入マスクとしてエクステンション領域１６を形成することができる。これにより、ゲート電極１３とエクステンション領域１６とのオーバーラップ量の低減を図れるため、ゲートとソースドレイン間の容量が低減され、半導体集積回路装置のさらなる高速化を図ることができる。

本実施形態においては、ライナ絶縁膜２１を形成したが、ライナ絶縁膜２１は形成しなくてもよい。また、外側サイドウォール３１を除去したが、外側サイドウォール３１を残してもよい。この場合には、外側サイドウォールをＳｉＮ膜としてもよい。

ライナ絶縁膜２１を形成する場合には、Ｌ字サイドウォール１４のエッチレートをライナ絶縁膜２１のエッチレートよりも小さくすればよく、ライナ絶縁膜２１を形成しない場合には、Ｌ字サイドウォール１４のエッチレートを層間絶縁膜２２のエッチレートよりも小さくすればよい。

ライナ絶縁膜２１をＳｉＮ膜とし、層間絶縁膜２２をＳｉＯ₂膜とする場合には、Ｌ字サイドウォール１４をＨｆＳｉＯＮ等の高誘電体膜とすれば、Ｌ字サイドウォール１４のエッチレートをライナ絶縁膜２１のエッチレートの２分の１以下とすることが容易にできる。また、層間絶縁膜２２に対してもエッチレートを２分の１以下とすることができる。ＨｆＳｉＯＮ以外にもハフニウムアルミネート（ＨｆＡｌＯ）又は酸化ハフニウム（ＨｆＯ）等を用いることができる。

また、Ｌ字サイドウォール１４をＳｉＯ₂膜とすることも可能である。この場合、外側サイドウォール３１となる第２の絶縁膜３１ＡとしてＳｉＮ膜を用いることにより、外側サイドウォール３１を選択的に除去することができる。そして、ライナ絶縁膜２１としてＳｉＮ膜を用い、ＳｉＯ₂膜からなる層間絶縁膜２２をエッチングした後、ＳｉＮ膜をエッチングする条件に切り替えてライナ絶縁膜２２をエッチングする。これにより、ＳｉＮ膜からなるライナ絶縁膜２２のエッチレートを、ＳｉＯ₂膜からなるＬ字サイドウォール１４のエッチレートよりも大きくすることができる。

本実施形態において、ゲート電極１３は上部にシリサイド層１８が形成されたポリシリコン電極としたが、ゲート電極全体がシリサイド化されたフルシリサイドゲート電極としてもよい。また、金属ゲート電極としてもよい。

本実施形態においては、トランジスタがｎ型である例を示したが、ｐ型の場合にも同様に適用することができる。この場合には、ライナ絶縁膜２１がチャネル領域に対してゲート長方向の圧縮応力を加えるようにすればよい。また、同一基板上にｎ型のトランジスタとｐ型のトランジスタとを形成してもよい。

本発明に係る半導体装置は、セルフアラインコンタクトを形成する際に、エクステンション領域及びソースドレイン領域におけるシリサイド化されていない部分とコンタクトとが接触することがない半導体装置を実現でき、セルフアラインコンタクトを有する半導体装置等として有用である。

本発明の一実施形態に係る半導体装置を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態の変形例に係る半導体装置を示す断面図である。 本発明の一実施形態の変形例に係る半導体装置の製造方法を工程順に示す断面図である。 従来のセルフアラインコンタクトの問題点を示すための断面図である。

符号の説明

１１ 半導体基板
１２ ゲート絶縁膜
１３ ゲート電極
１４ Ｌ字サイドウォール
１４Ａ 第１の絶縁膜
１５ ソースドレイン領域
１６ エクステンション領域
１７ シリサイド層
１８ シリサイド層
２１ ライナ絶縁膜
２２ 層間絶縁膜
２２ａ コンタクトホール
２４Ａ 第３の絶縁膜
２４ コンタクトホール絶縁膜
２５ コンタクト
２８ 層間絶縁膜
２９ 配線
３１ 外側サイドウォール
３１Ａ 第２の絶縁膜
４１ レジストマスク

Claims (16)

1. 半導体基板の上にゲート絶縁膜を介在させて形成されたゲート電極と、
   前記ゲート電極の側壁の上から前記半導体基板の上に亘って断面Ｌ字状に形成されたＬ字サイドウォールと、
   前記半導体基板の上に前記ゲート電極を覆うように形成された層間絶縁膜と、
   前記半導体基板における前記ゲート電極の側方に形成され、前記Ｌ字サイドウォールに覆われたエクステンション領域と、
   前記半導体基板における前記エクステンション領域の外側方に形成され、一部が前記Ｌ字サイドウォールに覆われたソースドレイン領域と、
   前記ソースドレイン領域における前記Ｌ字サイドウォールに覆われていない部分に形成されたシリサイド層と、
   前記層間絶縁膜を貫通し、前記シリサイド層と接続されたコンタクトとを備え、
   前記Ｌ字サイドウォールは、前記層間絶縁膜と比べてエッチングレートが小さい絶縁材料により形成され、
   前記コンタクトは、前記Ｌ字サイドウォールにおける前記ソースドレイン領域を覆う部分の少なくとも一部と接し且つ前記ソースドレイン領域における前記シリサイド層が形成されていない部分とは接していないことを特徴とする半導体装置。
2. 前記層間絶縁膜は、シリコン酸化膜であり、
   前記Ｌ字サイドウォールは、高誘電体膜であることを特徴とする請求項１に記載の半導体装置。
3. 前記層間絶縁膜は、シリコン酸化膜であり、
   前記Ｌ字サイドウォールは、前記層間絶縁膜と比べて密度が高いシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
4. 前記ゲート電極と前記層間絶縁膜との間に形成されたライナ絶縁膜をさらに備え、
   前記ライナ絶縁膜は、前記Ｌ字サイドウォールよりもエッチングレートが大きい絶縁材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記ライナ絶縁膜は、シリコン窒化膜であることを特徴とする請求項４に記載の半導体装置。
6. 前記ライナ絶縁膜は、前記半導体基板における前記ゲート電極の下側の領域に、ゲート長方向の応力を加えることを特徴とする請求項４又は５に記載の半導体装置。
7. 前記コンタクトと前記Ｌ字サイドウォールとの間に形成された、コンタクトホール絶縁膜をさらに備えていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記コンタクトは、下部において上部よりも径が小さいことを特徴とする請求項７に記載の半導体装置。
9. 前記ゲート電極と前記Ｌ字サイドウォールとの間に形成された、断面板状のＩ字サイドウォールをさらに備えていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
10. 前記ゲート電極は、金属ゲート電極であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 半導体基板の上にゲート絶縁膜を介在させてゲート電極を形成し、前記半導体基板における前記ゲート電極の側方にエクステンション領域を形成し、前記ゲート電極の側壁の上と前記半導体基板の上とに亘って断面Ｌ字状のＬ字サイドウォールを形成し、前記半導体基板における前記エクステンション領域の外側方にソースドレイン領域を形成する工程（ａ）と、
    前記ソースドレイン領域の露出部分にシリサイド層を形成する工程（ｂ）と、
    前記工程（ｂ）よりも後に、前記半導体基板上の全面に、前記ゲート電極を覆うように層間絶縁膜を形成する工程（ｃ）と、
    前記層間絶縁膜を選択的に除去して、前記シリサイド層及び前記Ｌ字サイドウォールの一部を露出する開口部を形成する工程（ｄ）と、
    前記開口部を埋めるようにコンタクトを形成する工程（ｅ）とを備え、
    前記工程（ｄ）では、前記層間絶縁膜のエッチングレートが前記Ｌ字サイドウォールよりも大きいエッチング条件でエッチングを行うことを特徴とする半導体装置の製造方法。
12. 前記層間絶縁膜は、シリコン酸化膜であり、
    前記Ｌ字サイドウォールは、高誘電体膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記層間絶縁膜は、シリコン酸化膜であり、
    前記Ｌ字サイドウォールは、前記層間絶縁膜と比べて密度が高いシリコン酸化膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
14. 前記工程（ｂ）と前記工程（ｃ）との間に、前記半導体基板上の全面にライナ絶縁膜を形成する工程（ｆ）をさらに備え、
    前記工程（ｄ）では、前記ライナ絶縁膜のエッチングレートが前記Ｌ字サイドウォールよりも大きいエッチング条件でエッチングを行うことを特徴とする請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法。
15. 前記ライナ絶縁膜は、シリコン窒化膜であることを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記工程（ｄ）と前記工程（ｅ）との間に、前記開口部の側面を覆うコンタクトホール絶縁膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項１１〜１５のいずれか１項に記載の半導体装置の製造方法。

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