JP2014107456A - 半導体装置の製造方法 - Google Patents
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
【解決手段】半導体基板SB上にゲート電極GEを覆うように絶縁膜IL2,IL3を順次形成してから、絶縁膜IL3,IL2をエッチバックすることにより、ゲート電極GEの側壁上に絶縁膜IL2,IL3からなるサイドウォールスペーサSWを形成する。それから、ゲート電極GEおよびサイドウォールスペーサSWをマスクとしてイオン注入を行うことにより、半導体基板SBにソース・ドレイン領域SDを形成する。それから、絶縁膜IL3よりも絶縁膜IL2がエッチングされにくい条件でサイドウォールスペーサSWを等方性エッチングして、サイドウォールスペーサSWの厚みを小さくする。その後、ソース・ドレイン領域SD上に、金属とソース・ドレイン領域SDとの反応層を形成する。
【選択図】図16
Description
<製造工程について>
一実施の形態である半導体装置の製造工程を図面を参照して説明する。
デバイスの微細化が進み、MISFETのゲート電極やサイドウォールスペーサの寸法が小さくなってきている。サイドウォールスペーサの厚み(後述の厚みT6に対応)が小さくなると、エクステンション領域に対するソース・ドレイン領域の影響が相対的に強くなりやすい。つまり、エクステンション領域およびソース・ドレイン領域の不純物プロファイルは、ソース・ドレイン領域のエクステンション領域への回り込みが顕著になる不純物プロファイルとなってしまう。また、ゲート電極のゲート長も小さくなってきているため、短チャネル特性と基板リーク電流への対策が両立できるように、エクステンション領域を形成するイオン注入の条件が設定される。このため、実効ゲート長を稼ぎ、かつ接合が急峻にならないようにするために、エクステンション領域およびソース・ドレイン領域の不純物プロファイルは、エクステンション領域のチャネル形成領域側の端部がソース・ドレイン領域側に後退する不純物プロファイルになってしまう。
本実施の形態では、ステップS9で半導体基板SB上に、ゲート電極GEを覆うように、絶縁膜IL2を形成してから、ステップS10で絶縁膜IL2上に絶縁膜IL3を形成し、その後、ステップS11で絶縁膜IL3および絶縁膜IL2をエッチバックすることにより、ゲート電極GEの側壁上に絶縁膜IL2および絶縁膜IL3からなるサイドウォールスペーサSWを形成する。それから、ステップS12で、ゲート電極GEおよびサイドウォールスペーサSWをマスクとして半導体基板SBにイオン注入を行うことにより、半導体基板にMISFET用のソース・ドレイン領域SDを形成する。その後、ステップS13で、絶縁膜IL3よりも絶縁膜IL2がエッチングされにくい条件で、サイドウォールスペーサSWを等方性エッチングして、サイドウォールスペーサSWの厚みを小さくする。更に、その後で、ステップS17でソース・ドレイン領域SD上に金属とソース・ドレイン領域SDとの反応層(金属シリサイド層SL)を形成してから、ステップS18,S19で絶縁膜IL5,IL6を順次形成し、ステップS20で絶縁膜IL6,IL5にコンタクトホールCTを形成する。
本実施の形態1の変形例(第1変形例)について、図36〜図41を参照して説明する。図36〜図41は、本実施の形態1の変形例の半導体装置の製造工程中の要部断面図である。本実施の形態1の変形例を、ここでは第1変形例と称することとする。
本実施の形態2の半導体装置の製造工程を図面を参照して説明する。
CT,CT2 コンタクトホール
EG 端部
EX エクステンション領域
GE ゲート電極
GI ゲート絶縁膜
IL1,IL2,IL3,IL4,IL5,IL6,IL7 絶縁膜
IL15,IL16,IL17 絶縁膜
IL15a エッチング残り
LM 積層膜
M1,M2 配線
ME 金属膜
PG,PG2 プラグ
PR1 フォトレジストパターン
PW1,PW2 p型ウエル
Q1,Q2,Q3,Q4,Q5,Q6 MISFET
SB 半導体基板
SD,SD2 ソース・ドレイン領域
SL,SL2 金属シリサイド層
SP 側壁絶縁膜
ST 素子分離領域
SW,SW2 サイドウォールスペーサ
Claims (16)
- 第1MISFETを有する半導体装置の製造方法であって、
(a)半導体基板を準備する工程、
(b)前記半導体基板上にゲート絶縁膜を介して前記第1MISFET用の第1ゲート電極を形成する工程、
(c)前記(b)工程後、前記半導体基板上に、前記第1ゲート電極を覆うように、第1絶縁膜を形成する工程、
(d)前記(c)工程後、前記第1絶縁膜上に第2絶縁膜を形成する工程、
(e)前記(d)工程後、前記第2絶縁膜および前記第1絶縁膜をエッチバックすることにより、前記第1ゲート電極の側壁上に前記第1絶縁膜および前記第2絶縁膜からなる第1サイドウォールスペーサを形成する工程、
(f)前記(e)工程後、前記第1ゲート電極および第1サイドウォールスペーサをマスクとして前記半導体基板にイオン注入を行うことにより、前記半導体基板に前記第1MISFET用の第1ソース・ドレイン領域を形成する工程、
(g)前記(f)工程後、前記第2絶縁膜よりも前記第1絶縁膜がエッチングされにくい条件で、前記第1サイドウォールスペーサを等方性エッチングして、前記第1サイドウォールスペーサの厚みを小さくする工程、
(h)前記(g)工程後、前記第1ソース・ドレイン領域上に、金属と前記第1ソース・ドレイン領域との反応層を形成する工程、
(i)前記(h)工程後、前記第1ゲート電極および前記第1サイドウォールスペーサを覆うように、前記半導体基板上に第3絶縁膜を形成する工程、
(j)前記(i)工程後、前記第3絶縁膜上に第4絶縁膜を形成する工程、
(k)前記(j)工程後、前記第4絶縁膜および前記第3絶縁膜に、コンタクトホールを形成する工程、
を有する、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(g)工程後も、前記第1サイドウォールスペーサは前記第1絶縁膜および前記第2絶縁膜により形成されている、半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記(g)工程では、前記等方性エッチングにより、前記第1サイドウォールスペーサを構成する前記第1絶縁膜の前記半導体基板上に延在する部分の端部が、前記第1サイドウォールスペーサを構成する前記第2絶縁膜の側面よりも突出した状態になる、半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記(h)工程は、
(h1)前記半導体基板上に、前記第1ゲート電極、前記第1サイドウォールスペーサおよび前記第1ソース・ドレイン領域を覆うように、かつ前記第1ソース・ドレイン領域に接するように、金属膜を形成する工程、
(h2)熱処理により前記金属膜と前記第1ソース・ドレイン領域とを反応させて、前記第1ソース・ドレイン領域上に前記金属膜と前記第1ソース・ドレイン領域との前記反応層を形成する工程、
(h3)前記金属膜の未反応部分を除去する工程、
を有する、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(g)工程では、前記第2絶縁膜よりも前記第1絶縁膜および前記半導体基板がエッチングされにくい条件で、前記第1サイドウォールスペーサを等方性エッチングする、半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記第1絶縁膜と前記第2絶縁膜とは、異なる絶縁材料からなる、半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記(d)工程で形成した前記第2絶縁膜の厚みは、前記(c)工程で形成した前記第1絶縁膜の厚みよりも厚い、半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記第1絶縁膜は酸化シリコン膜からなり、前記第2絶縁膜は窒化シリコン膜からなる、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(b)工程後で、前記(c)工程前に、
(b1)前記第1ゲート電極をマスクとして前記半導体基板にイオン注入を行うことにより、前記第1ソース・ドレイン領域と同じ導電型でかつ前記第1ソース・ドレイン領域よりも低不純物濃度の第1半導体領域を形成する工程、
を有する、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(g)工程後で、前記(h)工程前に、
(g1)前記第1ソース・ドレイン領域に導入されている不純物を活性化する熱処理を行う工程、
を有する、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(e)工程後で前記(g)工程前に、
(f1)前記半導体基板に第2MISFET用の第2ソース・ドレイン領域を形成する工程、
を有し、
前記(g)工程後で、前記(h)工程前に、
(g2)前記半導体基板上に、前記第1ゲート電極、前記第1サイドウォールスペーサ、前記第1ソース・ドレイン領域および前記第2ソース・ドレイン領域を覆うように、第5絶縁膜を形成する工程、
(g3)前記(g2)工程後、前記第1ゲート電極、前記第1サイドウォールスペーサおよび前記第1ソース・ドレイン領域上から前記第5絶縁膜をエッチングにより除去し、前記第2ソース・ドレイン領域の少なくとも一部上に前記第5絶縁膜を残す工程、
を有し、
前記(h1)工程では、前記半導体基板上に、前記第1ゲート電極、前記第1サイドウォールスペーサ、前記第1ソース・ドレイン領域および前記第2ソース・ドレイン領域を覆うように、かつ前記第1ソース・ドレイン領域に接するように、前記金属膜が形成され、
前記(h2)工程では、前記第2ソース・ドレイン領域の前記第5絶縁膜で覆われた部分には、前記第2ソース・ドレイン領域と前記金属膜との反応層は形成されない、半導体装置の製造方法。 - 請求項11記載の半導体装置の製造方法において、
前記(g3)工程では、前記第1サイドウォールスペーサを構成する前記第1絶縁膜のうち、前記第1サイドウォールスペーサを構成する前記第2絶縁膜の側面よりも突出した部分がエッチングされる、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(e)工程後で前記(g)工程前に、
(f1)前記半導体基板に第2MISFET用の第2ソース・ドレイン領域を形成する工程、
(f2)前記(f)工程および前記(f1)工程後に、前記半導体基板上に、前記第1ゲート電極、前記第1サイドウォールスペーサ、前記第1ソース・ドレイン領域および前記第2ソース・ドレイン領域を覆うように、第5絶縁膜を形成する工程、
(f3)前記(f2)工程後、前記第1ゲート電極、前記第1サイドウォールスペーサおよび前記第1ソース・ドレイン領域上から前記第5絶縁膜をエッチングにより除去し、前記第2ソース・ドレイン領域の少なくとも一部上に前記第5絶縁膜を残す工程、
を有し、
前記(h1)工程では、前記半導体基板上に、前記第1ゲート電極、前記第1サイドウォールスペーサ、前記第1ソース・ドレイン領域および前記第2ソース・ドレイン領域を覆うように、かつ前記第1ソース・ドレイン領域に接するように、前記金属膜が形成され、
前記(h2)工程では、前記第2ソース・ドレイン領域の前記第5絶縁膜で覆われた部分には、前記第2ソース・ドレイン領域と前記金属膜との反応層は形成されない、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(f)工程および前記(f1)工程後で、前記(f2)工程前に、
(f4)前記第1ソース・ドレイン領域に導入されている不純物を活性化する熱処理を行う工程、
を有する、半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法において、
前記(h)工程は、
(h4)前記(h1)工程前に、前記半導体基板をウェット洗浄する工程、
を有し、
前記(h4)工程では、前記第1サイドウォールスペーサを構成する前記第1絶縁膜のうち、前記第1サイドウォールスペーサを構成する前記第2絶縁膜の側面よりも突出した部分がエッチングされる、半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記(k)工程は、
(k1)前記第5絶縁膜をエッチングすることで前記第5絶縁膜に前記コンタクトホールを形成する工程、
(k2)前記(k1)工程後、前記コンタクトホールの底部の前記第4絶縁膜をエッチングにより除去する工程、
を有し、
前記(k1)工程では、前記第4絶縁膜がエッチングストッパ膜として機能する、半導体装置の製造方法。
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