TW201926546A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明之課題在於使半導體裝置之可靠性提高。 本發明之半導體裝置之製造方法，其中n型MISFET1Tr之接地平面區域GP1係離子注入p型雜質、氮(N)而形成，且p型MISFET2Tr之接地平面區域GP2係離子注入n型雜質與碳(C)或氟(F)之一者而形成。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置之製造方法，例如，關於適用於使用SOI基板之半導體裝置之製造方法且有效之技術。
作為有利於低消耗電力之半導體裝置，有於SOI(Silicon On Insulator：絕緣層上覆矽)基板上形成MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效應電晶體)之技術。該MISFET形成於介隔BOX層(絕緣膜)設置於半導體基板上之半導體層。又，於半導體層，設置相當於背閘極之接地平面區域(半導體區域)，對該接地平面區域施加期望之電壓並調整MISFET之閾值電壓。
例如，於日本專利特開2016-66678號公報(專利文獻1)中，揭示有藉由接地平面區域形成為碳化矽膜而抑制構成接地平面區域之雜質擴散之技術。又，於專利文獻1，揭示有對包含矽之半導體基板離子注入碳及硼，形成接地平面區域之例。
又，於日本專利特開2006-59843號公報(專利文獻2)中，揭示於p通道型MISFET中，為了抑制短通道效應，而以包圍延伸區域之方式離子注入抑制擴散元素(氟、氮、或碳)之技術。
又，於日本專利特開2011-9571號公報(專利文獻3)中，揭示於n通道型MISFET中，為了降低閾值之局部偏差，而於延伸區域之下部離子注入氮之技術。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2016-66678號公報 [專利文獻2]日本專利特開2006-59843號公報 [專利文獻3]日本專利特開2011-9571號公報
[發明所欲解決之問題]
於形成於SOI基板之MISFET中，若接地平面區域之雜質濃度降低則半導體裝置之性能降低。本申請案發明者尤其確認若接地平面區域與BOX層之界面之雜質濃度降低則MISFET之可靠性降低。
其他課題與新穎之特徵可由本說明書之記述及附加圖式而明瞭。 [解決問題之技術手段]
一實施形態之半導體裝置之製造方法，其中n通道型MISFET之接地平面區域係由離子注入p型雜質、氮(N)而形成，p通道型MISFET之接地平面區域係由離子注入n型雜質與碳(C)或氟(F)而形成。 [發明之效果]
根據一實施形態，可提高半導體裝置之可靠性。
於以下實施形態中，為了方便起見，於有必要時分割為複數個部分或實施形態而說明，但除特別明示之情形外，其等並非相互無關係者，而為一方係另一方之一部分或全部之變化例、細節、補充說明等之關係。又，於以下實施形態中，提及要件之數等(包含個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上明確限定於特定之數量之情形等外，並非限定於該特定之數者，亦可為特定之數以上或以下。再者，於以下實施形態中，其構成要件(亦包含要件步驟等)除特別明示之情形及認為原理上明確為必須之情形等外，當然並非為必須者。同樣地，於以下實施形態中，提及構成要件等之形狀、位置關係等時，除特別明示之情形及認為原理上明確並非如此之情形等外，包含實質上與該形狀等近似或類似者等。此點對於上述數值及範圍亦同樣。
以下，基於圖式對實施形態進行詳細說明。另，於用以說明實施形態之全部圖中，對具有同一功能之構件標註同一符號，並省略其重複之說明。又，於以下之實施形態中，除特別必要時以外，原則上不重複同一或同樣部分之說明。
(實施形態) 本實施形態之MISFET具有完全耗盡型SOI(Fully Depleted Silicon On Insulator:FD-SOI)構造。且，位於閘極電極下之半導體層為雜質濃度非常低之通道，或未導入雜質之通道，所謂無摻雜物通道。而且，MISFET之閾值(閾值電壓)係藉由於BOX層(以下，稱為絕緣層BX層)之下部之半導體基板，設置相當於背閘極之接地平面區域，並施加該接地平面區域之期望電壓而調整。
根據本申請案發明者之研究而瞭解：由於接地平面區域與絕緣層BX之界面之雜質濃度降低，而MISFET之可靠性降低。具有完全耗盡型SOI構造之n通道型MISFET可藉由對接地平面區域施加負電壓而使閾值降低。然而，若接地平面區域之雜質濃度降低，則如圖16所示MISFET之特性具有時間常數。即，確認直至MISFET之源極/汲極間電流Ids穩定需要時間。於對接地平面區域施加負電壓而使MISFET動作之情形時，若接地平面區域之雜質濃度降低，則於第1階段，於與絕緣層BX之界面形成耗盡層，於第2階段，於與絕緣層BX之界面形成反轉層。而且，於第1階段與第2階段，因閘極電極與接地平面區域間之寄生電容不同，故源極/汲極間電流Ids變動。
本實施形態提供保持絕緣層BX正下方之接地平面區域之雜質濃度為較高之技術。
＜關於本實施形態之半導體裝置＞ 圖1顯示本實施形態之半導體裝置即n通道型MISFET1Tr及p通道型MISFET2Tr之剖面構造。
本實施形態之半導體裝置具備：區域An，其形成n通道型MISFET1Tr；區域TAn，其為用於對區域An之井區域PW供電之區域；區域Ap，其形成p通道型MISFET2Tr；及區域TAp，其為用於對區域Ap之井區域NW供電之區域。
區域An與區域TAn分別藉由形成於半導體基板SB之元件分離部STI予以區劃。井區域PW形成為較元件分離部STI更深，且跨及區域An與區域TAn而形成。區域Ap與區域TAp分別藉由元件分離部STI予以區劃。井區域NW形成為較元件分離部STI更深，且跨及區域Ap與區域TAp而形成。
於半導體基板SB上形成絕緣層BX，於絕緣層BX上形成半導體層SM。即，半導體層SM與半導體基板SB藉由絕緣層BX電性分離。絕緣層BX之厚度係10～20 nm左右，半導體層SM之厚度係10～20 nm左右。又，於供電區域即區域TAn及區域TAp中，去除絕緣層BX與半導體層SM。因此，經由磊晶層EP，可對井區域PW及井區域NW，個別地施加電壓。
首先，說明區域An之MISFET1Tr之構造。
於區域An，於半導體基板SB形成n型井區域DNW，於井區域DNW內形成p型井區域PW。藉由該井區域DNW，井區域PW與半導體基板SB電性分離。於與絕緣層BX相接之井區域PW之表面，形成具有雜質濃度高於井區域PW之p型接地平面區域(雜質區域)GP1。接地平面區域GP1作為MISFET1Tr之背閘極發揮功能，MISFET1Tr之閾值係藉由對接地平面區域GP1供給期望電壓而調整。
井區域PW及接地平面區域GP1係經導入硼(B)等p型雜質之區域。井區域PW之雜質濃度係5×1017 ～5×1018 /cm3 左右，接地平面區域GP1之雜質濃度係1×1018 ～1×1019 /cm3 左右。又於本實施形態中，於接地平面區域GP1，注入氮，其濃度係1×1019 ～1×1020 /cm3 。
於區域An之半導體層SM上，介隔閘極絕緣膜GF1，形成閘極電極G1。閘極絕緣膜GF1包含例如氧化矽膜或氮氧化矽膜。閘極電極G1包含例如多晶矽膜。
於閘極電極G1之側面，介隔偏置間隔件OS，形成側壁間隔件SW。於偏置間隔件OS下及側壁間隔件SW下之半導體層SM，形成低濃度之n型雜質區域即延伸區域EX1。又，於半導體層SM上之一部分形成磊晶層EP。於該磊晶層EP，形成較延伸區域EX1更高濃度之n型雜質區域即擴散區域D1。該等延伸區域EX1及擴散區域D1構成MISFET1Tr之源極區域或汲極區域。
於區域TAn，與區域An同樣，形成井區域DNW及井區域PW。另，雖於井區域PW之表面形成接地平面區域GP1，但亦可省略區域TAn之接地平面區域GP1。如上所述，由於於區域TAn去除絕緣層BX及半導體層SM，故以與包含接地平面區域GP1之井區域PW直接相接之方式，形成磊晶層EP。於磊晶層EP，形成p型雜質區域即擴散區域D2。因此，供給至區域TAn之插塞PG之電壓經由磊晶層EP及井區域PW，供給至區域An之接地平面區域GP1。
接著，說明區域Ap之MISFET2Tr之構造。
於區域Ap，於半導體基板SB形成n型井區域NW。於與絕緣層BX相接之井區域NW之表面，形成具有較井區域NW更高雜質濃度之n型接地平面區域GP2。接地平面區域GP2作為MISFET2Tr之背閘極發揮功能，MISFET2Tr之閾值係藉由對接地平面區域GP2供給期望電壓而調整。
井區域NW及接地平面區域GP2係經導入磷(P)或砷(As)等n型雜質之區域。又，井區域NW之雜質濃度係5×1016 ～5×1017 /cm3 左右，接地平面區域GP2之雜質濃度係4×1017 ～4×1018 /cm3 左右。又於本實施形態，於接地平面區域GP2，注入碳(C)或氟(F)，其濃度係1×1019 ～1×1020 /cm3 。
於區域Ap之半導體層SM上，介隔閘極絕緣膜GF2，形成閘極電極G2。此處，閘極絕緣膜GF2包含例如氧化矽膜或氮氧化矽膜。即，於本實施形態中，閘極絕緣膜GF1及閘極絕緣膜GF2係由相同膜構成。
於閘極電極G2之側面，介隔偏置間隔件OS，形成側壁間隔件SW。於偏置間隔件OS下及側壁間隔件SW下之半導體層SM中，形成低濃度之p型雜質濃度即延伸區域EX2。又，於半導體層SM之一部分形成磊晶層EP。於該磊晶層EP，形成較延伸區域EX2更高濃度之p型雜質區域即擴散區域D2。該等延伸區域EX2及擴散區域D2構成MISFET2Tr之源極區域或汲極區域。
於區域TAp中，與區域Ap同樣，形成井區域NW。另，雖於井區域NW之表面形成接地平面區域GP2，但亦可省略區域TAp之接地平面區域GP2。如上所述，由於於區域TAp中去除絕緣層BX及半導體層SM，故以與包含接地平面區域GP2之井區域NW直接相接之方式，形成磊晶層EP。又，於磊晶層EP，形成n型雜質區域即擴散區域D1。因此，供給至區域TAp之插塞PG之電壓經由磊晶層EP及井區域NW，而供給至區域Ap之接地平面區域GP2。
又，於後說明，形成於區域An之擴散區域D1、形成於區域TAp之擴散區域D1係由相同步驟形成之n型雜質區域。同樣地，形成於區域Ap之擴散區域D2、形成於區域TAn之擴散區域D2係由相同步驟形成之p型雜質區域。
於閘極電極G1上、閘極電極G2上及磊晶層EP上，為了降低與插塞PG之接觸電阻，而形成包含例如矽化鎳膜(NiSi)或矽化鈷膜(CoSi2 )之矽化物層SI。
於區域An、區域Ap、區域TAn及區域TAp中，以覆蓋MISFET1Tr及MISFET2Tr之方式，形成層間絕緣膜IL1。作為層間絕緣膜IL1，可使用氧化矽膜之單層膜，或氮化矽膜與其上形成之厚氧化矽膜之積層膜等。於層間絕緣膜IL1形成接觸孔，藉由於接觸孔內嵌入以鎢(W)等為主體之導電性膜，而於層間絕緣膜IL1內形成複數個插塞PG。各插塞PG經由矽化物層SI，連接於閘極電極G1、閘極電極G2及磊晶層EP。
於經嵌入插塞PG之層間絕緣膜IL1上，形成層間絕緣膜IL2。於層間絕緣膜IL2形成配線用之槽，藉由於配線用之槽內嵌入例如以銅作為主要成分之導電性膜，而於層間絕緣膜IL2內形成與插塞PG連接之配線M1。
＜關於本實施形態之半導體裝置之製造方法＞ 以下，使用圖2～圖11說明本實施形態之半導體裝置之製造方法。
於圖2中，顯示具有支持基板即半導體基板SB、形成於半導體基板SB上之絕緣層BX、及形成於絕緣層BX上之半導體層SM之所謂SOI基板。
半導體基板SB較佳包含具有1～10 Ωcm左右之比電阻之單晶矽，例如包含p型單晶矽。絕緣層BX包含例如氧化矽，絕緣層BX之厚度係例如10～20 nm左右。半導體層SM較佳包含具有1～10 Ωcm左右之比電阻之單晶矽，半導體層SM之厚度係例如10～20 nm左右。另，半導體層SM係未藉由離子注入等導入n型或p型雜質之本徵半導體層。或，即使於半導體層SM內導入p型雜質，該雜質濃度亦為1×1013 /cm3 以下。
再者，圖2亦顯示元件分離部STI。元件分離部STI貫通半導體層SM及絕緣層BX，且，藉由形成到達半導體基板SB之槽，於槽內嵌入絕緣膜而形成。區域An、區域Ap、區域TAn及區域TAp係由元件分離部STI而彼此分離。
接著，藉由光微影法及離子注入法，於區域An及區域TAn之半導體基板SB形成n型井區域DNW。
接著，如圖3所示，利用光微影法及乾蝕刻法，選擇性地去除區域TAn及區域TAp之半導體層SM，使區域TAn及區域TAp之絕緣層BX露出。接著，於區域An及區域TAn，於井區域DNW內形成p型井區域PW。井區域PW之雜質濃度係5×1017 ～5×1018 /cm3 左右，例如離子注入硼(B)或二氟化硼(BF2 )而形成。
接著，如圖4所示，藉由光微影法及乾蝕刻法，於區域An及區域TAn，於井區域PW內形成p型接地平面區域GP1。於接地平面區域GP1之形成步驟中，於例如p型雜質即硼(B)或二氟化硼(BF2 )之離子注入後，實施非活性摻雜物即氮(N)之離子注入。惟，亦可於氮(N)之離子注入後實施硼(B)或二氟化硼(BF2 )之離子注入。例如，硼(B)之劑量係5×1013 /cm2 ，注入能量係40 KeV，氮(N)之劑量係5×1014 /cm2 ，注入能量係40 KeV。
接著，如圖5所示，於區域Ap及區域TAp，於半導體基板SB內形成n型井區域NW。井區域NW之雜質濃度係5×1016 ～5×1017 /cm左右，例如，離子注入磷(P)或砷(As)而形成。
接著，如圖6所示，利用光微影法及乾蝕刻法，於區域Ap及區域TAp，於井區域NW內形成n型接地平面區域GP2。於接地平面區域GP2之形成步驟中，於例如n型雜質即磷(P)、砷(As)或銻(Sb)之離子注入後，實施非活性摻雜物即碳(C)或氟(F)之離子注入。惟，亦可於碳(C)或氟(F)之離子注入後實施磷(P)、砷(As)或銻(Sb)之離子注入。例如，磷(P)之劑量係5×1013 /cm2 ，注入能量係90 KeV，碳(C)之劑量係5×1014 /cm2 ，注入能量係50 KeV。
接著，如圖7所示，利用例如熱氧化法，於區域An及區域Ap之半導體層SM上，形成包含例如氧化矽膜之閘極絕緣膜GF1及GF2。閘極絕緣膜GF1及GF2之膜厚係2～3 nm左右。順帶一提，於熱氧化溫度為800～1100℃實施。
接著，於區域An及區域Ap，於閘極絕緣膜GF1及GF2上，分別形成閘極電極G1及G2。又，於各閘極電極上，分別形成罩膜CP。閘極電極G1及G2包含例如多晶矽膜，罩膜CP包含例如氧化矽膜。具體而言，於依序形成閘極絕緣膜GF1及GF2形成用之絕緣膜、閘極電極G1及G2形成用之導體膜、及罩膜CP形成用之絕緣膜後，藉由光微影法及乾蝕刻法(或，濕蝕刻法)加工該等積層膜。如此，於區域An形成包含閘極絕緣膜GF1、閘極電極G1及罩膜CP之積層構造體，於區域Ap形成包含閘極絕緣膜GF2、閘極電極G2及罩膜CP之積層構造體。且，於閘極絕緣膜GF1及GF2之加工步驟中，亦去除區域TAn及TAp之絕緣層BX，露出接地平面區域GP1及GP2。
圖8顯示偏置間隔件OS、虛設側壁間隔件DSW及磊晶層EP之形成步驟。
首先，以覆蓋區域Tn、區域Ap、區域TAn及區域TAp之方式，藉由例如CVD法，形成包含例如氧化矽膜之絕緣膜。接著，藉由對該絕緣膜進行異向性蝕刻，而於閘極電極G1及閘極電極G2之各者之側面，形成偏置間隔件OS。此時，於區域TAn及區域TAp，藉由異向性蝕刻，去除偏置間隔件OS用之絕緣膜，露出半導體基板SB。
其次，以覆蓋區域An、區域Ap、區域TAn及區域TAp之方式，藉由例如CVD法，形成包含例如氮化矽膜之絕緣膜。接著，藉由對該絕緣膜進行異向性蝕刻，而於閘極電極G1及閘極電極G2之各者之側面，介隔偏置間隔件OS，形成虛設側壁間隔件DSW。此時，於區域TAn及區域TAp，藉由異向性蝕刻，去除虛設側壁間隔件DSW用之絕緣膜，露出半導體基板SB。
其次，利用磊晶成長法，於區域An及區域Ap之半導體層SM上，及區域TAn及區域TAp之半導體基板SB上，形成包含單晶矽之磊晶層EP(半導體層EP)。半導體層EP之膜厚係20 nm~40 nm左右。此時，因閘極電極G1及閘極電極G2係以罩膜CP覆蓋，故於閘極電極G1上及閘極電極G2上未形成磊晶層EP。
另，因磊晶層EP與半導體層SM為相同之材料故而一體化，但於本實施形態中，為了使本發明容易理解，以箭頭符號表示磊晶層EP，以虛線表示磊晶層EP與半導體層SM之交界。
圖9顯示虛設側壁間隔件DSW及罩膜CP之去除步驟、及延伸區域EX1之形成步驟。
首先，藉由於難以消減偏置間隔件OS之條件下進行蝕刻處理，而於區域An及區域Ap中，去除虛設側壁間隔件DSW及罩膜CP。又，因虛設側壁間隔件DSW及罩絕緣膜CP係利用相同材料形成，故可同時去除該等。因此，因無須進行遮罩之追加，故可使製造步驟簡略化。
其次，利用光微影法及離子注入法，於區域An，於閘極電極G1之兩側之半導體層SM及磊晶層EP形成n型延伸區域(雜質區域)EX1。延伸區域EX1於區域An及區域TAp中，例如藉由離子注入磷(P)或砷(As)而形成。延伸區域EX1構成MISFET1Tr之源極區域之一部分或汲極區域之一部分。另，延伸區域EX1雖亦形成於區域TAp之磊晶層EP之表面，但於區域TAp，亦可未形成延伸區域EX1。
接著，如圖10所示，形成延伸區域EX2。利用光微影法及離子注入法，於區域Ap，於閘極電極G2之兩側之半導體層SM及磊晶層EP形成p型延伸區域(雜質區域)EX2。延伸區域EX2係於區域Ap及區域TAn中，例如離子注入硼(B)或二氟化硼(BF2 )而形成。延伸區域EX2構成MISFET2Tr之源極區域之一部分或汲極區域之一部分。另，延伸區域EX2雖亦形成於區域TAn之磊晶層EP之表面，但於區域TAn，亦可未形成延伸區域EX2。
圖11顯示側壁間隔件SW、擴散區域D1、D2、及矽化物層SI之形成步驟。
首先，以覆蓋區域An、區域Ap、區域TAn及區域TAp之方式，利用例如CVD法，形成包含例如氮化矽膜之絕緣膜。接著，藉由對該絕緣膜進行異向性蝕刻，而於閘極電極G1及閘極電極G2之各者之側面，介隔偏置間隔件OS，形成側壁間隔件SW。
接著，使用光微影法及離子注入法，於區域An之磊晶層EP及半導體層SM、以及區域TAp之磊晶層EP，形成n型擴散區域(雜質區域)D1，於區域Ap之磊晶層EP及半導體層SM、以及區域TAn之磊晶層EP，形成p型擴散區域(雜質區域)D2。n型擴散區域D1係於區域An及區域TAp中，例如藉由離子注入磷(P)或砷(As)而形成，p型擴散區域D2係於區域Ap及區域TAn中，藉由離子注入硼(B)或二氟化硼(BF2 )而形成。
於區域An中，n型擴散區域D1具有較延伸區域EX1更高之雜質濃度，且與延伸區域EX1連接，構成MISFET1Tr之源極區域之一部分或汲極區域之一部分。
於區域Ap中，p型擴散區域D2具有較延伸區域EX2更高之雜質濃度，且與延伸區域EX2連接，構成MISFET2Tr之源極區域之一部分或汲極區域之一部分。
接著，以使延伸區域EX1、EX2及擴散區域D1、D2所包含之雜質活化為目的，對半導體基板SB實施1050℃左右之熱處理。
接著，利用自對準矽化物(Salicide：Self Aligned Silicide)技術，於擴散區域D1、擴散區域D2、閘極電極G1及閘極電極G2之各者之上表面上，形成低電阻之矽化物層SI。
矽化物層SI具體可如以下之方式形成。首先，以覆蓋區域An、區域Ap、區域TAn及區域TAp之方式，形成矽化物層SI形成用之金屬膜。該金屬膜包含例如鈷、鎳或鎳鉑合金。其次，藉由對半導體基板SB實施600～700℃左右之熱處理，而使擴散區域D1、擴散區域D2、閘極電極G1及閘極電極G2與金屬膜反應。藉此，於擴散區域D1、擴散區域D2、閘極電極G1及閘極電極G2各者之上表面上，形成矽化物層SI。其後，去除未反應之金屬膜。
藉由以上，於區域An形成MISFET1Tr，於區域Ap形成MISFET2Tr。
於圖11之製造步驟後，藉由形成層間絕緣膜IL1、IL2、插塞PG及配線M1，製造圖1所示之半導體裝置。
首先，以覆蓋區域An、區域Ap、區域TAn及區域TAp之方式，形成層間絕緣膜IL1。作為層間絕緣膜IL1，可使用氧化矽膜之單體膜、或氮化矽膜與於其上形成之厚氧化矽膜之積層膜等。於層間絕緣膜IL1之形成後，根據需要，亦能夠以CMP（Chemical Mechanical Polishing，化學機械研磨）法研磨層間絕緣膜IL1之上表面。
其次，利用光微影法及乾蝕刻法，於層間絕緣膜IL1內形成接觸孔，藉由於接觸孔內嵌入以鎢(W)等作為主體之導電性膜，而於層間絕緣膜IL1內形成複數個插塞PG。形成於各區域之插塞PG介隔矽化物層SI而連接於擴散區域D1、D2。另，閘極電極G1、G2亦與插塞PG連接，於本實施形態省略該圖示。
接著，於嵌入有插塞PG之層間絕緣膜IL1上形成層間絕緣膜IL2。其後，於層間絕緣膜IL2形成配線用之槽後，藉由於配線用之槽內嵌入以例如銅為主要成分之導電性膜，而於層間絕緣膜IL2內形成與插塞PG連接之配線M1。該配線M1之構造稱為所謂鑲嵌(Damascene)配線構造。
其後，利用雙道鑲嵌(Dual Damascene)法等，形成第2層以降之配線，此處省略其說明及圖示。又，配線M1及較配線M1更上層之配線並不限定於鑲嵌配線構造，亦可將導電性膜圖案化而形成，亦可為例如鑲嵌配線或鋁配線。
如以上方式，製造本實施形態之半導體裝置。
＜本實施形態之半導體裝置之製造方法之特徵＞ 本實施形態之半導體裝置之製造方法之特徵係接地平面區域GP1係由離子注入p型雜質即硼(B)或二氟化硼(BF2 )、與非活性摻雜物即氮(N)而形成者，接地平面區域GP2係離子注入n型雜質即磷(P)、砷(As)或銻(Sb)、與非活性摻雜物即碳(C)或氟(F)而形成者。
圖12及圖13係顯示接地平面區域GP1及GP2之深度方向之雜質濃度分佈之圖式。另，圖12及圖13顯示用於使延伸區域EX1、EX2及擴散區域D1、D2所包含之雜質活化之熱處理結束後之狀態。
於圖12中，(a)係本實施形態，即離子注入硼(B)及氮(N)之情形之濃度分佈，(b)係比較例，即離子注入硼(B)之情形之濃度分佈。於比較例之(b)中，絕緣層BX正下方之雜質濃度變低。其理由係因於閘極絕緣膜GF1形成時之熱氧化步驟中，經離子注入之硼(B)向絕緣層BX中偏析。另一方面，經離子注入之硼(B)堆積於絕緣層BX正下方。所謂堆積係隨著硼(B)之離子注入而產生之晶格間缺陷於其後之熱處理中，被擷取至矽基板界面(絕緣層BX與接地平面區域GP1之界面)時，追隨硼(B)並集中於矽基板界面附近之現象。堆積係對經離子注入之所有雜質產生之現象。然而，於硼(B)之情形時，與堆積量相比偏析量較多，故如圖12所示，絕緣層BX正下方之雜質濃度降低。若絕緣層BX正下方之雜質濃度降低，則如上述，於MISFET1Tr動作時，於絕緣層BX正下方形成反轉層，MISFET1Tr之特性具有時間常數。
與此相對，於本實施形態之(a)中，可使絕緣層BX正下方之雜質濃度高於比較例。於本實施形態，於接地平面區域GP1形成步驟中，藉由離子注入硼(B)與非活性元素即氮(N)，而助長堆積。即，藉由以高劑量離子注入氮(N)，於矽基板中導入過量之晶格間缺陷，助長熱處理時之堆積，使絕緣層BX正下方之雜質濃度增加。如此，可防止反轉層之形成。此處，作為非活性元素，除氮(N)以外，列舉碳(C)或氟(F)等，但較佳為使用氮(N)。原因在於與碳(C)或氟(F)相比氮(N)具有難以捕獲晶格間缺陷之性質。
又，於圖13中，(c)係本實施形態，即為離子注入磷(P)及碳(C)之情形之濃度分佈，(d)係比較例，即為離子注入磷(P)之情形之濃度分佈。於本實施形態，於接地平面區域GP2形成步驟中，藉由離子注入磷(P)與非活性元素即碳(C)，而可抑制由於過渡性增速擴散之磷(P)向深度方向之擴散，可使絕緣層BX正下方(例如，自絕緣層BX起約0.1 μm之範圍)之平均雜質濃度高於比較例。因此，可防止絕緣層BX正下方之反轉層之形成。又，作為非活性元素，相較於氮(N)，使用碳(C)或氟(F)較適合。原因在於，碳(C)或氟(F)以低於窒素(N)之劑量與晶格間缺陷反應形成叢集而可捕獲磷(P)。因此，可防止於以高劑量離子注入非活性元素之情形時產生之過量之晶格間缺陷之導入所致之磷(P)之過渡性增速擴散。
又，根據本實施形態，於n通道型MISFET1Tr中，可降低隨著通道寬度減少而閾值減少之現象(所謂｢窄通道效應｣)。圖14係比較例即MISFET之閘極寬度方向之剖視圖，圖15係顯示MISFET之閘極寬度與閾值之關係之圖式。於圖15中，(e)顯示本實施形態之MISFET1Tr之特性，(f)顯示圖14之比較例之MISFET之特性。
如上述，為了形成接地平面區域而經離子注入之硼(B)經過熱處理步驟，而於絕緣層BX偏析，故雜質濃度降低。再者，如圖14所示，接地平面區域之兩端部(表示為GP1L)之雜質濃度比中央部(表示為GP1)低。原因在於，於接地平面區域之兩端部，硼(B)不僅於絕緣層BX亦於元件分離部STI偏析。因此，於比較例之MISFET中，閘極寬度方向之兩端部之閾值比中央部更低，故如圖15之(f)所示，MISFET之閾值降低。
與此相對，於本實施形態中，如上所述，藉由離子注入硼(B)與非活性元素即氮(N)，而助長堆積，亦可提高閘極寬度方向之兩端部之雜質濃度，故可減低上述窄通道效應，可得圖15之(e)所示之特性。即，可防止MISFET1Tr之閾值下降。
＜變化例＞ 圖17及圖18係變化例，即顯示半導體裝置之製造步驟之剖視圖。上述實施形態係接地平面區域GP1及GP2之形成步驟不同。於上述實施形態中，依序形成p型井區域PW、接地平面區域GP1、n型井區域NW、及接地平面區域GP2。於本實施形態中，於延伸區域EX1形成後實施接地平面區域GP1之形成步驟，於延伸區域EX2形成後實施接地平面區域GP2之形成步驟。接地平面區域GP1及GP2之形成與上述實施形態相同。但，為了貫通閘極電極G1及G2以及磊晶層EP等，故設定離子注入之能量高於上述實施形態。另，雖對於接地平面區域GP1之形成後形成接地平面區域GP2之例進行說明，但該等之形成順序亦可相反。
以上，雖基於其實施形態具體說明由本發明者完成之發明，但本發明並非限定於上述實施形態者，當然於不脫離其主旨之範圍內可進行各種變更。
1Tr‧‧‧n型MISFET
2Tr‧‧‧p型MISFET
An‧‧‧區域
Ap‧‧‧區域
BX‧‧‧絕緣層
CP‧‧‧罩膜
D1‧‧‧擴散區域(半導體區域、雜質區域)
D2‧‧‧擴散區域(半導體區域、雜質區域)
DNW‧‧‧井區域
DSW‧‧‧虛設側壁間隔件
EP‧‧‧磊晶層(半導體層)
EX1‧‧‧延伸區域
EX2‧‧‧延伸區域
G1‧‧‧閘極電極
G2‧‧‧閘極電極
GF1‧‧‧閘極絕緣膜
GF2‧‧‧閘極絕緣膜
GP1‧‧‧接地平面區域(半導體區域、雜質區域)
GP1L‧‧‧接地平面區域(半導體區域、雜質區域)
GP2‧‧‧接地平面區域(半導體區域、雜質區域)
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
M1‧‧‧配線
NW‧‧‧井區域
OS‧‧‧偏置間隔件
PG‧‧‧插塞
PW‧‧‧井區域
SB‧‧‧半導體基板
SI‧‧‧矽化物層
SM‧‧‧半導體層
STI‧‧‧元件分離部
SW‧‧‧側壁間隔件
TAn‧‧‧區域
TAp‧‧‧區域
圖1係顯示實施形態之半導體裝置之剖視圖。 圖2係顯示實施形態之半導體裝置之製造步驟之剖視圖。 圖3係顯示接續圖2之半導體裝置之製造步驟之剖視圖。 圖4係顯示接續圖3之半導體裝置之製造步驟之剖視圖。 圖5係顯示接續圖4之半導體裝置之製造步驟之剖視圖。 圖6係顯示接續圖5之半導體裝置之製造步驟之剖視圖。 圖7係顯示接續圖6之半導體裝置之製造步驟之剖視圖。 圖8係顯示接續圖7之半導體裝置之製造步驟之剖視圖。 圖9係顯示接續圖8之半導體裝置之製造步驟之剖視圖。 圖10係顯示接續圖9之半導體裝置之製造步驟之剖視圖。 圖11係顯示接續圖10之半導體裝置之製造步驟之剖視圖。 圖12係顯示n通道型MISFET之接地平面區域之雜質濃度分佈之圖式。 圖13係顯示p通道型MISFET之接地平面區域之雜質濃度分佈之圖式。 圖14係顯示比較例即MISFET之閘極寬度方向之剖視圖。 圖15係顯示MISFET之閘極寬度與閾值之關係之圖式。 圖16係顯示MISFET之源極/汲極間之電流特性之圖式。 圖17係顯示變化例之半導體裝置之製造步驟之剖視圖。 圖18係顯示接續圖17之半導體裝置之製造步驟之剖視圖。

Claims (13)

  1. 一種半導體裝置之製造方法，其具備以下步驟： (a)準備包含形成n型第1MISFET之第1區域與形成p型第2MISFET之第2區域之半導體基板、形成於上述半導體基板上之絕緣層、及形成於上述絕緣層上之半導體層； (b)於上述第1區域中，對上述半導體基板離子注入上述p型雜質與氮形成第1半導體區域； (c)於上述第2區域中，對上述半導體基板離子注入n型雜質與碳或氟之一者形成第2半導體區域； (d)於上述第1區域形成上述第1MISFET；及 (e)於上述第2區域形成上述第2MISFET。
  2. 如請求項1之半導體裝置之製造方法，其中 上述第1半導體區域及上述第2半導體區域分別接觸於上述絕緣層。
  3. 如請求項1之半導體裝置之製造方法，其中 上述半導體層之雜質濃度係1×1013 cm-3 以下。
  4. 如請求項1之半導體裝置之製造方法，其中 上述半導體層之膜厚係10～20 nm。
  5. 如請求項1之半導體裝置之製造方法，其中 上述絕緣層之膜厚係10～20 nm。
  6. 如請求項1之半導體裝置之製造方法，其中 上述(d)步驟包含以下步驟： (d-1)於上述半導體層上介隔第1閘極絕緣膜形成第1閘極電極；及 (d-2)於上述第1閘極電極之兩端，於上述半導體層形成上述n型第3半導體區域； 上述(e)步驟包含以下步驟： (e-1)於上述半導體層上介隔第2閘極絕緣膜形成第2閘極電極；及 (e-2)於上述第2閘極電極之兩端，於上述半導體層形成上述p型第4半導體區域。
  7. 一種半導體裝置之製造方法，其具備以下步驟： (a)準備包含形成n型第1MISFET之第1區域與形成p型第2MISFET之第2區域之半導體基板、形成於上述半導體基板上之絕緣層、及形成於上述絕緣層上之半導體層； (b)於上述第1區域，於上述半導體層上介隔第1閘極絕緣膜形成第1閘極電極； (c)於上述第2區域，於上述半導體層上介隔第2閘極絕緣膜形成第2閘極電極； (d)於上述(b)步驟後，於上述第1區域，對上述半導體基板離子注入上述p型雜質與氮形成第1半導體區域； (e)於上述(c)步驟後，於上述第2區域，對上述半導體基板離子注入上述n型雜質與碳或氟之一者形成第2半導體區域； (f)於上述(d)步驟後，於上述第1閘極電極之兩端，於上述半導體層形成上述n型第3半導體區域；及 (g)於上述(e)步驟後，於上述第2閘極電極之兩端，於上述半導體層形成上述p型第4半導體區域。
  8. 如請求項7之半導體裝置之製造方法，其中 於上述(d)步驟後，實施上述(e)步驟。
  9. 如請求項7之半導體裝置之製造方法，其中 於上述(b)步驟與上述(d)步驟之間，具有： (h)於上述第1閘極電極之兩端，於上述半導體層形成上述n型第5半導體區域之步驟， 於上述(c)步驟與上述(e)步驟之間，具有： (i)於上述第2閘極電極之兩端，於上述半導體層形成上述p型第6半導體區域之步驟，且 上述第5半導體區域之雜質濃度低於上述第3半導體區域之雜質濃度， 上述第6半導體區域之雜質濃度低於上述第4半導體區域之雜質濃度。
  10. 如請求項7之半導體裝置之製造方法，其中 上述第1半導體區域及上述第2半導體區域分別接觸於上述絕緣層。
  11. 如請求項7之半導體裝置之製造方法，其中 上述半導體層之雜質濃度係1×1013 cm-3 以下。
  12. 如請求項7之半導體裝置之製造方法，其中 上述半導體層之膜厚係10～20 nm。
  13. 如請求項7之半導體裝置之製造方法，其中 上述絕緣層之膜厚係10～20 nm。
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