JP5315784B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特に浅いソース・ドレイン接合を有するＭＩＳＦＥＴに有効な半導体装置及びその製造方法に関する。

半導体装置は、スケーリング則に従って微細化が進められている。半導体装置の微細化は、トランジスタにおいて、ゲート電極長の微細化、ゲート絶縁膜の薄膜化、エクステンション領域の浅接合化などにより進められている。それらにより、トランジスタの微細化が進み、半導体装置の高集積化、高駆動化が推し進められている。

従来、トランジスタの微細化に伴い、ソース・ドレイン領域の形成は、イオン注入の低エネルギー化により、急峻な不純物プロファイルを形成し、実現している。図９（ａ）は、ゲート酸化膜およびゲート電極形成後のＣＭＯＳトランジスタの断面図である。ゲート電極加工後に、酸化シリコン膜や窒化シリコン膜からなるオフセットスペーサーを必要に応じて形成する。その後、図９（ｂ）に示すように、ＰＭＯＳ領域をレジスト材料１１で表面を覆い、Ｈａｌｏ注入及びソース・ドレイン領域注入を実施し、ＮＭＯＳ、ＰＭＯＳのソース・ドレイン領域７，８を形成する。

ここで、イオン注入時に使用したレジストを除去するためには、例えばＳＰＭ（硫酸過水）、ＡＰＭ（アンモニア過水）やＤＨＦ（希弗酸）による薬液、あるいは酸素プラズマによるアッシング、あるいはそれらの組み合わせによって行う。これらの処理は、少なからずシリコン基板表面をエッチングする。例えば、ＡＰＭはシリコン表面を直接エッチングする作用を持つ。あるいはＳＰＭやアッシングによって形成された膜密度の低い酸化シリコン膜（ケミカル酸化膜）は、ＤＨＦによって容易にエッチングされる。この繰り返しにより結果としてシリコン表面がエッチングされ、図９（ｃ）のようになる。

その後、図９（ｄ）に示すように、ＮＭＯＳ領域をレジスト材料１２で表面を覆い、Ｈａｌｏ注入及びソース・ドレイン領域注入を実施し、ＰＭＯＳのソース・ドレイン領域８を形成する。そして、レジストを剥離した結果、図９（ｅ）を得る。その後、サイドウォールスペーサ９、深い拡散層形成により、図９（ｆ）となる。

このようにして、ソース・ドレイン領域の表面がエッチングされることは、ソース・ドレイン領域の接合深さ（ｘｊ）と寄生抵抗の関係を悪化させる。特にトランジスタの微細化が進むとこの影響は顕著となる。例えば、ゲート長３０ｎｍのトランジスタは、ｘｊが５ｎｍを要求するが、もしシリコン表面が２ｎｍエッチングされると、寄生抵抗を６７％も上昇させることになる。

上記課題を解決するために、特許文献１、２では、半導体製造プロセスで生じるソース・ドレイン領域の酸化を防止するために、ゲート電極加工後に窒化シリコン膜をトランジスタ表面に成膜し、半導体製造プロセスで生じるエクステンション領域のエッチングを防止する方法が開示されている。

しかしながら、この特許文献１、２に開示された半導体装置にはいくつかの問題がある。筆者らの実験によると、窒化シリコンは接触するシリコンの表面近傍のボロンの活性化を阻害するため、Ｘｊが短いところにおけるＰＭＯＳのソース・ドレイン領域が著しく高抵抗となり、ＰＭＯＳの駆動力低下を招くことを見出した。図１は窒化シリコンをシリコン基板に接触させた場合のＰＭＯＳのポテンシャル分布である。＋側がＰ型であり、−側がＮ型となる。これによると、ソース・ドレイン領域表面近傍において、注入されたボロンによってＰ型となるべき箇所（図１の丸囲み部分）のポテンシャルが低下していた。

酸化防止膜を酸化シリコン膜にすることでこの現象は防ぐことが可能だが、酸化シリコン膜ではｎ型領域の基板酸化を防ぐことが出来ない。非特許文献１によると代表的なｎ型の不純物であるリンドープ酸化膜は代表的なｐ型の不純物であるボロンドープ酸化膜に比べてエッチングレートが非常に早く、保護耐性が弱い。そして、ＮＭＯＳのソース・ドレイン領域にリンを注入した場合、表面保護膜にも物理的にリンが混入するため、保護膜が酸化シリコン膜の場合は後工程ですべてエッチングされてしまう懸念がある。
特開２００４−１５８８０６号公報 特開２００４−０１４８７５号公報 ジャーナル オブ コリアン フィジカル ソサエーティ（Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｋｏｒｅａｎ Ｐｈｙｓｉｃａｌ Ｓｏｃｉｅｔｙ） ３３巻， Ｎｏ．，Ｎｏｖｅｍｂｅｒ １９９８， ｐｐ．Ｓ９９−Ｓ１０３ （Ｆｉｇ．５）

そこで本発明は、基板酸化が少なく，かつＰＭＯＳの駆動力低下を起こさない、保護絶縁膜を備えた半導体装置および半導体装置の製造方法を提供することを主たる課題とする。

（発明の特徴）
本発明の半導体装置は半導体基板と、前記基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成されたＮ型のソース・ドレイン領域と、前記Ｎ型のソース・ドレイン領域の表面を少なくとも第１のゲート電極周辺を覆う第１の保護絶縁膜とを有するＮＭＩＳＦＥＴと、前記基板上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成されたＰ型のソース・ドレイン領域と、前記Ｐ型のソース・ドレイン領域の表面を少なくとも第２のゲート電極周辺を覆う第２の保護絶縁膜とを有するＰＭＩＳＦＥＴと、を含み、前記第１の保護絶縁膜が一層以上からなり、少なくとも一層は窒化シリコン膜または酸窒化シリコン膜である絶縁膜であり、前記第２の保護絶縁膜のうち半導体基板に接している部分が酸化シリコン膜であり、前記第１の保護絶縁膜下の前記シリコン基板から窒化シリコン膜または酸窒化シリコン膜までの距離よりも前記第２の保護絶縁膜下の前記シリコン基板から窒化シリコン膜または酸窒化シリコン膜までの距離が長いことを特徴とする。

また、前記Ｎ型のソース・ドレイン領域が、前記ゲート電極の側壁より外側に形成されたＮ型の深いソース・ドレイン領域と、前記深いソース・ドレイン領域より浅く前記深いソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたＮ型のソース・ドレイン拡張領域からなる。

また、前記第１の保護絶縁膜が少なくともＮ型のソース・ドレイン拡張領域の表面を覆う。

また、前記Ｐ型のソース・ドレイン領域が、前記ゲート電極の側壁より外側に形成されたＰ型の深いソース・ドレイン領域と、前記深いソース・ドレイン領域より浅く前記深いソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたＰ型のソース・ドレイン拡張領域からなる。

また、前記第２の保護絶縁膜が少なくともＰ型のソース・ドレイン拡張領域の表面を覆うことを特徴とする。

好適には、前記第１の保護絶縁膜および、前記第２の保護絶縁膜の厚みは０．５ｎｍ以上３ｎｍ以下となる。

本発明の半導体装置の製造方法は、第１および第２のゲート絶縁膜およびゲート電極が形成された半導体基板上に、半導体基板に接している部分が酸化シリコン膜である第１の絶縁膜を堆積する工程と、第１の絶縁膜堆積より後に、ｐ型のソース・ドレイン領域を含む領域をレジスト等のマスクで覆い、ｎ型のソース・ドレイン領域を含む領域の前記第１の絶縁膜を除去する工程と、前記第１の絶縁膜を除去する工程より後に、半導体基板に接している部分が一層以上からなり、少なくとも一層は窒化シリコン膜または酸窒化シリコン膜である第２の絶縁膜を堆積する工程と、ｎ型のゲート電極・ソース・ドレイン領域を含む領域をレジスト等のマスクで覆い、ボロンもしくは複数のボロンからなる分子を含むｐ型の不純物のドーピングを行い、前記半導体基板内にｐ型のソース・ドレイン領域を形成する工程と、前記第２の絶縁膜堆積の後に、ｐ型のゲート電極・ソース・ドレイン領域を含む領域をレジスト等のマスクで覆い、ｎ型の不純物のドーピングを行い、前記半導体基板内にｎ型のソース・ドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法である。

また、第１および第２のゲート絶縁膜およびゲート電極が形成され、レジスト等のマスクでｎ型のゲート電極・ソース・ドレイン領域を含む領域が覆われた半導体基板上に、フッ素を含む不純物を注入し、レジストを剥離する工程と、その後、酸化シリコン膜を形成する工程と、続いて窒化シリコン膜の堆積もしくは窒素雰囲気処理を行う工程と、その後、ｐ型のゲート電極・ソース・ドレイン領域を含む領域をレジスト等のマスクで覆い、ｎ型の不純物のドーピングを行い、前記半導体基板内にｎ型のソース・ドレイン領域を形成する工程と、ｎ型のゲート電極・ソース・ドレイン領域を含む領域をレジスト等のマスクで覆い、ボロンもしくは複数のボロンからなる分子を含むｐ型の不純物のドーピングを行い、前記半導体基板内にｐ型のソース・ドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法によっても得ることができる。

また、第１および第２のゲート絶縁膜およびゲート電極が形成され、レジスト等のマスクでｐ型のゲート電極・ソース・ドレイン領域を含む領域が覆われた半導体基板上に、窒素を含む不純物を注入し、レジストを剥離する工程と、その後、酸化シリコン膜を形成する工程と、その後、ｐ型のゲート電極・ソース・ドレイン領域を含む領域をレジスト等のマスクで覆い、ｎ型の不純物のドーピングを行い、前記半導体基板内にｎ型のソース・ドレイン領域を形成する工程と、ｎ型のゲート電極・ソース・ドレイン領域を含む領域をレジスト等のマスクで覆い、ボロンもしくは複数のボロンからなる分子を含むｐ型の不純物のドーピングを行い、前記半導体基板内にｐ型のソース・ドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法によっても得ることができる。

（作用）
ｎＭＯＳの保護絶縁膜を、一層以上からなり、少なくとも一層は窒化シリコン膜または酸窒化シリコン膜とすることにより、エッチング耐性が向上し、ｎＭＯＳ領域の拡散層の酸化を抑えることができる。

また、ｐＭＯＳの保護絶縁膜を半導体基板に接している部分が酸化シリコン膜とすることにより、窒化シリコン膜と接している場合に発生するＰ型の不純物であるボロンの不活性化を抑えることができる。

本発明により、ＰＭＯＳのソース・ドレイン形成に用いられるボロンの不活性化が起こらず、ＰＭＯＳの駆動力を維持しつつ、製造プロセス中にソース・ドレインの不純物注入領域がエッチングを抑えることが出来るため、拡散層領域の抵抗増加を抑制することができ、その結果、高駆動のトランジスタを提供することができる。

（構造）
次に、本発明の実施の形態について図面を参照して詳細に説明する。

図２は本発明の第１の実施の形態である半導体装置の断面図である。

Ｎ型のソース・ドレイン領域７の一部の上には、保護絶縁膜５が形成されている。この保護絶縁膜５は窒化シリコン膜である。ボロンを含む不純物を注入して形成されたＰ型のソース・ドレイン領域８の一部の上には、保護絶縁膜６が形成されている。この保護絶縁膜６は２層からなっており、半導体基板に接している層が酸化シリコン膜である。従って、ｎＭＯＳの保護絶縁膜のエッチング耐性が高く、ｎＭＯＳ領域の拡散層の酸化を抑えることができる。

また、Ｐ型の不純物であるボロンの不活性化を抑えることができる。保護絶縁膜５は窒化シリコン膜の上に酸化シリコン膜が形成された二層構造であり、保護絶縁膜６は酸化シリコン膜単層構造であってもよい。

また、保護絶縁膜５は酸化シリコン膜の上に窒化シリコン膜が形成された二層構造であり、保護絶縁膜６も酸化シリコン膜の上に窒化シリコン膜が形成された二層構造であり、保護絶縁膜５中の窒化シリコン膜からシリコン基板１までの距離よりも保護絶縁膜６中の窒化シリコン膜からシリコン基板１までの距離が長い構造であってもよい。

また、保護絶縁膜５，６は層構造ではなく、徐々に窒素濃度が変化していく状態であってもよい。

また、保護絶縁膜５，６の窒化シリコン膜が酸窒化シリコン膜であってもよい。

図３は本発明の第２の実施の形態である半導体装置の断面図である。

Ｎ型のソース・ドレイン領域７およびＰ型のソース・ドレイン領域８はゲート電極４の側壁１０より外側に形成されたＮ型の深いソース・ドレイン領域と、深いソース・ドレイン領域より浅く、深いソース・ドレイン領域からゲート電極４の下部のチャネル領域に向かって延びたＮ型のソース・ドレイン拡張領域からなる。Ｎ型のソース・ドレイン領域７のソース・ドレイン拡張領域の上には、保護絶縁膜５が形成されている。この保護絶縁膜５は窒化シリコン膜である。

ボロンを含む不純物を注入して形成されたＰ型のソース・ドレイン領域８のソース・ドレイン拡張領域の上には、保護絶縁膜６が形成されている。この保護絶縁膜６は２層からなっており、半導体基板に接している層が酸化シリコン膜である。従って、ｎＭＯＳの保護絶縁膜のエッチング耐性が高く、ｎＭＯＳ領域の拡散層の酸化を抑えることができる。また、Ｐ型の不純物であるボロンの不活性化を抑えることができる。

（製法）
図４は、本発明の第１の実施の形態の半導体装置及び半導体装置の製造方法である。まず、図４（ａ）に示すように、半導体基板１上に素子分離酸化膜２を形成した後に、ＮＷｅｌｌ及びＰＷｅｌｌを形成する。その後、ゲート絶縁膜３として１．２ｎｍの酸窒化シリコン膜を形成した後に、ポリシリコンを１００ｎｍ成膜し、そして、フォトリソグラフィー技術によるパターンニングを行い、ゲート電極４を形成する。

次に、図４（ｂ）に示すように、酸化防止の保護酸化膜としてシリコン熱酸化膜６を２ｎｍ成膜する。保護酸化膜の膜厚は、０．５ｎｍ以上３ｎｍ以下の範囲である。

ここで、図５を用いて、この理由を説明する。図中の実線は、ソース・ドレイン表面がエッチングされていないときの理想的な状態の寄生抵抗と接合深さの関係を示している。これに対し、点線は、ソース・ドレイン表面が１．５ｎｍエッチングされた場合の関係を示している。基板表面がエッチングされると、おおよそ接合深さが１５ｎｍ以下になると寄生抵抗上昇の効果が顕著になることが分かる。

一方、ＭＯＳＦＥＴに要求される寄生抵抗と接合深さのスペックはＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）で開示されている。近年のＭＯＳＦＥＴに要求されるスペックのウィンドウ（余裕）は極めて厳しく、これらの要求を満たさなければ所望の性能を満たすことはできない。図５には、ＩＴＲＳ２００５年に示された３２ｎｍノード世代のスペックを斜線で記入してある。これによれば、この要求を満たすためにはソース・ドレイン表面のエッチングは１．５ｎｍ以下に抑えなければならないことが理解される。

一方、熱酸化で酸化シリコン膜を形成する場合、酸化膜厚の半分の膜厚のシリコン表面を消費してしまう。すなわち、熱酸化それ自体がエッチングと同じ効果を持つ。従って、１．５ｎｍ×２＝３．０ｎｍ以下に熱酸化膜厚を抑えることが必要である。しかし、薄すぎると逆に表面保護効果が小さくなる。熱酸化膜でも、０．５ｎｍ以下では短時間のＤＨＦ処理でもすぐに除去されてしまう。また、０．５ｎｍ以下の熱酸化膜の膜厚制御は困難という問題もある。

熱酸化膜を用いるのは、ＷＥＴエッチングの耐性が高いため、保護絶縁膜が薄くとも、製造プロセス中に保護絶縁膜の欠損を防げるためである。図６に、各方法で形成した酸化シリコン膜の各種薬液へのエッチングレートを示す。これによると、ＣＶＤで形成した酸化シリコン膜に比べ、熱酸化で形成した酸化シリコン膜はエッチングレートが最も遅く、基板保護膜として最も好適である。熱酸化膜に近い酸化シリコン膜を得る方法として、プラズマ酸化でもよい。

次に、形成した保護酸化膜のＰＭＯＳ領域を図４（ｃ）に示すようにレジスト１０で覆い、エッチングによってＮＭＯＳ領域の保護酸化膜を除去する。その後、窒素プラズマ雰囲気で処理を行い、図４（ｄ）に示すように酸窒化シリコン膜５を形成する。これにより、ＮＭＯＳ領域には窒化シリコン膜が形成され、ＰＭＯＳ領域の保護絶縁膜のＷＥＴエッチング耐性も向上する。この結果、ＰＭＯＳ領域の保護絶縁膜はシリコン基板側の窒素濃度が低く、表面側の窒素濃度が高くなる。このようにＰＭＯＳ領域の保護絶縁膜が窒素を含む場合においても、窒素含有領域をシリコン基板から遠ざけることにより、ｐＭＯＳ領域でのボロンの不活性化を抑えることができる。

次に、図４（ｅ）に示すように、ＰＭＯＳ領域にレジストマスク１１を形成し、ＮＭＯＳ領域にＨａｌｏ及びｎ型の不純物によるソース・ドレイン注入を行い、ｎ型ソース・ドレイン領域７を形成する。次に、硫酸過水洗浄によりレジストマスク１１を除去する。また、レジストの除去方法として、プラズマ酸化雰囲気によるアッシング処理と硫酸過水洗浄を併用することも可能である。保護絶縁膜表面が酸窒化シリコン膜に改質されているために、もしくは窒化シリコン膜であるためにアッシング処理による基板酸化の進行が抑制され、また熱酸化膜を用いているため、硫酸過水洗浄による膜厚減少を抑えられ、イオン注入条件にフィードバックする必要がない。次に、図４（ｆ）に示すように、ＮＭＯＳ領域にレジストマスク１２を形成し、ＰＭＯＳ領域にＨａｌｏ及びボロンイオンによるソース・ドレイン注入を行い、ｐ型ソース・ドレイン領域８を同様に形成する。その後、レジストマスクの除去を行う。

次に、２０ｎｍの酸化シリコン膜を成膜する。そして、ドライエッチング（ＲＩＥ： Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行い、サイドウォールスペーサ９を形成する。

その後は保護絶縁膜の一部を除去し、公知の手法にてソース・ドレイン電極を形成する。

（発明の他の実施の形態）
上記実施の形態において、ゲート絶縁膜３は、比誘電率５以上の高誘電率絶縁膜単層、酸化シリコン膜／比誘電率５以上の高誘電率絶縁膜積層、酸窒化シリコン膜／比誘電率５以上の高誘電率絶縁膜積層と代用可能である。ゲート絶縁膜３の膜厚は、０．５ｎｍ以上、１０ｎｍ以下が望ましい。

ゲート電極４は、Ｎｉ、Ｃｏ含有電極、Ｗ、Ｔａ、Ｒｕ、Ｍｏ、Ｔｉからなる金属を１つ以上含む金属電極を代用することが可能である。また、後で除去する仮のゲート電極を含む。ゲート電極膜厚は、２０ｎｍ以上、２００ｎｍ以下の範囲が望ましい。

酸化シリコン膜６の形成にはＨＤＰ膜や、ＬＰＣＶＤ膜等を用いても良い。窒化処理によりウエットエッチング耐性を強化するため、熱酸化膜より劣るものの基板の保護効果は得られる。

窒化シリコン膜５の形成には窒素プラズマ雰囲気処理の代わりにＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いても良い。

サイドウォールスペーサ９の形成には２０ｎｍの酸化シリコン膜の代わりに、窒化シリコン膜を使用することも可能である。また、膜構造は、前記酸化シリコン膜単層、前記窒化シリコン膜単層、酸化シリコン膜／窒化シリコン膜積層、窒化シリコン膜積層／酸化シリコン膜、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層構造が代用可能である。膜厚は膜厚範囲は、単層のとき５ｎｍ以上８０ｎｍ以下が望ましい。積層のとき全体の膜厚範囲は、前記の５ｎｍ以上、８０ｎｍ以下が望ましい。

また、サイドウォールスペーサ９をソース・ドレイン注入後に除去し、再度サイドウォールスペーサを付け直しても良い。

また、サイドウォールスペーサ９形成後に、再度ＰＭＯＳ領域にレジストマスクを形成し、ＮＭＯＳ領域にｎ型の不純物によるソース・ドレイン注入を行い、既に形成されているソース・ドレイン領域よりも深いｎ型ソース・ドレイン領域を形成してもよい。同様に、ＮＭＯＳ領域にレジストマスクを形成し、ＰＭＯＳ領域にｐ型の不純物によるソース・ドレイン注入を行い、既に形成されているソース・ドレイン領域よりも深いｐ型ソース・ドレイン領域を同様に形成してもよい。

ｐ型ソース・ドレイン領域８の形成において、ボロンと共に他のｐ型不純物を注入しても良い。また、複数のボロンからなるクラスタイオンやカーボランを注入しても良い。

図７は、本発明の第２の実施の形態の半導体装置及び半導体装置の製造方法である。

まず、図７（ａ）に示すように、半導体基板１上に素子分離酸化膜２を形成した後に、ＮＷｅｌｌ及びＰＷｅｌｌを形成する。その後、ゲート絶縁膜３として１．２ｎｍの酸窒化シリコン膜を形成した後に、ポリシリコンを１００ｎｍ成膜し、そして、フォトリソグラフィー技術によるパターンニングを行い、ゲート電極４を形成する。ゲート絶縁膜３は、比誘電率５以上の高誘電率絶縁膜単層、酸化シリコン膜／比誘電率５以上の高誘電率絶縁膜積層、酸窒化シリコン膜／比誘電率５以上の高誘電率絶縁膜積層と代用可能である。ゲート絶縁膜３の膜厚は、０．５ｎｍ以上、１０ｎｍ以下である。ゲート電極４は、Ｎｉ含有電極、Ｗ、Ｔａ、Ｒｕ、Ｍｏ、Ｔｉからなる金属を１つ以上含む金属電極を代用することが可能である。ゲート電極膜厚は、２０ｎｍ以上、２００ｎｍ以下の範囲である。

次に図７（ｂ）に示すように、ＰＷｅｌｌ部分をレジストマスク１３で覆い、ＮＷｅｌｌ部分にフッ素を注入する。その後、レジストマスク１４を除去し、図７（ｃ）に示すように保護絶縁膜としてシリコン熱酸化膜６を成膜する。このとき、さきほど注入したフッ素の効果によって、ＰＭＯＳ領域の酸化シリコン膜１５はＮＭＯＳ領域よりも厚くなる。なお、フッ素注入のタイミングは保護絶縁膜形成以前であれば、何時でも良い。保護絶縁膜の膜厚は、０．５ｎｍ以上３ｎｍ以下の範囲である。

ここで、保護絶縁膜６，１４のＷＥＴエッチング耐性をさらに向上させるために、表面の酸化シリコン膜改質処理を行う。図７（ｄ）に示すように、保護絶縁膜であるシリコン熱酸化膜６の表面を窒素プラズマ雰囲気で処理を行い、窒化シリコン膜５を形成する。窒素プラズマ雰囲気処理の代わりにＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法ぴ、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて窒化シリコン膜を形成しても良い。この結果、保護絶縁膜はシリコン基板側の窒素濃度が低く、表面側の窒素濃度が高くなる。そして、窒化シリコン膜形成前の酸化シリコン膜の厚みはＰＭＯＳ領域で大きいため、ＰＭＯＳ領域でよりシリコン基板側の窒素濃度が低くなる。

その後は、第１の実施形態図４（ｅ）以降の工程を実施する。

このようにＰＭＯＳ領域の保護絶縁膜が窒素を含む場合においても、窒素含有領域をシリコン基板から遠ざけることにより、ｎＭＯＳ領域のエッチング耐性を高めつつ、ｐＭＯＳ領域でのボロンの不活性化を抑えることができる。

図８は、本発明の第３の実施の形態の半導体装置及び半導体装置の製造方法である。

まず、図８（ａ）に示すように、半導体基板１上に素子分離酸化膜２を形成した後に、ＮＷｅｌｌ及びＰＷｅｌｌを形成する。その後、ゲート絶縁膜３として１．２ｎｍの酸窒化シリコン膜を形成した後に、ポリシリコンを１００ｎｍ成膜し、そして、フォトリソグラフィー技術によるパターンニングを行い、ゲート電極４を形成する。ゲート絶縁膜３は、比誘電率５以上の高誘電率絶縁膜単層、酸化シリコン膜／比誘電率５以上の高誘電率絶縁膜積層、酸窒化シリコン膜／比誘電率５以上の高誘電率絶縁膜積層と代用可能である。ゲート絶縁膜３の膜厚は、０．５ｎｍ以上、１０ｎｍ以下である。ゲート電極４は、Ｎｉ含有電極、Ｗ、Ｔａ、Ｒｕ、Ｍｏ、Ｔｉからなる金属を１つ以上含む金属電極を代用することが可能である。ゲート電極膜厚は、２０ｎｍ以上、２００ｎｍ以下の範囲である。

次に図８（ｂ）に示すように、ＮＷｅｌｌ部分をレジストマスク１４で多い、ＰＷｅｌｌ部分に窒素を注入する。その後、レジストマスク１３を除去し、図８（ｃ）に示すように保護絶縁膜としてシリコン熱酸化膜６を成膜する。このとき、さきほど注入した窒素の効果によって、ＮＭＯＳ領域の酸化膜は酸窒化シリコン膜１５となる。なお、窒素注入のタイミングは保護絶縁膜形成以前であれば、どこでも良い。これにより、ＰＭＯＳ側で酸化シリコン膜、ＮＭＯＳ側で酸窒化シリコン膜の酸化保護膜が形成できる。保護絶縁膜の膜厚は、０．５ｎｍ以上３ｎｍ以下の範囲である。

また、保護絶縁膜６，１５のＷＥＴエッチング耐性をさらに向上させるために、表面の酸化膜改質処理を行っても良い。たとえば、図８（ｄ）に示すように、保護絶縁膜であるシリコン熱酸化膜の表面を窒素プラズマ雰囲気で処理を行い、酸窒化シリコン膜５を形成する。窒素プラズマ雰囲気処理の代わりにＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法やスパッタ法や、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて窒化シリコン膜を形成しても良い。この結果、ＰＭＯＳ領域の保護絶縁膜はシリコン基板側の窒素濃度が低く、表面側の窒素濃度が高くなる。

その後は、第１の実施形態図４（ｅ）以降の工程を実施する。

このようにＰＭＯＳ領域の保護絶縁膜が窒素を含む場合においても、窒素含有領域をシリコン基板から遠ざけることにより、ｎＭＯＳ領域のエッチング耐性を高めつつ、ｐＭＯＳ領域でのボロンの不活性化を抑えることができる。

窒化シリコン膜をシリコン基板に接触させた場合のＰＭＯＳのポテンシャル分布 本発明の半導体装置の第１の実施の形態を示す断面図 本発明の半導体装置の第２の実施の形態を示す断面図 本発明の第１の実施の形態の半導体装置の製法を示す工程図 接合深さと寄生抵抗の関係を示す図 各方法で形成した酸化シリコン膜の各種薬液へのエッチングレートを示す図 本発明の第２の実施の形態の半導体装置の製法を示す工程図 本発明の第３の実施の形態の半導体装置の製法を示す工程図 従来方法の実施形態にかかる半導体装置の各製造工程を示す断面図

符号の説明

１ 基板
２ 素子分離酸化膜
３ ゲート絶縁膜
４ ゲート電極
５ 保護絶縁膜（窒化シリコン膜）
６ 保護絶縁膜（酸化シリコン膜）
７ ｎ型ソース・ドレイン領域
８ ｐ型ソース・ドレイン領域
９ サイドウォールスペーサ
１０ レジスト
１１ レジスト
１２ レジスト
１３ レジスト
１４ フッ素の効果により成長が早くなり厚くなった酸化シリコン膜
１５ 酸窒化シリコン膜

Claims (3)

1. 半導体基板と、
   前記基板上に形成された第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
   前記第１のゲート電極の両側の前記半導体基板内に形成されたＮ型のソース・ドレイン領域と、
   前記Ｎ型のソース・ドレイン領域の表面を少なくとも第１のゲート電極周辺を覆う第１の保護絶縁膜と、
   を有するＮＭＩＳＦＥＴと、
   前記基板上に形成された第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
   前記第２のゲート電極の両側の前記半導体基板内に形成されたＰ型のソース・ドレイン領域と、
   前記Ｐ型のソース・ドレイン領域の表面を少なくとも第２のゲート電極周辺を覆う第２の保護絶縁膜と、
   を有するＰＭＩＳＦＥＴと、を含み、
   前記第１の保護絶縁膜が一層以上からなり、
   少なくとも一層は窒化シリコン膜または酸窒化シリコン膜である絶縁膜であり、
   前記第２の保護絶縁膜のうち半導体基板に接している部分が酸化シリコン膜であり、
   前記第１の保護絶縁膜下の前記シリコン基板から窒化シリコン膜または酸窒化シリコン膜までの距離よりも前記第２の保護絶縁膜下の前記シリコン基板から窒化シリコン膜または酸窒化シリコン膜までの距離が長いことを特徴とする半導体装置。
2. 前記Ｎ型のソース・ドレイン領域が、
   前記ゲート電極の側壁より外側に形成されたＮ型の深いソース・ドレイン領域と、
   前記深いソース・ドレイン領域より浅く前記深いソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたＮ型のソース・ドレイン拡張領域からなり、
   前記第１の保護絶縁膜が少なくともＮ型のソース・ドレイン拡張領域の表面を覆うＮＭＩＳＦＥＴと、
   前記Ｐ型のソース・ドレイン領域が、
   前記ゲート電極の側壁より外側に形成されたＰ型の深いソース・ドレイン領域と、
   前記深いソース・ドレイン領域より浅く前記深いソース・ドレイン領域から前記ゲート電極の下部のチャネル領域に向かって延びたＰ型のソース・ドレイン拡張領域からなり、
   前記第２の保護絶縁膜が少なくともＰ型のソース・ドレイン拡張領域の表面を覆うＰＭＩＳＦＥＴと、
   を含むことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の保護絶縁膜および、前記第２の保護絶縁膜の厚みが０．５ｎｍ以上３ｎｍ以下であることを特徴とする請求項１または２に記載の半導体装置。