JP5040286B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置およびその製造方法に関し、特にＭＯＳ型電界効果トランジスタを有する半導体装置およびその製造方法に関する。
近年、半導体集積回路の高集積化に伴い、ＭＯＳ型電界効果トランジスタでは、例えばゲート長が短くされるなどのゲート電極の微細化が進んでいる。このようなゲート電極の微細化が進行すると、電界効果トランジスタではソース・ドレイン間のカットオフが困難となる、いわゆるパンチスルーなどの短チャネル効果が顕在化する。
このような短チャネル効果を抑制する対策の一つとして、ソース領域やドレイン領域の外側にポケット領域と呼ばれる不純物領域を形成する技術（ポケット注入技術）が用いられる場合がある。しかし、ゲート長が３０ｎｍ以下に微細化されると、ソース領域の外側のポケット領域とドレイン領域の外側のポケット領域に重なりが生じてしまい、チャネル部分の不純物濃度が高くなる問題が生じてしまう。
ポケット領域の重なりによってチャネルの不純物濃度が高くなると、キャリアの移動度が劣化してＭＯＳトランジスタの特性が劣化する問題が顕著になってしまう。したがって、微細化されたゲートを有するＭＯＳトランジスタにおいて、チャネル不純物濃度を低く維持して移動度を良好としつつ、かつ短チャネル効果を抑制することが求められていた。
このため、例えば従来のソースエクステンション領域とドレインエクステンション領域（不純物領域）を形成せず、固定電荷を用いてこれらの領域に相当する反転層を形成する構造が提案されていた（例えば特許文献１参照）。ソースエクステンション領域とは、ソース領域と連続して形成される、チャネル領域側に延伸する不純物領域をいう。また、ドレインエクステンション領域とは、ドレイン領域と連続して形成される、チャネル領域側に延伸する不純物領域をいう。
上記の特許文献１に開示された方法では、固定電荷となる不純物（例えばセシウムなど）を含むシリコン酸化膜により、従来のソースエクステンション領域とドレインエクステンション領域に相当する各々の領域に反転層を形成する方法が開示されている。
また、反転層を形成するための固定電荷は、シリコンをプラズマ窒化することでも形成可能であることが開示されている（例えば非特許文献１参照）。上記の窒化膜を用いる方法でも、当該窒化膜（プラスの固定電荷）の直下に反転層が形成され、当該反転層を実質的なソース・ドレインエクステンション領域として利用することが可能であるとされている。
特開２００５−１７５３７８号公報 Ｇ．Ｈ．Ｂｕｈら、ＩＥＥＥ ＩＥＤＭ２００５
しかし、上記の特許文献１（特開２００５−１７５３７８号公報）に係る方法では、１）不純物をシリコン酸化膜中のみに留めてイオン注入することが難しい点、２）フォトマスク工程によりＮＭＯＳとＰＭＯＳでのイオン注入の打ち分けを行うため、製造コストが高くなる点、３）セシウム・バリウム等の特殊なイオン種の注入が必要な点、等により、実際の半導体装置の製造工程に適用することは困難であると考えられる。
また、一方で上記の非特許文献１（Ｇ．Ｈ．Ｂｕｈら、ＩＥＥＥ ＩＥＤＭ２００５）に係る方法では、ＣＭＯＳを構成する場合に、プラズマ窒化によってＮＭＯＳ側と同様にＰＭＯＳ側にもプラスの固定電荷が形成されてしまう点が問題となる。ＰＭＯＳ側では、導電型がＮＭＯＳ側と逆になるため、ソース・ドレインエクステンション領域に形成される反転層がトランジスタの動作上問題となってしまう。このため、ＮＭＯＳとＰＭＯＳの組み合わせ（ＣＭＯＳ）として考えた場合には、上記の固定電荷を用いた方法は、必ずしもトランジスタの動作上有効な方法となるとは限らない。
また、基板のプラズマ窒化において、レジストなどによりＰＭＯＳ側をマスクして固定電荷を含む窒化膜の形成を行うことも考えられるが、１）プラズマを用いること、２）プラズマ窒化の温度が高いこと、等を考慮すると、有機物を主成分とするレジストなどによりマスクを行うことは実質的に困難であると考えられる。
そこで、本発明では、上記の問題を解決した、新規で有用な半導体装置と半導体装置の製造方法を提供することを統括的課題としている。
本発明の具体的な課題は、チャネル不純物濃度が低く維持されて移動度が良好とされ、かつ、短チャネル効果が抑制されたＭＯＳトランジスタを用いて、ＣＭＯＳトランジスタを構成することである。
本発明の第１の観点では、上記の課題を、シリコン基板に形成される第１のチャネル領域と、前記シリコン基板上、前記第１のチャネル領域に対応して第１のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第１の側壁絶縁膜をそれぞれ担持する第１のゲート電極と、前記シリコン基板中、前記第１のゲート電極の両側に前記第１のチャネル領域を挟んでそれぞれ形成された、第１のソース領域および第１のドレイン領域と、を有するＮＭＯＳトランジスタと、前記シリコン基板に形成される第２のチャネル領域と、
前記シリコン基板上、前記第２のチャネル領域に対応して第２のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第２の側壁絶縁膜をそれぞれ担持する第２のゲート電極と、前記シリコン基板中、前記第２のゲート電極の両側に前記第１のチャネル領域を挟んでそれぞれ形成された、第２のソース領域および第２のドレイン領域と、を有する、前記ＮＭＯＳトランジスタとともに１対で用いられるＰＭＯＳトランジスタと、を備え、前記第２の側壁絶縁膜と前記シリコン基板との距離が、前記第１の側壁絶縁膜と前記シリコン基板との距離よりも大きくなるように構成されていることを特徴とする半導体装置により、解決する。
また、本発明の第２の観点では、上記の課題を、シリコン基板の第１のチャネル領域に対応する第１のゲート絶縁膜上の第１のゲート電極と、該シリコン基板上の第２のチャネル領域上の第２のゲート絶縁膜上の第２のゲート電極とをそれぞれ形成する工程と、前記第２のゲート電極をマスクにして該第２のゲート電極の両側の前記シリコン基板中に、１対のＰ型拡散領域を形成する工程と、前記シリコン基板上の前記第１のゲート電極の両側に第１の絶縁膜を、前記シリコン基板上の前記第２のゲート電極の両側に第２の絶縁膜をそれぞれ形成する工程と、前記第１の絶縁膜をエッチングする工程と、前記第１のゲート電極の対向する１対の側壁面上に１対の第１の側壁絶縁膜を、前記第２のゲート電極の対向する１対の側壁面上に１対の第２の側壁絶縁膜をそれぞれ形成する工程と、前記第１のゲート電極と前記１対の第１の側壁絶縁膜をマスクにして、該１対の第１の側壁絶縁膜の両側のシリコン基板中に、１対のＮ型拡散領域を形成する工程と、前記第２のゲート電極と前記１対の第２の側壁絶縁膜をマスクにして、該１対の第２の側壁絶縁膜の両側のシリコン基板中に、別の１対のＰ型拡散領域を形成する工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
本発明によれば、ＣＭＯＳトランジスタを構成するＭＯＳトランジスタのチャネル不純物濃度を低く維持し、かつ、短チャネル効果を抑制することが可能となる。
図１および図２は、固定電荷が形成されるＭＯＳトランジスタをそれぞれ示した図であり、本発明の基本的な原理を示した図である。
図１を参照するに、本図に示すＭＯＳトランジスタ１０は、例えばシリコンよりなる半導体基板１に形成されたチャネル領域１１に対応して形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３を有している。
ゲート電極１３の対向する１対の側壁面上には、１対の側壁絶縁膜１４Ａ、１４Ｂがそれぞれ形成されている。側壁絶縁膜１４Ａ、１４Ｂは、例えばシリコン窒化膜（シリコンと窒素を主成分とする膜、ＳｉＮ膜、またはＳｉｘＮｙ膜と表記する場合もある、以下文中同様）より形成され、当該シリコン窒化膜はプラスの固定電荷を含むように形成されている。
また、半導体基板１中には、ゲート電極１３の両側にチャネル領域１１を挟んでソース領域１５およびドレイン領域１６が形成されている。また、ソース領域１５は、形成される深さが異なる２つのソース領域１５Ａ、１５Ｂよりなるが、ソース領域は１つの不純物領域からなるように構成してもよい。また、ドレイン領域１６は、形成される深さが異なる２つのドレイン領域１６Ａ、１６Ｂよりなるが、ドレイン領域は１つの不純物領域からなるように構成してもよい。
さらに、ソース領域１５の外側（チャネル領域側１１側）にはポケット領域１７が、ドレイン領域１６の外側（チャネル領域１１側）にはポケット領域１８がそれぞれ形成されている。ポケット領域１７、１８は、ソース領域１５、ドレイン領域１６と異なる極性（チャネル領域と同じ極性）であって、かつ、チャネル領域１１よりも不純物濃度が高い不純物領域よりなる。
ポケット領域１７，１８が形成されていることで、パンチスルーの発生が抑制され、ゲート長Ｌｇが小さくされた場合の短チャネル効果が抑制される。しかし、一方でポケット領域１７，１８が形成されていると、特にゲート長Ｌｇが小さくなった場合に、ポケット領域１７、１８に重なりが生じ、チャネル領域１１の不純物濃度が高くなる問題が生じてしまう。ポケット領域の重なりによってチャネルの不純物濃度が高くなると、キャリアの移動度が劣化してＭＯＳトランジスタの特性が劣化する問題が顕著になってしまう。
このため、上記のＭＯＳトランジスタ１０では、通常のＭＯＳトランジスタで形成されるソースエクステンション領域とドレインエクステンション領域が実質的に形成されておらず、このためにチャネル領域１１の不純物濃度が低く維持されていることが特徴である。
一般的なＭＯＳトランジスタでは、ソース領域１５と連続してチャネル領域１１に向かって延伸するソースエクステンション領域が側壁絶縁膜１４Ａの直下に形成される。また、ドレイン領域１６と連続してチャネル領域１１に向かって延伸するドレインエクステンション領域が側壁絶縁膜１４Ｂの直下に形成される。
本図に示すＭＯＳトランジスタ１０では、側壁絶縁膜１４Ａ，１４Ｂの直下にはソース・ドレイン領域から連続する不純物領域は実質的に形成されておらず、このためにチャネル領域１１の不純物濃度が低く維持されている。また、側壁絶縁膜１４Ａ，１４Ｂの直下には、側壁絶縁膜１４Ａ，１４Ｂのプラスの固定電荷によって反転層（マイナス）が形成されている。上記の反転層が、通常のＭＯＳトランジスタのソースエクステンション領域またはドレインエクステンション領域として機能する。
このため、上記のＭＯＳトランジスタ１０では、ポケット領域１７とポケット領域１８の距離が大きくなり、この結果チャネル領域１１の不純物濃度が低く維持されている。すなわち、上記のＭＯＳトランジスタ１０では、ゲート電極１３が微細化された（ゲート長Ｌｇが短くされた）場合であっても、ポケット領域１７、１８によって短チャネル効果を抑制しながら、かつ、チャネル領域１１の不純物濃度を低く維持してキャリアの移動度を良好とすることが可能となっている。
しかし、上記のＭＯＳトランジスタ１０の構造でＮＭＯＳを構成することは可能であるが、例えばＮＭＯＳに加えてＰＭＯＳを形成する場合（例えばＣＭＯＳを構成する場合）には、ＰＭＯＳ側ではプラスの固定電荷の存在がトランジスタの動作上問題になる場合がある。例えば、ＰＭＯＳにおいて側壁絶縁膜にプラスの固定電荷が存在すると、当該固定電荷による反転層が形成されることでトランジスタがＯＮしなくなる懸念が生じてしまう。
このため、本発明では、ＮＭＯＳとともにＰＭＯＳを形成する、例えばＣＭＯＳを構成する場合に、ＰＭＯＳ側を以下のように構成することが特徴である。
図２に示すＭＯＳトランジスタ１０Ａは、図１に示すＭＯＳトランジスタ（ＮＭＯＳトランジスタ）とともに構成されるＰＭＯＳトランジスタの構成例である。ただし、図１で先に説明した部分には同一の符号を付し、説明を省略する。
図２を参照するに、本図に示すＭＯＳトランジスタ１０Ａでは、まず、ソース領域１５と連続し、チャネル領域１１に向かって延伸するソースエクステンション領域２０と、ドレイン領域１６と連続し、チャネル領域１１に向かって延伸するドレインエクステンション領域２１が形成されている。
また、ＭＯＳトランジスタ１０の場合に比べて、側壁絶縁膜１４Ａ、１４Ｂと半導体基板１の距離が大きくされていることが特徴である。このため、側壁絶縁膜１４Ａ，１４Ｂに含まれる固定電荷がソースエクステンション領域２０、ドレインエクステンション領域２１に及ぼす影響が小さくなっている。すなわち、側壁絶縁膜に含まれる固定電荷によって、シリコン基板の表面近傍に誘起される電荷の量が少なくなる。
上記のように、側壁絶縁膜１４Ａ，１４Ｂと半導体基板１の距離を大きくするため、本図に示すＭＯＳトランジスタ１０Ａでは、側壁絶縁膜１４Ａと半導体基板１の間と、側壁絶縁膜１４Ｂと半導体基板１のそれぞれの間に、緩衝層１９Ａ，１９Ｂを形成している。言い換えれば、ＭＯＳトランジスタ１０Ａでは、側壁絶縁膜が組成の異なる絶縁層の積層構造とされている。
すなわち、固定電荷が形成される側壁絶縁膜１４Ａ，１４Ｂが、当該側壁絶縁膜１４Ａ，１４Ｂと組成が異なる、固定電荷が実質的に形成されない膜（例えばシリコン酸化膜）よりなる緩衝層１９Ａ，１９Ｂを介して半導体基板１またはゲート電極１３と接する構造になっている。
また、ＮＭＯＳ側にも側壁絶縁膜１４Ａ、１４Ｂと半導体基板１との間に緩衝層が形成されていてよいが、当該緩衝層はごく薄く形成されるか、または、実質的に形成されていないことが好ましい。これは、ＮＭＯＳ側では、側壁絶縁膜１４Ａ、１４Ｂの固定電荷よってシリコン基板表面に誘起される電荷を、キャリアの移動のため積極的に利用するためである。
上記の構造を用いることで、チャネル不純物濃度が低く維持されて移動度が良好とされ、かつ、短チャネル効果が抑制されたＭＯＳトランジスタを用いて、ＣＭＯＳトランジスタを構成することが可能となる。
次に、シリコン基板上に固定電荷が形成された層（シリコン窒化膜、以下固定電荷層）が積層された構造のＣ−Ｖ特性を調べた結果について説明する。
図３Ａ，図３Ｂは、上記のＣ−Ｖ特性を調べる場合に用いた具体的な構成を示した図である。まず、図３Ａに示すように、シリコン基板上に厚さが３０ｎｍの固定電荷層を積層し、Ｈｇプローブを用いて周波数が１００ｋＨｚの高周波電圧を印加し、Ｃ−Ｖ特性を調べた。この場合、固定電荷層（シリコン窒化膜）は、基板温度を７７５℃として、熱ＣＶＤ法により形成した。
さらに、図３Ｂに示すように、シリコン基板と固定電荷層の間に、例えばシリコン酸化膜よりなる緩衝層を、厚さが３ｎｍ〜３０ｎｍとなるように形成し、当該緩衝層の厚さの違いによるＣ−Ｖ特性について調べた。
図４は、上記の図３Ａ，図３Ｂに示したＣ−Ｖ測定の結果を示す図である。図４には、先に説明した緩衝層の厚さを、０ｎｍ（形成しない場合）、３ｎｍ、２０ｎｍ、３０ｎｍとした場合の結果を、それぞれ実験Ｅ０，実験Ｅ３、実験Ｅ２０、実験Ｅ３０でそれぞれ示している。
図４を参照するに、固定電荷層とシリコン基板の距離が大きくなる（緩衝層の厚さが大きくなる）に従い、フラットバンド電圧Ｖｆｂがグラフの右側にシフトしていることがわかる。
また、上記の図４に示すＣ−Ｖ特性から、シリコン基板に形成される電荷の密度（反転層に相当）の、緩衝層（ＳｉＯ）の膜厚依存について算出した結果を図５に示す。図５を参照するに、緩衝層の膜厚が大きくなるに従い、図４に示したフラットバンド電圧のシフトに伴って、シリコン基板に形成される電荷の密度が小さくなっていることがわかる。
このように、固定電荷層とシリコン基板の間に緩衝層を形成し、さらに緩衝層の厚さを変更することで、シリコン基板側の反転層の形成を制御することが可能となることが、本発明の発明者により見出された。
また、シリコン基板表面近傍に誘起される電荷の量は、シリコン基板（または緩衝層）を所定のガス雰囲気中でアニールすることで増大することが本発明の発明者の実験によって初めて明らかとなった。さきに図４に示した実験Ｅ０，実験Ｅ３、実験Ｅ２０、実験Ｅ３０は、緩衝層が形成されたシリコン基板を、アンモニア（ＮＨ３）を含む雰囲気中で基板温度を８５０℃として６０分アニールした後で、固定電荷層を形成している。このように、シリコン窒化膜よりなる固定電荷層を形成する前に、Ｎを構成元素として含むガス（例えばアンモニア）雰囲気中でシリコン基板（または緩衝層）をアニールすることにより、シリコン基板に誘起される電荷の密度が大きくなることが見出されている。
図４に示す実験ＥＸは、シリコン基板（緩衝層）をアニールすることなく、厚さが３ｎｍの緩衝層を形成した後、厚さが３０ｎｍの固定電荷層を形成した構造でＣ−Ｖ測定を行った結果を示している。
この場合、アニールの効果については、実験ＥＸと実験Ｅ３を比較することで明らかになる。実験ＥＸと実験Ｅ３を比較すると、実験Ｅ３（アニールを行った場合）について誘起される電荷の量が多くなっていることがわかる。
次に、本発明による半導体装置のより詳細な構造の例について、図６、図７を用いて以下に説明する。
図６は、本発明の実施例１による半導体装置１００Ａを模式的に示した図である。半導体装置１００Ａは、導電型が異なる２つのＭＯＳトランジスタを用いて形成される（ＣＭＯＳ）。
図１を参照するに、本図に示す半導体装置１００Ａは、ＮＭＯＳトランジスタ（以下単にＮＭＯＳと表記する場合がある）１００と、ＰＭＯＳトランジスタ（以下単にＰＭＯＳと表記する場合がある）２００を含む構成になっている。
上記のＮＭＯＳトランジスタ１００と、ＰＭＯＳトランジスタ２００は、例えばシリコン基板よりなる半導体基板１０１に素子分離絶縁膜１０２により分離されて形成された素子形成領域（ウェル）にそれぞれ形成されている。
まず、ＮＭＯＳトランジスタ１００は、半導体基板１０１中に形成されたＰウェル１０３に形成されている。Ｐウェル１０３にはチャネル領域１０４が形成され、チャネル領域１０４上にはゲート絶縁膜１０５が、さらにゲート絶縁膜１０５上にはゲート電極１０６が形成されている。また、ゲート電極１０６上には、例えばＮｉＳｉよりなるシリサイド層１１４が形成されている。また、シリサイド層は、ＣｏＳｉにより形成してもよい。
ゲート電極１０６の対向する１対の側壁面上には、１対の側壁絶縁膜１０７Ａ、１０７Ｂがそれぞれ形成されている。側壁絶縁膜１０７Ａ、１０７Ｂは、例えばシリコン窒化膜により形成され、当該シリコン窒化膜はプラスの固定電荷を含むように形成されている。
また、Ｐウェル１０３（半導体基板１０１）中には、ゲート電極１０６の両側にチャネル領域１０４を挟んで、Ｎ型不純物領域よりなるソース領域１０８およびドレイン領域１０９が形成されている。また、ソース領域１０８は、形成される深さが異なる２つのソース領域１０８Ａ、１０８Ｂよりなるが、ソース領域は１つの不純物領域からなるように構成してもよい。また、ドレイン領域１０９は、形成される深さが異なる２つのドレイン領域１０９Ａ、１０９Ｂよりなるが、ドレイン領域は１つの不純物領域からなるように構成してもよい。また、ソース領域１０８上と、ドレイン電極１０９には、例えばＮｉＳｉなどよりなるシリサイド層１１５，１１６がそれぞれ形成されている。
さらに、ソース領域１０８の外側（チャネル領域側１０４側）にはポケット領域１１０が、ドレイン領域１０９の外側（チャネル領域１０４側）にはポケット領域１１１がそれぞれ形成されている。ポケット領域１１０、１１１は、ソース領域１０８、ドレイン領域１０９と異なる極性（チャネル領域１０４と同じ極性）であって、かつ、チャネル領域１０４よりも不純物濃度が高い不純物領域よりなる。ポケット領域１１０，１１１が形成されていることで、パンチスルーの発生が抑制され、ゲート長ＬＧが小さくされた場合の短チャネル効果が抑制される。
また、本図に示すＮＭＯＳトランジスタ１００では、側壁絶縁膜１０７Ａ，１０７Ｂの直下には、ソース・ドレイン領域から連続するＮ型の不純物領域（エクステンション領域）は実質的に形成されていない。実際は、ソース領域、ドレイン領域の熱拡散により、側壁絶縁膜１０７Ａ，１０７Ｂの直下にはソース領域やドレイン領域が若干延伸する場合があるが、本実施例のトランジスタでは、積極的にエクステンション領域を形成していない。また、本実施例のトランジスタでは、ポケット領域１１０とポケット領域１１１とが、従来に比べて離されて形成されている。このため、ポケット領域が重なる領域の重なりによる影響が抑制され、チャネル領域１０４の不純物濃度が低く維持されることになる。また、本実施例によるＮＭＯＳトランジスタ１００では、通常のＭＯＳトランジスタにおけるソース・ドレインエクステンション領域に相当する、以下に説明するチャネル近傍領域１１２，１１３が形成されている。
側壁絶縁膜１０７Ａ，１０７Ｂの直下のＰウェル１０３には、チャネル領域１０４に隣接する、少なくともＮ型不純物領域が形成されない、チャネル近傍領域１１２、１１３がそれぞれ形成されることになる。チャネル近傍領域１１２は、側壁絶縁膜１０７Ａの直下のＰウェル１０３中、ソース領域１０８とチャネル領域１０４の間に形成される。同様に、チャネル近傍領域１１３は、側壁絶縁膜１０７Ｂの直下のＰウェル１０３中、ドレイン１０９とチャネル領域１０４の間に形成される。
上記のチャネル近傍領域１１２，１１３は、チャネル領域１０４と連続しており、チャネル領域１０４と同じ導電型の不純物領域より構成される。チャネル近傍領域１１２、１１３には、側壁絶縁膜１０７Ａ，１０７Ｂのプラスの固定電荷によってそれぞれ反転層（マイナス）が形成される。このため、チャネル近傍領域１１２，１１３に形成される反転層は、それぞれ通常のＮＭＯＳトランジスタのソースエクステンション領域、ドレインエクステンション領域として機能する。
このため、本実施例によるＮＭＯＳトランジスタ１００では、ポケット領域１１０とポケット領域１１１の距離が大きくなり、この結果チャネル領域１０４の不純物濃度が低く維持されている。すなわち、上記のＮＭＯＳトランジスタ１００では、ゲート電極１０６が微細化された（ゲート長ＬＧが短くされた）場合であっても、ポケット領域１１０、１１１によって短チャネル効果を抑制しながら、かつ、チャネル領域１０４の不純物濃度を低く維持してキャリアの移動度を良好とすることが可能となっている。
また、上記のソース領域１０８、ドレイン領域１０９，側壁絶縁膜１０７Ａ，１０７Ｂなどを覆うように、引っ張り応力を有する絶縁層（例えばシリコン窒化膜）１１７が形成されていると、チャネル領域１０４に歪みが与えられて移動度が向上し、さらに好ましい。この場合、チャネル領域１０４には引っ張り応力が加えられ、キャリアである電子の移動度が向上する。
一方、ＰＭＯＳトランジスタ２００は、半導体基板１０１中に形成されたＮウェル２０３に形成されている。Ｎウェル２０３にはチャネル領域２０４が形成され、チャネル領域２０４上にはゲート絶縁膜１０５が、さらにゲート絶縁膜２０５上にはゲート電極２０６が形成されている。また、ゲート電極２０６上には、例えばＮｉＳｉよりなるシリサイド層２１４が形成されている。
ゲート電極２０６の対向する１対の側壁面上には、１対の側壁絶縁膜２０７Ａ、２０７Ｂがそれぞれ形成されている。側壁絶縁膜２０７Ａ、２０７Ｂは、先に説明した側壁絶縁膜１０７Ａ，１０７Ｂと同時に形成されるため、例えばシリコン窒化膜により形成され、当該シリコン窒化膜はプラスの固定電荷を含むように形成される。
また、Ｎウェル２０３中には、ゲート電極２０６の両側に、チャネル領域２０４を挟んで、Ｐ型不純物領域よりなるドレイン領域２０８およびソース領域２０９が形成されている。また、ドレイン領域２０８上と、ソース領域２０９上には、例えばＮｉＳｉよりなるシリサイド層２１５，２１６がそれぞれ形成されている。
また、Ｎウェル２０３中には、ドレイン領域２０８と連続して、ドレイン領域２０８からチャネル領域２０４に向かって延伸するドレインエクステンション領域２１２が、側壁絶縁膜２０７Ａの直下に形成されている。同様に、ソース電極２０９と連続して、ソース領域２０９からチャネル領域２０４に向かって延伸するソースエクステンション領域２１３が、側壁絶縁膜２０７Ｂの直下に形成されている。
さらに、ドレインエクステンション領域２１２の外側（チャネル領域側２０４側）にはポケット領域２１０が、ソースエクステンション領域２１３の外側（チャネル領域２０４側）にはポケット領域２１１がそれぞれ形成されている。ポケット領域２１０、２１１は、ドレインエクステンション領域２１２、ソースエクステンション領域２１３と異なる極性（チャネル領域２０４と同じ極性）であって、かつ、チャネル領域２０４よりも不純物濃度が高い不純物領域よりなる。
上記のＰＭＯＳトランジスタ２００では、ＮＭＯＳトランジスタ１００の場合に比べて、側壁絶縁膜と半導体基板の距離が大きくされていることが特徴である。具体的には、側壁絶縁膜２０７Ａ，２０７Ｂと半導体基板１０１（Ｎウェル２０３）の距離が、側壁絶縁膜１０７Ａ，１０７Ｂと半導体基板１０１（Ｐウェル１０３）の距離よりも大きくなるように構成されている。このため、側壁絶縁膜２０７Ａ，２０７Ｂに含まれる固定電荷がドレインエクステンション領域２１２と、ソースエクステンション領域２１３に及ぼす影響が小さくなっている。
上記のように、側壁絶縁膜２０７Ａ，２０７Ｂと半導体基板１０１の距離を大きくするため、側壁絶縁膜２０７Ａと半導体基板１０１の間と、側壁絶縁膜２０７Ｂと半導体基板１０１の間には、それぞれ緩衝層２１８Ａ，２１８Ｂが形成されている。
上記の構造は、以下のようにして形成される。まず、ゲート電極２０６の対向する１対の側壁面上に、固定電荷が実質的に形成されない膜（例えばシリコン酸化膜）である緩衝層２１８Ａ，２１８Ｂを形成する。次に、緩衝層２１８Ａ，２１８Ｂ上に、固定電荷が形成される膜（例えばシリコン窒化膜）である側壁絶縁膜２０７Ａ，２０７Ｂを積層すればよい。
また、上記のドレイン領域２０８、ソース領域２０９，側壁絶縁膜２０７Ａ，２０７Ｂなどを覆うように、圧縮応力を有する絶縁層（例えばシリコン窒化膜）２１７が形成されていると、チャネル領域２０４に歪みが与えられて移動度が向上し、さらに好ましい。この場合、チャネル領域２０４には圧縮応力が加えられ、キャリアである正孔の移動度が向上する。
上記の構造を用いることで、チャネル不純物濃度が低く維持されて移動度が良好とされ、かつ、短チャネル効果が抑制されたＭＯＳトランジスタを用いて、ＣＭＯＳトランジスタを構成することが可能となる。
また、上記の半導体装置の製造にあたっては、ＰＭＯＳ側とＮＭＯＳ側とでの固定電荷の影響を制御する構造を構成することが容易となっている。例えば、固定電荷を形成するための不純物の打ち込みをＮＭＯＳ側とＰＭＯＳ側とで異なるように行う場合には、セシウムやヨウ素などの特殊な元素を用いる必要があり（特開２００５−１７５３７８号公報参照）、実際の半導体装置の製造工程に適用することは困難であると考えられる。
また、一方で、固定電荷を含む、例えばシリコン窒化膜を形成する工程は、基板が高温となるため、レジストなどの有機材料によるマスクの形成が困難となる問題があった。すなわち、ＣＭＯＳトランジスタを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのうち、ＮＭＯＳトランジスタのみに固定電荷が形成される膜を形成することは困難となっていた。
一方、上記の半導体装置では、緩衝層（例えばシリコン酸化膜など）の、ＰＭＯＳ側とＮＭＯＳ側での厚さの違いにより、ＮＭＯＳ側とＰＭＯＳ側の固定電荷の影響を制御している。上記の緩衝層（シリコン酸化膜）は、様々な方法で容易に形成可能である上に、ウェットエッチングによる除去も容易である。
また、緩衝層２１８Ａ，２１８Ｂは、薄すぎると固定電荷による反転層形成の影響が大きくなり、また一方で厚すぎるとＰＭＯＳトランジスタとＮＭＯＳトランジスタの特性の差が大きくなってしまう。このため、緩衝層２１８Ａ，２１８Ｂがシリコン酸化膜よりなる場合、緩衝層２１８Ａ，２１８Ｂの厚さは５乃至２０ｎｍであることが好ましい。
また、側壁絶縁膜１０７Ａ、１０７Ｂとシリコン基板との間にも、例えばシリコン酸化膜よりなる緩衝層が形成されていてもよい。この場合、当該緩衝層は、少なくともＰＭＯＳ側の緩衝層よりも薄く形成されることが好ましい。また、例えばシリコン基板には、自然酸化や、または、ウェットエッチングにより、意図しないシリコン酸化膜が形成されてしまう場合もある。このような意図しない場合も含めて、側壁絶縁膜１０７Ａ、１０７Ｂとシリコン基板１０１の間に形成されるシリコン酸化膜（緩衝層）の厚さは、３ｎｍ以下とされることが好ましい。
また、上記のＮＭＯＳトランジスタ１００においては、ＰＭＯＳトランジスタ２００に比べて、ソース電極とドレイン電極の表面が低く形成されていることが特徴である。例えば、ゲート絶縁膜１０５とシリコン基板１０１の界面に対して、ソース領域１０８およびドレイン領域１０９の表面が７乃至２０ｎｍ凹んで形成されている。
このため、チャネル領域１０４に係る応力がさらに大きくなってシリコンの歪み量が増大し、キャリアの移動度が大きくなっている。
また、上記の緩衝層は、シリコン酸化膜に限定されず、以下に示すように様々な材料を用いて構成することが可能である。
図７は、本発明の実施例２による半導体装置１００Ｂを示す図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する（以下の実施例において同じ）。
図７を参照するに、本実施例の場合、ＮＭＯＳトランジスタ１００は、実施例１の場合と同様の構造を有している。本実施例の場合、実施例１のＰＭＯＳトランジスタ２００に相当するＰＭＯＳトランジスタ３００が、以下の点でＰＭＯＳトランジスタ２００と相違している。
まず、側壁絶縁膜２０７Ａ，２０７Ｂとシリコン基板１０１との間には、シリコン酸化膜よりなる緩衝層２１８、２１９に換わって、緩衝層２１８、２１９に相当するＳｉＧｅ層２２０Ａ、２２０Ｂが形成されていることが特徴である。さらに、ドレイン領域２０８にはＳｉＧｅ層２２０Ａと連続するＳｉＧｅ層２２０Ｂが、ソース領域２０９内には、ＳｉＧｅ層２２１Ａと連続するＳｉＧｅ層２２１Ｂがそれぞれ形成されている。
すなわち、ＰＭＯＳトランジスタ３００は、側壁絶縁膜２０７Ａの直下（ＳｉＧｅ層２２０Ａ）から、ドレイン領域２０８内（ＳｉＧｅ層２２０Ｂ）にかけて広がるように形成されたＳｉＧｅ層２２０を有している。同様に、ＰＭＯＳトランジスタ３００は、側壁絶縁膜２０７Ｂの直下（ＳｉＧｅ層２２１Ａ）から、ソース領域２０９内（ＳｉＧｅ層２２１Ｂ）にかけて広がるように形成されたＳｉＧｅ層２２１を有している。
また、ＳｉＧｅ層２２０，２２１には、ドレイン領域２０８およびソース領域２０９と同じ導電型となる不純物（Ｐ型不純物）が添加されている。この場合、当該不純物の濃度は、側壁絶縁膜２０７Ａ，２０７Ｂの固定電荷により、ＳｉＧｅ層に反転層が形成されない程度の濃度とされることが好ましい。
上記のＳｉＧｅ層２２０，２２１が形成されていることで、ＰＭＯＳトランジスタ３００では、チャネル領域２０４におけるキャリア（正孔）の移動度が良好となる効果を奏する。
例えば、ＳｉＧｅ層はシリコン基板に対してより大きな格子常数を有するため、チャネル領域２０４には、上記の格子常数の違いに伴う歪みが発生することになる。この場合、チャネル領域２０４には、一軸性の圧縮応力が誘起される。このため、チャネル領域２０４の正孔の移動度が良好となる効果を奏する。
すなわち、本実施例では、ＮＭＯＳトランジスタ１００は固定電荷による反転層をソース・ドレインエクステンションの換わりに用いることでチャネルの不純物濃度の増大を抑制してキャリア（電子）の移動度を良好とし、一方で、ＰＭＯＳトランジスタ３００は高濃度でＰ型不純物がドープされたＳｉＧｅ層を用いることで、固定電荷の影響を抑制するとともに、チャネルに歪みを誘起してキャリア（正孔）の移動度を良好としている。
次に、上記の半導体装置１００Ｂ（ＣＭＯＳトランジスタ）の電気特性を調べた結果について、以下に示す。
図８Ａ、図８Ｂは、図７に示したＰＭＯＳトランジスタ３００の電気特性について調べた結果を示した図である。図８Ａは、ＰＭＯＳトランジスタ３００の、中間電流（Ｉｄｓｔ）に対するＯＦＦ電流（ＩＯＦＦ）の値を、図８Ｂは、ＯＮ電流（ＩＯＮ）に対するＯＦＦ電流の値を示した図である。また、図中の実験Ａ，実験Ｂ，実験Ｃ，実験Ｄは、側壁絶縁膜２０７Ａ，２０７Ｂの直下に形成されるＳｉＧｅ層２２０Ａ，２２１Ａの長さをそれぞれ変更した場合の結果についてそれぞれ示すものである。
ＳｉＧｅ層２２０Ａ，２２１Ａは、エピタキシャル成長により形成されるが、当該エピタキシャル成長にあたって、まず、緩衝層２１８Ａ，２１８Ｂをウェットエッチング（例えばＨＦ）により除去している。実験Ａ、実験Ｂ、実験Ｃ、実験Ｄは、上記のウェットエッチングの時間の長さを変更したものであり、実質的にＳｉＧｅ層２２０Ａ，２２１Ａの長さ（大きさ）を示したものである。上記のエッチング時間は、実験Ａを標準とすると、実験Ａに対する割合で、実験Ｂが１．５倍、実験Ｃが２倍、実験Ｃが３倍となっている。
図８Ａ，図８Ｂを参照するに、ＳｉＧｅ層２２０Ａ，２２１Ａが長いほど（緩衝層２１８Ａ，２１８Ｂのエッチング量が大きいほど）、ＯＦＦ電流に対するＯＮ電流、中間電流の値が大きくなっている。これは、ＰＭＯＳトランジスタ３００において、ＳｉＧｅ層２００Ａ，２２１Ａの形成（延伸）に対応して、キャリア（正孔）の移動度が向上し、かつ、寄生抵抗が下がっていることを示しているためと考えられる。
また、図９〜図１１は、図７に示したＮＭＯＳトランジスタ１００の電気特性について調べた結果を示した図であり、図９、１０は、ＮＭＯＳトランジスタ１００のゲートリーク電流を、図１１は、ＮＭＯＳトランジスタ１００のジャンクションリーク電流を調べた結果示した図である。なお、図中で、「従来」と記載があるものは、ソース・ドレインエクステンション領域が形成された従来のＮＭＯＳトランジスタを用いた結果であり、「改善後」と記載があるものは、図７に示したＮＭＯＳトランジスタを用いた結果である。
図９を参照するに、ＮＭＯＳトランジスタ１００のゲートリーク電流は、従来に比べて大きく低減されていることがわかる。
また、ＮＭＯＳトランジスタ１００の構造においては、ゲート長が５０ｎｍ以下の領域（例えばゲート長が３０ｎｍ程度）の、ゲート電極が微細化された場合において、リーク電流が低減されることが確認された。
上記のゲートリーク電流が低下した原因としては、ＮＭＯＳトランジスタ１００にはソース・ドレインエクステンション領域が形成されていないため、Ｎ型不純物領域（ソース領域とドレイン領域）がゲート電極から離間された構造をとることが可能となったことがあげられる。
例えば、従来のように側壁絶縁膜の直下にソース・ドレインエクステンション領域が形成された場合には、実際には拡散によってゲート電極（ゲート絶縁膜）の直下にまでＮ型不純物領域が延伸してしまう構造（いわゆるオーバーラップ構造）となってしまう。このようなオーバーラップ構造は、ゲートリーク電流を増大させる大きな要因となっていた。
一方、本実施例によるＮＭＯＳトランジスタでは、ソース・ドレインエクステンション領域が形成されないため、ゲート電極（ゲート絶縁膜）の直下にＮ型不純物領域が形成されない、ノンオーバーラップ構造となる。このため、ゲートリーク電流を低減することが可能となっている。
また、図１０は、ＮＭＯＳトランジスタ１００に相当する構造において、ゲート長を大きくした場合（〜６０００ｎｍ）の、ゲートリーク電流を調べた結果を示す図である。なお、実験Ｐ１〜実験Ｐ４では、ポケット領域の不純物濃度を変更しており、実験Ｐ４、実験Ｐ３、実験Ｐ２、実験Ｐ１の順で不純物濃度が高くなっている。
図１０を参照するに、本実施例によるＮＭＯＳトランジスタでは、ゲート長を大きくした場合でも、ゲート長の変化に対してゲートリーク電流が線形に変化していることがわかる。しかし、ゲート長の大きなトランジスタでは、必ずしも本実施例による構造を必要としない場合もあるため、本実施例による構造（図６、図７）は、おもにゲート長が５０ｎｍ以下の微細なトランジスタに適用することが好ましい。
また、図１１は、ＮＭＯＳトランジスタ１００のジャンクションリーク電流を調べた結果を示す図である。図１１を参照するに、本実施例によるＮＭＯＳトランジスタは、従来に比べてジャンクションリーク電流が１／１０００以下となっていることが確認された。これは、ソース・ドレインエクステンション領域が形成されないためにＮ型不純物領域（ソース領域とドレイン領域）が離間された構造が寄与していると考えられる。
次に、上記の半導体装置（ＣＭＯＳトランジスタ）１００Ｂの製造方法の一例について、図１２Ａ〜図１２Ｚ、図１３Ａ〜図１３Ｏに基づき、手順を追って説明する。
まず、図１２Ａに示す工程において、例えばシリコン基板（半導体基板）１０１上に、ＣＶＤ法により、シリコン酸化膜１０１Ａとシリコン窒化膜１０１Ｂとの積層構造を形成する。
次に、図１２Ｂに示す工程において、シリコン窒化膜１０１Ｂとシリコン酸化膜１０１Ａを、レジストパターンをマスクにしたパターンエッチングによりパターニングする。さらに、パターニングされたシリコン窒化膜１０１Ｂとシリコン酸化膜１０１をマスクにして半導体基板１０１のエッチングを行って、例えば深さが３００ｎｍのホール１０１Ｃを形成する。
次に、図１２Ｃに示す工程において、ＣＶＤ法によりシリコン酸化膜を形成してホール１０１Ｃを素子分離絶縁膜１０２で埋設し、さらにＣＭＰ（化学機械研磨）によって、シリコン窒化膜１０Ｂ上のシリコン酸化膜を除去して平坦化する。
次に、図１２Ｄに示す工程において、シリコン基板１０１上のシリコン窒化膜１０１Ｂとシリコン酸化膜１０１Ａを、例えばリン酸、フッ酸などを用いたウェットエッチングにより、除去する。さらに、シリコン基板１０１の、素子分離絶縁膜１０２よって分離された領域に、Ｐ型不純物の打ち込みを行ってＰウェル１０３を形成する。同様に、シリコン基板１０１の、素子分離絶縁膜１０２よって分離された別の領域に、Ｎ型不純物の打ち込みを行ってＮウェル２０３を形成する。
次に、図１２Ｅに示す工程において、例えば熱酸化法を用いて、Ｐウェル１０３上にゲート絶縁膜１０５を、Ｎウェル２０３上にゲート絶縁膜２０５を、例えば厚さが１．２ｎｍとなるようにそれぞれ形成する。ゲート絶縁膜１０５，２０５としては、シリコン酸化膜の他、例えば、酸窒化シリコンＳｉＯＮ膜、ハフニウムオキサイド（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸化アルミ（ＨｆＡｌＯ）、酸化アルミ（ＡｌＯ）などを用いてもよい。または、ゲート絶縁膜としては、これらに窒素を加えたＨｆＳｉＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＡｌＯＮなどを用いてもよい。
次に、図１２Ｆに示す工程において、熱ＣＶＤ法により、ゲート絶縁膜１０５，２０５を覆うように、例えば膜厚１００ｎｍのポリシリコン（Ｐｏｌｙ Ｓｉ）よりなるゲート電極層１０６Ｇを形成する。
次に、図１２Ｇに示す工程において、Ｐウェル１０３を覆うとともにＮウェル２０３を露出させるレジストパターンＭ１を形成する。さらに、レジストパターンＭ１をマスクにして、Ｎウェル２０３上のゲート電極層１０６Ｇに、ボロン（Ｂ）イオンを加速エネルギー２ｋｅＶ、ドーズ量４×１０１５ｃｍ−２で注入する（プレドープ）。
次に、図１２Ｈに示す工程において、レジストパターンＭ１を剥離して、さらにシリコン基板１０１を９００℃で３秒間アニールし、プレドープしたボロンイオンをＮウェル２０３上のゲート電極層１０６Ｇに拡散させる。
次に、１２Ｉに示す工程において、ゲート電極層１０６Ｇ上にＣＶＤ法により、シリコン酸化膜Ｍ２を形成する。さらに、シリコン酸化膜Ｍ２上に、ゲート電極の形状に対応した、レジストパターンＭ３をＮウェル１０３上とＰウェル２０３上にそれぞれ形成する。
次に、１２Ｊに示す工程において、レジストパターンＭ３をマスクにしてシリコン酸化膜Ｍ２のパターンエッチングを行った後、パターンニングされたシリコン酸化膜Ｍ２（レジストパターンＭ３）をマスクにして、ゲート電極層１０６Ｇのパターンエッチングを行う。ここで、ゲート絶縁膜１０５上にゲート電極１０６、ゲート絶縁膜２０５上にゲート電極２０６がそれぞれ形成される。図１２Ｋに示す工程において、レジストパターンＭ３とシリコン酸化膜Ｍ２は除去される。
次に、図１２Ｌに示す工程において、Ｐウェル１０３を覆うとともにＮウェル２０３を露出させるレジストパターンＭ４を形成する。さらに、レジストパターンＭ４とゲート電極２０６をマスクにして、Ｎウェル２０３にアンチモンイオンを、加速エネルギー６０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入し、ポケット領域２１０、２１１を形成する。
なお、上記のポケット領域２１０、２１１の形成のためのイオン注入にあたっては、Ｎウェル２０３においては、ゲート電極２０６をマスクとして斜めに（例えば基板の法線に対して３０度傾けて）イオン注入を行うことが好ましい。また、当該イオン注入は、ゲート電極２０６に対して４方向からそれぞれ行われることが好ましい。
次に、図１２Ｍに示す工程において、レジストパターンＭ４とゲート電極２０６をマスクにして、Ｎウェル２０３にボロンイオンを、加速エネルギー０．５ｋｅＶ、ドーズ量２×１０１４ｃｍ−２で注入する。ここで、Ｎウェル２０３のゲート電極２０６の両側に、ドレインエクステンション領域２１２と、ソースエクステンション領域２１３が形成される。
次に、図１２Ｎに示す工程において、レジストパターンＭ４を剥離した後、ＣＶＤ法により、Ｐウェル１０３上とＮウェル２０３上に、例えばシリコン酸化膜よりなる緩衝層１１８と緩衝層２１８を、それぞれ厚さが１５ｎｍとなるように形成する。緩衝層１１８と緩衝層２１８は、同時に形成されるため、一体的に連続して形成される。また、シリコン酸化膜よりなる緩衝層２１８の厚さは、例えば、５ｎｍ乃至２０ｎｍとされることが好ましい。
緩衝層１１８は、Ｐウェル１０３（シリコン基板１０１）の表面と、ゲート電極１０６の側壁面上、さらにゲート電極１０６の上面上にかけて形成される。同様に、緩衝層２１８は、Ｎウェル２０３（シリコン基板１０１）の表面と、ゲート電極２０６の側壁面上、さらにゲート電極２０６の上面上にかけて形成される。
次に、図１２Ｏに示す工程において、Ｎウェル２０３を覆うとともにＰウェル１０３を露出させるレジストパターンＭ５を形成する。
次に、図１２Ｐに示す工程において、レジストパターンＭ５から露出しているＰウェル１０３上の緩衝層１１８を、ＨＦ系の溶液を用いたウェットエッチングにより除去する。また、この場合レジストパターンＭ５に浸透するウェットエッチング溶液から緩衝層２１８を保護するため、緩衝層２１８とレジストパターンＭ５の間に所定のハードマスク（例えばシリコン窒化膜など）を設けてもよい。
なお、緩衝層１１８のエッチングにおいては、緩衝層１１８を実質的に完全に除去してもよく、また、膜厚を減ずるようにエッチングを行ってもよい。なお、緩衝層１１８をウェットエッチングにより実質的に完全に除去した場合であっても、エッチング溶液中の酸素とシリコンの反応や、または、大気中の酸素とシリコンの反応により、ごく薄いシリコン酸化膜がＰウェル１０３の表面に形成される場合がある。
本工程では、固定電化による反転層の形成を制御するための緩衝層の膜厚が、ＮＯＭＯＳ側とＰＭＯＳ側とで異なるように、ＮＭＯＳ側の緩衝層１１８のみ、エッチング加工がなされる。当該エッチング後にレジストパターンＭ５が剥離される。
また、ここでさらに、シリコン基板１０１（Ｐウェル１０３）を、構成元素としてＮ（窒素）を含むガス雰囲気中でアニールを行ってもよい。当該アニールを行うことで、シリコン基板に誘起される電荷の量が増大し、好適である。
上記のアニールは、例えばアンモニア雰囲気を用いて、アニール温度（基板温度）を６５０℃乃至１１００℃（例えば７７５℃）として行うことが好ましい。図１２Ｑに示す工程において、レジストパターンＭ５を剥離する。
次に、図１２Ｒに示す工程において、例えば、熱ＣＶＤ法により、構成元素としてシリコンを含むガス、および構成元素として窒素を含むガスなどを用いて、Ｐウェル１０３上とＮウェル２０３上に、シリコン窒化膜よりなる絶縁膜１０７、２０７を、それぞれ厚さが３０ｎｍとなるように形成する。絶縁膜１０７、２０７は同時に形成されるため、一体的に連続して形成される。
絶縁膜１０７は、Ｐウェル１０３（シリコン基板１０１）の表面と、ゲート電極１０６の側壁面上、さらにゲート電極１０６の上面上にかけて形成される。また、絶縁層２０７は、Ｎウェル２０３（シリコン基板１０１）の表面に形成された緩衝層２１８上と、ゲート電極２０６の側壁面に形成された緩衝層２１８上、さらにゲート電極２０６の上面に形成された緩衝層２１８上にかけて形成される。
すなわち、Ｎウェル２０３側では、Ｎウェル２０３上とゲート電極２０６上に、緩衝層２１８と絶縁層２０７の積層構造が形成されることになる。
次に、図１２Ｓに示す工程において、例えばＲＩＥ（リアクティブ・イオン・エッチング）などのプラズマ（ドライ）エッチング法によって、絶縁層１０７と絶縁層２０７のエッチングを行う。
この結果、ゲート電極１０６の対向する１対の側壁面上には、１対の側壁絶縁膜１０７Ａ、１０７Ｂがそれぞれ形成される。また、ゲート電極２０６の対向する１対の側壁面上には、１対の緩衝層２１８Ａ、２１８Ｂを介して１対の側壁絶縁膜２０７Ａ、２０７Ｂがそれぞれ形成される。また、１対の側壁絶縁膜２０７Ａ、２０７Ｂは、それぞれ１対の緩衝層２１８Ａ，２１８Ｂを介してＮウェル２０３（シリコン基板１０１）上に形成されることになる。この場合、先に説明したように、緩衝層２１８Ａ、２１８Ｂの厚さは、それぞれ、５乃至２０ｎｍとされることが好ましい。
また、本工程のエッチング後において、Ｐウェル１０３の表面とＮウェル２０３の表面を比較した場合、Ｐウェル１０３の表面がＮウェル２０３の表面に対して低く（凹んで）形成される。
これは、本工程ではＮウェル２０３の表面の緩衝層２１８と絶縁層２０７の積層構造を除去するのに必要な時間エッチングを行っており、Ｐウェル１０３上ではシリコンがエッチングされるためである。このため、Ｎウェル１０３では、ゲート絶縁膜１０５とシリコン基板１０１の界面に対して、ゲート絶縁膜１０５の両側のシリコン基板１０１の表面が凹んだ状態となっている。
次に、図１２Ｔに示す工程において、Ｎウェル２０３を覆うとともにＰウェル１０３を露出させるレジストパターンＭ６を形成する。さらに、レジストパターンＭ６とゲート電極１０６、および側壁絶縁膜１０７Ａ，１０７Ｂをマスクにして、Ｐウェル１０３にインジウムイオンを、加速エネルギー１００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入し、ポケット領域１１０、１１１を形成する。
なお、上記のポケット領域１１０、１１１の形成のためのイオン注入にあたっては、Ｐウェル１０３においては、ゲート電極１０６をマスクとして斜めに（例えば基板の法線に対して３０度傾けて）イオン注入を行うことが好ましい。また、当該イオン注入は、ゲート電極１０６に対して４方向からそれぞれ行われることが好ましい。
次に、図１２Ｕに示す工程において、レジストパターンＭ６とゲート電極１０６、および側壁絶縁膜１０７Ａ，１０７Ｂをマスクにして、Ｐウェル１０３にヒ素イオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２で注入する。ここで、Ｐウェル１０３のゲート電極１０６の両側に、ソース領域１０８Ａと、ドレイン領域１０９Ａが形成される。図１２Ｖに示す工程において、レジストパターンＭ６は剥離される。
次に、図１２Ｗに示す工程において、Ｐウェル１０３を覆うとともにＮウェル２０３を露出させるレジストパターンＭ７を形成する。さらに、レジストパターンＭ７とゲート電極２０６、および側壁絶縁膜２０７Ａ，２０７Ｂ（緩衝層２１８Ａ，２１８Ｂ）をマスクにして、Ｎウェル２０３にボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量５×１０１３ｃｍ−２で注入する。ここで、Ｎウェル２０３のゲート電極２０６の両側に、ドレイン領域２０８とソース領域２０９が形成される。図１２Ｘに示す工程において、レジストパターンＭ７は剥離される。
以下の図１２Ｙ〜図１３Ｄに示す工程では、Ｎウェル１０３側にＳｉＧｅ層を形成するめの工程である。例えば、図６に示した半導体装置１００Ａを製造する場合には、図１２Ｙ〜図１３Ｄの工程を省略して、図１３Ｅ以下の工程を実施すればよい。
まず、図１２Ｙに示す工程においては、例えばＣＶＤ法により、Ｐウェル１０３上とＮウェル２０３上に、例えばシリコン酸化膜よりなる絶縁層Ｍ８、Ｍ９をそれぞれ形成する。絶縁層Ｍ８、Ｍ９は、同時に形成されるため、一体的に連続して形成される。また、絶縁層Ｍ８、Ｍ９の厚さは、例えば４０ｎｍとなるように形成される。
次に、図１２Ｚに示す工程において、Ｐウェル１０３を覆うとともにＮウェル２０３を露出させるレジストパターンＭ１０を形成する。さらに、レジストパターンＭ１０から露出しているＮウェル２０３上の絶縁層Ｍ９を、例えばプラズマドライエッチングにより、除去する。図１３Ａに示す工程において、レジストパターンＭ１０は剥離される。
次に、図１３Ｂに示す工程において、例えばＲＩＥによって、Ｎウェル２０３の露出しているドレイン領域２０８とソース領域２０９をエッチングし、ドレイン領域２０８に空隙ＥＡ１を、ソース領域２０９に空隙ＥＡ２を形成する。この場合、空隙ＥＡ１はドレイン領域２０８の外にはみださないように、また、空隙ＥＡ２はソース領域２０９の外にはみ出さないように形成されることが好ましい。
次に、図１３Ｃに示す工程において、例えばＨＦ系の溶液を用いたウェットエッチング処理により、側壁絶縁膜２０７Ａの直下の緩衝層２１８Ａと、側壁絶縁膜２０７Ｂの直下の緩衝層２１８Ｂとを、それぞれ除去する。この場合、ウェットエッチング時間を長くすると、緩衝層２１８Ａ、２１８Ｂのエッチング量（浸食量）が大きくなり、後の工程において形成されるＳｉＧｅ層が大きくなる。なお、側壁絶縁膜２０７Ａ、２０７Ｂの直下に形成されるＳｉＧｅ層が大きくなると、キャリアの移動度が上昇するのは、図８Ａ，８Ｂで説明した通りである。
次に、図１３Ｄに示す工程において、ボロン（ドレイン領域２０８、ソース領域２０９と同じ導電型となる不純物）が添加された、ＳｉＧｅ層２２０、２２１を、選択エピタキシャル成長により形成する。
ＳｉＧｅ層２２０は、空隙ＥＡ３を埋設するＳｉＧｅ層２２０Ａと、ＳｉＧｅ層２２０Ａと連続する、空隙ＥＡ１を埋設するＳｉＧｅ層２２０Ｂとよりなる。ＳｉＧｅ層２２０Ｂは、空隙ＥＡ１を埋設して、さらにＮウェル２０３の表面（ゲート絶縁膜２０５とシリコン基板１０１の界面）よりも高くなるように形成される。
同様に、ＳｉＧｅ層２２１は、空隙ＥＡ４を埋設するＳｉＧｅ層２２１Ａと、ＳｉＧｅ層２２１Ａと連続する、空隙ＥＡ２を埋設するＳｉＧｅ層２２１Ｂとよりなる。ＳｉＧｅ層２２１Ｂは、空隙ＥＡ２を埋設して、さらにＮウェル２０３の表面（ゲート絶縁膜２０５とシリコン基板１０１の界面）よりも高くなるように形成される。
すなわち、ＳｉＧｅ層２２０は、側壁絶縁膜２０７Ａの直下（ＳｉＧｅ層２２０Ａ）から、ドレイン領域２０８内（ＳｉＧｅ層２２０Ｂ）にかけて広がるように形成される、また、同様に、ＳｉＧｅ層２２１は、側壁絶縁膜２０７Ｂの直下（ＳｉＧｅ層２２１Ａ）から、ソース領域２０９内（ＳｉＧｅ層２２１Ｂ）にかけて広がるように形成される。
次に、図１３Ｅ〜図１３Ｄに示す工程において、Ｐウェル１０３の深い領域に形成されるソース・ドレイン領域を形成するためのマスクとなる側壁絶縁膜の形成を行う。
まず、図１３Ｅに示す工程において、例えばＣＶＤ法により、Ｐウェル１０３上とＮウェル２０３上に、シリコン酸化膜よりなる絶縁層１３０、２３０をそれぞれ形成する。絶縁膜１３０、２３０は同時に形成されるため、一体的に連続して形成される。
次に、図１３Ｆに示す工程において、例えばＲＩＥなどのプラズマ（ドライ）エッチング法によって、絶縁層１３０と絶縁層２３０のエッチングを行う。
この結果、側壁絶縁膜１０７Ａ、１０７Ｂの外側に側壁絶縁膜１３０Ａ，１３０Ｂがそれぞれ形成される。また、側壁絶縁膜２０７Ａ、２０７Ｂの外側に側壁絶縁膜２３０Ａ，２３０Ｂがそれぞれ形成される。
次に、図１３Ｇに示す工程において、Ｎウェル２０３を覆うとともにＰウェル１０３を露出させるレジストパターンＭ９を形成する。さらに、レジストパターンＭ９とゲート電極１０６、側壁絶縁膜１０７Ａ，１０７Ｂ，１３０Ａ，１３０Ｂをマスクにして、Ｐウェル１０３にリンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量８×１０１５ｃｍ−２で注入する。ここで、Ｐウェル１０３のゲート電極１０６の両側に、ソース領域１０８、ドレイン領域１０９形成される。
すなわち、Ｐウェル１０３のソース領域１０８は、形成される深さが異なるソース領域１０８Ａ、１０８Ｂから構成される。同様に、Ｐウェル１０３のドレイン領域１０９は、形成される深さが異なるドレイン領域１０９Ａ，１０９Ｂから構成される。また、ソース領域とドレイン領域は、１つの領域で（１回のドープで）形成されるようにしてもよい。
図１３Ｈに示す工程において、レジストパターンＭ９は剥離され、活性化のためのアニール（１０００℃、１秒）が行われる。上記の活性化アニールによって、ソース領域１０８Ａ，１０８Ｂ，およびドレイン領域１０９Ａ，１０９Ｂは熱拡散する。また、同様に、ドレイン領域２０８，ドレインエクステンション領域２１２，ソース領域２０９、ソースエクステンション領域２１３は熱拡散する。
次に、図１３Ｉに示す工程において、Ｐウェル１０３、Ｎウェル２０３上に、スパッタリングによりニッケル（Ｎｉ）膜を成膜して熱アニールすることにより、シリコンまたはＳｉＧｅ層が露出した部分にシリサイド層を形成する。
Ｐウェル１０３のソース領域１０８、ドレイン領域１０９、およびゲート電極１０６上に、それぞれシリサイド層１１５、１１６、１１４が形成される。同様に、Ｎウェル２０３のドレイン領域２０８、ソース領域２０９、およびゲート電極２０６上に、それぞれシリサイド層２１５、２１６、２１４が形成される。
また、図１３Ｊ〜図１３Ｏに示す工程において、Ｐウェル１０３上、Ｎウェル２０３上に、各々応力の極性の異なる絶縁膜をそれぞれ形成してもよい。上記のように応力の極性の異なる膜を形成することによって、各々のチャネル領域１０４、２０４のシリコンに加えられる応力による歪によって、それぞれのチャネル１０４，２０４のキャリアの移動度が向上する効果を奏する。
例えば、図１３Ｊに示す工程おいて、例えばＣＶＤ法によって、膜厚が６０ｎｍとなるように、引っ張り応力を有するシリコン窒化膜よりなる絶縁層１１７をＰウェル上１０３からＮウェル上２０３にかけて形成する。
次に、図１３Ｋに示す工程において、Ｐウェル１０３を覆うとともにＮウェル２０３を露出させるレジストパターンＭ１１を形成する。さらに、レジストパターンＭ１１をマスクにして、プラズマ（ドライ）エッチングを行うことにより、Ｎウェル上の絶縁層１１７を除去する。当該エッチング後、レジストパターンＭ１１を剥離する。
次に、図１３Ｌに示す工程において、膜厚が６０ｎｍとなるように、圧縮応力を有するシリコン窒化膜よりなる絶縁層２１７をＰウェル上１０３からＮウェル上２０３にかけて形成する。すなわち、Ｐウェル１０３では、絶縁層１１７と絶縁層２１７が積層された構造となる。
次に、図１３Ｍに示す工程において、Ｎウェル２０３を覆うとともにＰウェル１０３を露出させるレジストパターンＭ１２を形成する。
次に、図１３Ｎに示す工程において、レジストパターンＭ１２をマスクにして、プラズマ（ドライ）エッチングを行うことにより、Ｐウェル１０３上の絶縁層２１７を除去し、絶縁層１１７を露出させる。当該エッチング後、図１３Ｏに示す工程において、レジストパターンＭ１１を剥離する。
このようにして、図７に示した半導体装置１００Ｂを製造することができる。なお、この後は、コンタクトエッチング、コンタクト形成、および多層配線の形成（例えばダマシン法）など、公知の一般的な方法により、配線構造を付加することができる。
また、図６に示した半導体装置１００Ａを製造する場合には、図１２Ｘの工程の後、図１３Ｅ以下の工程を実施すればよい。
上記の本実施例による半導体装置の製造方法によれば、固定電荷が形成される側壁絶縁膜とシリコン基板との距離（側壁絶縁膜とシリコン基板の間の緩衝層の厚さ）を、ＰＭＯＳ側とＮＭＯＳ側とで異なる構造を容易に形成することが可能となる。
すなわち、プラスの固定電荷が形成される側壁絶縁膜とシリコン基板の距離を、ＮＭＯＳ側ではより小さくし（緩衝層を形成しないか、または、より薄くし）、固定電荷により形成される反転層をソース・ドレインエクステンション領域に相当する領域として用いる構造を形成している。このため、上記のＮＭＯＳトランジスタでは、チャネル不純物濃度が低く維持されて移動度が良好とされ、かつ、短チャネル効果が抑制された構造となっている。
一方でＰＭＯＳ側では、プラスの固定電荷が形成される側壁絶縁膜とシリコン基板の距離を、ＮＭＯＳ側よりも大きくし（緩衝層の厚さを厚くし）、プラスの固定電荷がシリコン基板に与える影響をより小さくしている。
すなわち、上記の製造方法によれば、チャネル不純物濃度が低く維持されて移動度が良好とされ、かつ、短チャネル効果が抑制されたＭＯＳトランジスタを用いて、ＣＭＯＳトランジスタを容易に構成することが可能となっている。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
シリコン基板に形成される第１のチャネル領域と、
前記シリコン基板上、前記第１のチャネル領域に対応して第１のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第１の側壁絶縁膜をそれぞれ担持する第１のゲート電極と、
前記シリコン基板中、前記第１のゲート電極の両側に前記第１のチャネル領域を挟んでそれぞれ形成された、第１のソース領域および第１のドレイン領域と、を有するＮＭＯＳトランジスタと、
前記シリコン基板に形成される第２のチャネル領域と、
前記シリコン基板上、前記第２のチャネル領域に対応して第２のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第２の側壁絶縁膜をそれぞれ担持する第２のゲート電極と、
前記シリコン基板中、前記第２のゲート電極の両側に前記第１のチャネル領域を挟んでそれぞれ形成された、第２のソース領域および第２のドレイン領域と、を有する、前記ＮＭＯＳトランジスタとともに１対で用いられるＰＭＯＳトランジスタと、を備え、
前記第２の側壁絶縁膜と前記シリコン基板との距離が、前記第１の側壁絶縁膜と前記シリコン基板との距離よりも大きくなるように構成されていることを特徴とする半導体装置。
（付記２）
前記第１の側壁絶縁膜および前記第２の側壁絶縁膜は、プラスの固定電荷を含んでいることを特徴とする付記１記載の半導体装置。
（付記３）
前記シリコン基板中、前記１対の第２の側壁絶縁膜の直下には、前記第２のソース領域に連続するソースエクステンション領域と前記第２のドレイン領域に連続するドレインエクステンション領域とがそれぞれ形成されていることを特徴とする付記１または２記載の半導体装置。
（付記４）
前記シリコン基板中、前記１対の第１の側壁絶縁膜の直下には、前記第１のチャネル領域と連続する、該チャネル領域と同じ導電型のチャネル近傍領域がそれぞれ形成されていることを特徴とする付記１乃至３のいずれか１項記載の半導体装置。
（付記５）
前記チャネル近傍領域には、前記１対の第１の側壁絶縁膜に含まれる固定電荷によって反転層が形成されていることを特徴とする付記４記載の半導体装置。
（付記６）
前記１対の第２の側壁絶縁膜と前記シリコン基板との間には、該１対の第２の側壁絶縁膜と該シリコン基板とを離間させる緩衝層が形成されていることを特徴とする付記１乃至５のいずれか１項記載の半導体装置。
（付記７）
前記緩衝層はシリコン酸化膜よりなることを特徴とする付記６記載の半導体装置。
（付記８）
前記緩衝層の厚さは５乃至２０ｎｍであることを特徴とする付記７記載の半導体装置。
（付記９）
前記１対の第１の側壁絶縁膜と前記シリコン基板との間に形成されるシリコン酸化膜の厚さは３ｎｍ以下とされることを特徴とする付記８記載の半導体装置。
（付記１０）
前記緩衝層はＳｉＧｅ層よりなることを特徴とする付記６記載の半導体装置。
（付記１１）
前記ＳｉＧｅ層は、前記１対の第２の側壁絶縁膜のそれぞれの直下から、前記第２のソース領域および前記第２のドレイン領域にかけてそれぞれ広がるように形成されていることを特徴とする付記１０記載の半導体装置。
（付記１２）
前記ＳｉＧｅ層には、前記第２のソース領域および前記第２のドレイン領域と同じ導電型となる不純物が添加されることを特徴とする付記１１記載の半導体装置。
（付記１３）
前記第１のソース領域近傍と前記第１のドレイン領域近傍にそれぞれ形成される第１のポケット領域の距離が、前記第２のソース領域近傍と前記第２のドレイン領域近傍にそれぞれ形成される第２のポケット領域の距離よりも大きいことを特徴とする付記１乃至１２のいずれか１項記載の半導体装置。
（付記１４）
前記第１の側壁絶縁膜および前記第２の側壁絶縁膜は、シリコンと窒素を主成分とすることを特徴とする付記１乃至１３のいずれか１項記載の半導体装置。
（付記１５）
前記第１の側壁絶縁膜と前記第２の側壁絶縁膜は、各々応力の極性の異なる絶縁膜でそれぞれ覆われていることを特徴とする付記１乃至１４のいずれか１項記載の半導体装置。
（付記１６）
前記第１のゲート絶縁膜と前記シリコン基板の界面に対して前記第１のソース領域および前記第１のドレイン領域の表面が凹んで形成されていることを特徴とする付記１乃至１５のいずれか１項記載の半導体装置。
（付記１７）
シリコン基板の第１のチャネル領域に対応する第１のゲート絶縁膜上の第１のゲート電極と、該シリコン基板上の第２のチャネル領域上の第２のゲート絶縁膜上の第２のゲート電極とをそれぞれ形成する工程と、
前記第２のゲート電極をマスクにして該第２のゲート電極の両側の前記シリコン基板中に、１対のＰ型拡散領域を形成する工程と、
前記シリコン基板上の前記第１のゲート電極の両側に第１の絶縁膜を、前記シリコン基板上の前記第２のゲート電極の両側に第２の絶縁膜をそれぞれ形成する工程と、
前記第１の絶縁膜をエッチングする工程と、
前記第１のゲート電極の対向する１対の側壁面上に１対の第１の側壁絶縁膜を、前記第２のゲート電極の対向する１対の側壁面上に１対の第２の側壁絶縁膜をそれぞれ形成する工程と、
前記第１のゲート電極と前記１対の第１の側壁絶縁膜をマスクにして、該１対の第１の側壁絶縁膜の両側のシリコン基板中に、１対のＮ型拡散領域を形成する工程と、
前記第２のゲート電極と前記１対の第２の側壁絶縁膜をマスクにして、該１対の第２の側壁絶縁膜の両側のシリコン基板中に、別の１対のＰ型拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１８）
前記第１の側壁絶縁膜と前記第２の側壁絶縁膜は、シリコンと窒素を主成分として形成されることを特徴とする付記１７記載の半導体装置の製造方法。
（付記１９）
前記第１の絶縁膜および前記第２の絶縁膜は、シリコン酸化膜であることを特徴とする付記１８記載の半導体装置の製造方法。
（付記２０）
前記第１の絶縁膜をエッチング後に前記シリコン基板を、Ｎを構成元素として含むガスによりアニールする工程をさらに有することを特徴とする付記１９記載の半導体装置の製造方法。
（付記２１）
前記ガスはアンモニアよりなり、前記アニールの温度は６５０乃至１１００℃であることを特徴とする付記２０記載の半導体装置の製造方法。
（付記２２）
前記別の１対のＰ型拡散領域と、前記１対のＰ型拡散領域上の前記第２の絶縁膜とをエッチングして空隙を形成する工程と、
前記空隙にエピタキシャル成長によって、ＳｉＧｅ層を埋設する工程と、を有することを特徴とする付記１７乃至２１のいずれか１項記載の半導体装置の製造方法。
（付記２３）
前記第１の側壁絶縁膜と前記第２の側壁絶縁膜とをそれぞれ覆う、各々応力の極性の異なる絶縁膜を形成する工程を有することを特徴とする付記１７乃至２２のいずれか１項記載の半導体装置の製造方法。
本発明によれば、チャネル不純物濃度が低く維持されて移動度が良好とされ、かつ、短チャネル効果が抑制されたＭＯＳトランジスタを用いて、ＣＭＯＳトランジスタを構成することが可能となる。
本発明の原理を示す図（その１）である。 本発明の原理を示す図（その２）である。 電気特性の測定方法を示す図（その１）である。 電気特性の測定方法を示す図（その２）である。 図３Ａまたは図３Ｂの構造のＣ−Ｖ特性を示す図である。 図４の特性より求めた帯電量を示す図である。 本発明の実施例１による半導体装置の構成を示す図である。 本発明の実施例２による半導体装置の構成を示す図である。 図７の半導体装置の電気特性を示す図（その１）である。 図７の半導体装置の電気特性を示す図（その２）である。 図７の半導体装置の電気特性を示す図（その３）である。 図７の半導体装置の電気特性を示す図（その４）である。 図７の半導体装置の電気特性を示す図（その５）である。 図７の半導体装置の製造方法を示す図（その１）である。 図７の半導体装置の製造方法を示す図（その２）である。 図７の半導体装置の製造方法を示す図（その３）である。 図７の半導体装置の製造方法を示す図（その４）である。 図７の半導体装置の製造方法を示す図（その５）である。 図７の半導体装置の製造方法を示す図（その６）である。 図７の半導体装置の製造方法を示す図（その７）である。 図７の半導体装置の製造方法を示す図（その８）である。 図７の半導体装置の製造方法を示す図（その９）である。 図７の半導体装置の製造方法を示す図（その１０）である。 図７の半導体装置の製造方法を示す図（その１１）である。 図７の半導体装置の製造方法を示す図（その１２）である。 図７の半導体装置の製造方法を示す図（その１３）である。 図７の半導体装置の製造方法を示す図（その１４）である。 図７の半導体装置の製造方法を示す図（その１５）である。 図７の半導体装置の製造方法を示す図（その１６）である。 図７の半導体装置の製造方法を示す図（その１７）である。 図７の半導体装置の製造方法を示す図（その１８）である。 図７の半導体装置の製造方法を示す図（その１９）である。 図７の半導体装置の製造方法を示す図（その２０）である。 図７の半導体装置の製造方法を示す図（その２１）である。 図７の半導体装置の製造方法を示す図（その２２）である。 図７の半導体装置の製造方法を示す図（その２３）である。 図７の半導体装置の製造方法を示す図（その２４）である。 図７の半導体装置の製造方法を示す図（その２５）である。 図７の半導体装置の製造方法を示す図（その２６）である。 図７の半導体装置の製造方法を示す図（その２７）である。 図７の半導体装置の製造方法を示す図（その２８）である。 図７の半導体装置の製造方法を示す図（その２９）である。 図７の半導体装置の製造方法を示す図（その３０）である。 図７の半導体装置の製造方法を示す図（その３１）である。 図７の半導体装置の製造方法を示す図（その３２）である。 図７の半導体装置の製造方法を示す図（その３３）である。 図７の半導体装置の製造方法を示す図（その３４）である。 図７の半導体装置の製造方法を示す図（その３５）である。 図７の半導体装置の製造方法を示す図（その３６）である。 図７の半導体装置の製造方法を示す図（その３７）である。 図７の半導体装置の製造方法を示す図（その３８）である。 図７の半導体装置の製造方法を示す図（その３９）である。 図７の半導体装置の製造方法を示す図（その４０）である。 図７の半導体装置の製造方法を示す図（その４１）である。
符号の説明
１００Ａ，１００Ｂ 半導体装置
１００，２００，３００ ＭＯＳトランジスタ
１０１ 半導体基板
１０２ 素子分離絶縁膜
１０３，２０３ ウェル
１０４，２０４ チャネル領域
１０５，２０５ ゲート絶縁膜
１０６，２０６ ゲート電極
１０７Ａ，１０７Ｂ，２０７Ａ，２０７Ｂ 側壁絶縁膜
１０８，１０８Ａ，１０８Ｂ，２０９ ソース領域
１０９，１０９Ａ，１０９Ｂ，２０８ ドレイン領域
１１０，１１１，２１０，２１１ ポケット領域
１１２，１１３ チャネル近傍領域
２１２，２１３ エクステンション領域
１１４，１１５，１１６，２１４，２１５，２１６ シリサイド層
１１７，１１８ 絶縁層
２１８Ａ，２１８Ｂ 緩衝層
２２０，２２０Ａ，２２０Ｂ，２２１，２２１Ａ，２２１Ｂ ＳｉＧｅ層

Claims (9)

  1. シリコン基板に形成される第１のチャネル領域と、
    前記シリコン基板上、前記第１のチャネル領域に対応して第１のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第１の側壁絶縁膜をそれぞれ担持する第１のゲート電極と、
    前記シリコン基板中、前記第１のゲート電極の両側に前記第１のチャネル領域を挟んでそれぞれ形成された、第１のソース領域および第１のドレイン領域と、を有するＮＭＯＳトランジスタと、
    前記シリコン基板に形成される第２のチャネル領域と、
    前記シリコン基板上、前記第２のチャネル領域に対応して第２のゲート絶縁膜を介して形成され、対向する１対の側壁面上に１対の第２の側壁絶縁膜をそれぞれ担持する第２のゲート電極と、
    前記シリコン基板中、前記第２のゲート電極の両側に前記第１のチャネル領域を挟んでそれぞれ形成された、第２のソース領域および第２のドレイン領域と、を有するＰＭＯＳトランジスタと、を備え、
    前記第１の側壁絶縁膜および前記第２の側壁絶縁膜は、プラスの固定電荷を含んでおり、
    前記第２の側壁絶縁膜と前記シリコン基板との距離が、前記第１の側壁絶縁膜と前記シリコン基板との距離よりも大きくなるように構成されていることを特徴とする半導体装置。
  2. 前記シリコン基板中、前記１対の第２の側壁絶縁膜の直下には、前記第２のソース領域に連続するソースエクステンション領域と前記第２のドレイン領域に連続するドレインエクステンション領域とがそれぞれ形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記シリコン基板中、前記１対の第１の側壁絶縁膜の直下には、前記第１のチャネル領域と連続する、該チャネル領域と同じ導電型のチャネル近傍領域がそれぞれ形成されていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記チャネル近傍領域には、前記１対の第１の側壁絶縁膜に含まれる固定電荷によって反転層が形成されていることを特徴とする請求項３記載の半導体装置。
  5. 前記１対の第２の側壁絶縁膜と前記シリコン基板との間には、該１対の第２の側壁絶縁膜と該シリコン基板とを離間させる緩衝層が形成されていることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
  6. 前記緩衝層はＳｉＧｅ層よりなることを特徴とする請求項５記載の半導体装置。
  7. シリコン基板の第１のチャネル領域に対応する第１のゲート絶縁膜上の第１のゲート電極と、該シリコン基板上の第２のチャネル領域上の第２のゲート絶縁膜上の第２のゲート電極とをそれぞれ形成する工程と、
    前記第２のゲート電極をマスクにして該第２のゲート電極の両側の前記シリコン基板中に、１対のＰ型拡散領域を形成する工程と、
    前記シリコン基板上の前記第１のゲート電極の両側に第１の絶縁膜を、前記シリコン基板上の前記第２のゲート電極の両側に第２の絶縁膜をそれぞれ形成する工程と、
    前記第１の絶縁膜をエッチングする工程と、
    前記第１のゲート電極の対向する１対の側壁面上に１対の第１の側壁絶縁膜を、前記第２のゲート電極の対向する１対の側壁面上に１対の第２の側壁絶縁膜をそれぞれ形成する工程であり、該第１の側壁絶縁膜および該第２の側壁絶縁膜はプラスの固定電荷を含んでいる、工程と、
    前記第１のゲート電極と前記１対の第１の側壁絶縁膜をマスクにして、該１対の第１の側壁絶縁膜の両側のシリコン基板中に、１対のＮ型拡散領域を形成する工程と、
    前記第２のゲート電極と前記１対の第２の側壁絶縁膜をマスクにして、該１対の第２の側壁絶縁膜の両側のシリコン基板中に、別の１対のＰ型拡散領域を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記第１の絶縁膜をエッチング後に前記シリコン基板を、Ｎを構成元素として含むガスによりアニールする工程をさらに有することを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記ガスはアンモニアよりなり、前記アニールの温度は６５０乃至１１００℃であることを特徴とする請求項８記載の半導体装置の製造方法。
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