WO2006001249A1 - 半導体装置及びその製造方法 - Google Patents

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Hiroshi Oji
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Rohm Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor device having a high dielectric constant gate insulating film and a method for manufacturing the same.
  • the present invention relates to control of the threshold voltage of a MISFET.
  • a thin film of a gate insulating film has been performed.
  • silicon oxide film or silicon oxynitride film hereinafter referred to as “silicon oxide film”
  • a silicon oxide film or the like is conventionally used as a gate insulating film.
  • high dielectric constant gate insulating film a high dielectric constant film
  • Patent Document 1 Japan 2002—313950
  • the MISFET when a high dielectric gate insulating film is used as the gate insulating film of the MISFET, the MISFET is compared with the case where a silicon oxide film or the like is used. It has become a problem that there is a problem that the threshold voltage becomes higher.
  • the metal contained in the high dielectric constant gate insulating film and the Si contained in the gate electrode react with each other.
  • the metal contained in the high dielectric constant gate insulating film reacts with arsenic ions and boron ions implanted into the substrate for forming the source Z drain region.
  • the present invention has been made in order to solve an enormous problem, and its purpose is to obtain a high dielectric constant gain.
  • the threshold voltage of a semiconductor device having a gate insulating film is controlled with high accuracy.
  • a semiconductor device is formed in a first conductivity type well formed in an upper layer of a substrate and a pole surface layer of a channel portion of the well, and has a first impurity concentration lower than that of the well.
  • a semiconductor device is a complementary semiconductor device having an n-type circuit region and a p-type circuit region,
  • a P-type low-concentration layer formed on the extreme surface layer of the channel portion of the P-type wall and having an impurity concentration lower than that of the p-type well;
  • An n-type low-concentration layer formed on the extreme surface layer of the channel portion of the n-type well and having an impurity concentration lower than that of the n-type well;
  • a high dielectric constant gate insulating film formed on the P-type and n-type low-concentration layers and having a relative dielectric constant higher than that of the silicon oxide film;
  • An n-type source Z drain region formed in an upper layer of the P-type well with the P-type low concentration layer interposed therebetween;
  • a p-type source Z drain region formed in an upper layer of the n-type well with the n-type low concentration layer interposed therebetween.
  • a method of manufacturing a semiconductor device includes a step of implanting a first conductivity type impurity into a substrate to form a well
  • a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a complementary semiconductor device having an n-type circuit region and a p-type circuit region,
  • Injecting an n-type impurity into the pole surface layer of the channel portion of the P-type wall, Injecting a p-type impurity into the pole surface layer of the channel portion of the n-type tool, and implanting the n-type and p-type impurities A step of forming a high dielectric constant gate insulating film having a relative dielectric constant higher than that of the silicon oxide film on the substrate;
  • a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a complementary semiconductor device having an n-type circuit region and a p-type circuit region,
  • a heat treatment is performed to diffuse the arsenic ions and boron ions implanted into the pole surface layer, thereby forming a p-type low concentration layer in the pole surface layer of the p-type well channel portion, and the n-type well channel. Forming an n-type low concentration layer on the extreme surface layer of the portion;
  • a step of forming an HfAlOx film on the substrate a step of forming a polysilicon film serving as a gate electrode on the HfAlOx film, and patterning the polysilicon film and the HfAlOx film Forming a gate electrode through the HfAlOx film on the p-type and n-type low-concentration layers, and implanting n-type impurities into the p-type wall using the gate electrode as a mask. Forming an n-type source Z-drain region in the type circuit region;
  • the present invention provides a highly accurate threshold voltage of a semiconductor device having a high dielectric constant gate insulating film by forming a low-concentration layer having a low impurity concentration on the extreme surface layer of the channel portion of the full region. Can be controlled.
  • FIG. 1 is a cross-sectional view for explaining a semiconductor device according to Example 1 of the present invention.
  • FIG. 2 is a process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view for explaining a semiconductor device according to a second embodiment of the present invention.
  • FIG. 4 is a process cross-sectional view for explaining the manufacturing method of the semiconductor device according to Embodiment 2 of the present invention (No. 1).
  • FIG. 5 is a process cross-sectional view for explaining the manufacturing method of the semiconductor device according to the second embodiment of the present invention (part 2).
  • FIG. 6 is a process cross-sectional view for explaining the manufacturing method of the semiconductor device according to Embodiment 2 of the present invention (No. 3).
  • FIG. 7 is a diagram showing the relationship between the threshold voltage and gate length of an N-type channel MISFET.
  • FIG. 8 is a diagram showing the relationship between the threshold voltage and gate length of a P-type channel MISFET.
  • FIG. 1 is a cross-sectional view for explaining a semiconductor device according to Embodiment 1 of the present invention. Specifically, FIG. 1 is a cross-sectional view for explaining an n-type channel MISFET.
  • the depth of the p-type low concentration layer 5 is several ⁇ from the surface of the silicon substrate 1! ⁇ About lOnm. At deeper positions, the low concentration layer is offset by the p-type wall 3.
  • a silicon oxide film 6a is formed on the p-type low concentration layer 5.
  • An HfAlOx film as a high dielectric constant gate insulating film 7a is formed on the silicon oxide film 6a.
  • the H f AlOx film 7a has a relative dielectric constant higher than that of the silicon oxide film 6a.
  • a gate electrode 8a having a polysilicon film force is formed on the HfAlOx film 7a.
  • a side wall spacer 13 made of a silicon nitride film is formed on the side wall of the gate electrode 8a via a silicon oxide film 12.
  • the silicon oxide film 12 is for preventing damage.
  • an n-type extension region 11a is formed so as to sandwich the p-type low concentration layer 5a. Sarasako, this n- type extension region 1 n-type source Z drain region 15a connected to la is formed on the p-type wall 3!
  • FIG. 2 is a process sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment. Specifically, FIG. 2 is a cross-sectional view for explaining a method of manufacturing an n-type channel MISFET.
  • an element isolation structure 2 made of a silicon oxide film is formed in a p-type silicon substrate 1 using an STI (shallow trench isolation) method. Then, boron ions as p-type impurities are implanted into the active region isolated by the element isolation structure 2 at a dose of 1 ⁇ 10 13 atoms / cm 2 and an acceleration voltage of 130 keV, for example. Then, p-type wel 3 is formed by heat treatment.
  • STI shallow trench isolation
  • the polar surface layer of p-type wel 3 that is, the polar surface layer of the portion that becomes the channel region of p-type wel 3 (hereinafter referred to as “channel portion”).
  • arsenic ions as the n-type impurity 4 are injected, for example, at a dose of 5 to 8 ⁇ 10 12 atoms / cm 2 and an acceleration voltage of 80 keV. After that, heat treatment is performed at a temperature of 850 ° C for about 30 seconds. As a result, arsenic ions 4 diffuse. As shown in FIG.
  • a P-type low concentration layer 5 having an impurity concentration lower than that of the p-type well 3 is formed on the extreme surface layer of the p-type well 3.
  • this p-type low concentration layer 5a makes it possible to control the threshold voltage of the MISFET having the high dielectric constant gate insulating film 7 with high accuracy.
  • phosphorus ions as a gate dopant are implanted into the polysilicon film 8 at a dose of 1 ⁇ 10 16 atoms / cm 2 , for example. Thereafter, the gate dopant in the polysilicon film 8 is diffused by performing heat treatment. Further, a resist pattern 9 is formed on the polysilicon film 8 by lithography.
  • the gate electrode 8a is formed on the p-type low concentration layer 5 of the silicon substrate 1 via the gate insulating films 6a and 7a. That is, the P-type low concentration layer 5 is located in the extreme surface layer of the channel region immediately below the gate insulating film 6a.
  • an n-type impurity layer 11 is formed.
  • heat treatment is performed.
  • arsenic ions in the n-type impurity layer 11 are activated, and an n-type extension region 1 la is formed in the upper layer of the silicon substrate 1 as shown in FIG.
  • a silicon oxide film 12 for preventing damage is formed on the entire surface of the substrate 1 with a thickness of 2 nm, for example.
  • a silicon nitride film 13 is formed on the silicon oxide film 12 with a film thickness of, for example, 50 nm to 80 nm.
  • the silicon nitride film 13 and the silicon oxide film 12 are anisotropically etched.
  • the side spacer 13 covering the side wall of the gate electrode 8a is formed in a self-aligning manner.
  • arsenic ions 14 as an n-type impurity are implanted, for example, at an acceleration voltage of 35 keV and a dose of 5 ⁇ 10 15 atoms / cm 2 .
  • an n-type impurity layer 15 is formed.
  • heat treatment is performed.
  • the arsenic ions in the n-type impurity layer 15 are activated, and the n-type source Z drain region having a higher concentration than the n-type extension region 11 is formed in the upper layer of the silicon substrate 1 as shown in FIG. 15a is formed.
  • Example 1 after forming the p-type well 3, arsenic ions 4 are implanted into the pole surface layer of the channel portion of the p-type well 3. Thereafter, heat treatment is performed. As a result, the p-type low concentration layer 5 having an impurity concentration lower than that of the P-type well 3 is formed on the extreme surface layer of the p-type wall. As a result, even when a metal-containing HfAlOx film is used as the gate insulating film, the threshold voltage of the MISFET can be controlled. Therefore, the threshold voltage of a semiconductor device having a high dielectric constant gate insulating film can be controlled with high accuracy.
  • the n-type channel MISFET is described as “! /”.
  • the present invention can also be applied to a p-type channel MISFET.
  • phosphorus ions are injected at a dose of 1 ⁇ 10 13 atoms / cm 2 and an acceleration voltage of 300 keV, and heat treatment is performed to form an n-type Ul.
  • n-type channel For example, boron ions as p-type impurities are implanted into the partial surface layer at a dose of 3 to 5 ⁇ 10 12 atoms / cm 2 and an acceleration voltage of 15 keV for heat treatment. As a result, a p-type low concentration layer is formed.
  • the MISFET is formed by the same method as the PMIS region of Example 2 described later.
  • the MISFET having a lightly doped drain (LDD) structure has been described!
  • the present invention can also be applied to a MISFET having no LDD structure. (The same applies to Example 2 described later).
  • an n-type impurity for forming an n-type source Z drain region is implanted into the silicon substrate 1 using the gate electrode 8a as a mask.
  • the high dielectric gate insulating film 7 may be directly formed on the silicon substrate 1 without forming the silicon oxide film 6 (the same applies to Example 2 described later).
  • phosphorus is used, for example, a dose amount: 5 to 8 ⁇ 10 12 atoms / cm 2 , an acceleration voltage: 35 keV (The same applies to Example 2 described later). In this case, a p-type low concentration layer having the same depth can be obtained.
  • the P-type low concentration layer 27 and the n-type low concentration layer 30 have a lower impurity concentration than the surrounding p-type well 23 and n-type well 24! /.
  • the threshold voltage of the n-type channel MISFET and the p-type channel MISFET can be controlled with high accuracy (described later).
  • the depth of the p-type low-concentration layer 27 and the n-type low-concentration layer 30 is the number ⁇ ! About 10nm.
  • the p-type low concentration layer 27 and the n-type low concentration layer 30 are offset by the p-type well 23 and the n-type well 24.
  • a silicon oxynitride film 31a is formed on the p-type low-concentration layer 27 and the n-type low-concentration layer 30 .
  • An HfAlOx film as a high dielectric constant gate insulating film 32a is formed on the silicon oxide film 31a.
  • the HfAlOx film 32a has a relative dielectric constant higher than that of the silicon oxide film 3la.
  • a gate electrode 33a having a polysilicon film force is formed on the HfAlOx film 32a.
  • a side spacer 42 made of a silicon nitride film is formed on the side wall of the gate electrode 33a via a silicon oxide film 41.
  • the silicon oxide film 41 functions to prevent damage.
  • An n-type extension region 37 a is formed on the p-type well 23 below the sidewall spacer 42 in the NMIS region so as to sandwich the p-type low concentration layer 27. Furthermore, an n-type source Z-drain region 45a connected to the n-type extension region 37a is formed in the upper layer of the p-type wall 23.
  • a p-type extension region 40a is formed on the upper layer of the n-type well 24 below the sidewall spacer 42 in the PMIS region so as to sandwich the n-type low concentration layer 30. Furthermore, a p-type source Z drain region 48a connected to the p-type extension region 40a is formed in the upper layer of the n-type well 24 !.
  • FIGS. 4 to 6 are process cross-sectional views for explaining the semiconductor device manufacturing method according to the second embodiment. In more detail, it explains the manufacturing method of CMISFET which is a complementary semiconductor device. It is process sectional drawing for doing.
  • an element isolation structure 22 is formed on a p-type silicon substrate 21 using the STI method. Then, boron ions as p-type impurities are implanted into the active region of the n-type channel MISFET region (hereinafter referred to as “NMIS region”) separated by the element isolation structure 22 at a dose of 1 ⁇ 10 13 atoms / cm 2. , Acceleration voltage: Implant at 130 keV. Thereafter, heat treatment is performed. As a result, p-type 23 is formed.
  • phosphorus ions as n-type impurities are implanted into the active region of the p-type channel MISFET region (hereinafter referred to as “PMIS region”), for example, at a dose of 1 ⁇ 10 13 atoms / cm 2 and an acceleration voltage of 300 keV. To do. Thereafter, heat treatment is performed. As a result, n-type wel 24 is formed. Note that p-type impurities and n-type impurities can be diffused by a single heat treatment.
  • a resist pattern 25 that covers the PMIS region is formed using a lithography technique.
  • arsenic ions as the n-type impurity 26 are applied to the pole surface layer of the p-type well 23, that is, the pole surface layer of the channel portion of the p-type well 23, for example, at a dose of 5 to 8 X 10 12 atoms / cm 2.
  • Accelerating voltage Inject at 80keV.
  • the resist pattern 25 is removed.
  • a resist pattern 28 that covers the NMIS region is formed using a lithography technique.
  • boron ions as the p-type impurity 29 are applied to the polar surface layer of the n-type wel 24, that is, the polar surface layer of the channel portion of the n-type wel 24, for example, at a dose of 3 to 5 X 10 12 atoms / cm 2.
  • Accelerating voltage Inject at 15 keV.
  • the resist pattern 28 is removed. After that, heat treatment is performed at a temperature of 850 ° C for about 30 seconds.
  • a p-type low concentration layer 27 is formed on the pole surface layer of the p-type well 23 and an n-type low concentration layer 30 is formed on the pole surface layer of the n-type wall 24 as shown in FIG.
  • the PMIS region is masked with a resist pattern, and phosphorus ions as a gate dopant are implanted into the polysilicon film 33 in the NMIS region, for example, at a dose of 1 ⁇ 10 16 at omsZcm 2 .
  • phosphorus ions as a gate dopant are implanted into the polysilicon film 33 in the NMIS region, for example, at a dose of 1 ⁇ 10 16 at omsZcm 2 .
  • mask the NMIS region with a resist pattern and implant boron ions as a gate dopant into the polysilicon film 33 in the PMIS region, for example, at a dose of 3 ⁇ 10 15 atoms / cm 2 .
  • the gate dopant implanted into the polysilicon film 33 is diffused.
  • a resist pattern 35 that covers the PMIS region is formed by using a lithography technique.
  • arsenic ions 36 as an n-type impurity for forming an n-type etching region are implanted, for example, at an acceleration voltage of 2 keV and a dose of 1 X 10 15 atoms / cm 2 To do.
  • an n-type impurity layer 37 is formed on the silicon substrate 21 in the NMIS region.
  • the resist pattern 35 is removed.
  • a resist pattern 38 that covers the NMIS region is formed by using a lithography technique.
  • Boron ions 39 as a p-type impurity for forming a p-type extension region using the gate electrode 33a of the PMIS region as a mask for example, an acceleration voltage: 0.2 keV, a dose amount: 1 X 10 15 atoms / cm 2 Inject with.
  • the p-type impurity layer 40 is formed on the silicon substrate 21 in the PMIS region. Thereafter, heat treatment is performed. As a result, as shown in FIG.
  • arsenic ions in the n-type impurity layer 37 in the NMIS region are activated to form an n- type extension region 37a, and boron ions in the p-type impurity layer 40 in the PMIS region are formed. As a result, the p-type extension region 40a is formed.
  • a resist pattern 43 that covers the PMIS region is formed using a lithography technique. Then, using the sidewall spacer 42 and the gate electrode 33a in the NMIS region as a mask, V-type arsenic ions 44 as n-type impurities for forming the n-type source Z-drain region, for example, a quick voltage of 35 keV The dose is 5 ⁇ 10 15 atoms / cm 2 . As a result, an n-type impurity layer 45 is formed on the silicon substrate 21 in the NMIS region. Thereafter, the resist pattern 43 is removed.
  • a resist pattern 46 that covers the NMIS region is formed using a lithography technique. Then, using the sidewall spacer 42 and the gate electrode 33a in the PMIS region as a mask, boron ions 47 as the P-type impurity in the p-type source Z-drain region, for example, acceleration voltage: 5 keV, dose amount: 3 ⁇ 10 Implant at 15 atoms / cm 2 . As a result, a p-type impurity layer 48 is formed on the silicon substrate 21 in the PMIS region. Thereafter, the resist pattern 46 is removed.
  • the threshold voltage of the n-type channel MISFET and the p-type channel MISFET can be controlled even when a metal-containing HfAl Ox film is used as the gate insulating film. Therefore, high dielectric constant gate insulating film The threshold voltage of the complementary semiconductor device can be controlled with high accuracy.
  • the threshold voltage of the NFET increases, and the threshold voltage is suppressed by performing the ion implantation. be able to.
  • the arsenic ion dose of 5 to 8 X 10 12 atomsZcm 2 is used. It was preferred to inject by volume.
  • the p-type well was formed by implanting boron ions at a dose of 1 ⁇ 10 13 atoms / cm 2 and an acceleration voltage of 130 keV.
  • FIG. 8 is a diagram showing the relationship between the threshold voltage of the P-type channel MISFET and the gate length in the present invention.
  • the semiconductor device and the manufacturing method thereof according to the present invention by forming the low concentration layer having the low impurity concentration of 1 in the extreme surface layer of the channel portion in the well region,
  • the threshold voltage of a semiconductor device having a high dielectric constant gate insulating film can be controlled with high accuracy.

Abstract

　シリコン基板上層にｐ型ウェルを形成する。ｐ型ウェルの極表層に砒素イオンを注入し、熱処理を行うことによりｐ型低濃度層を形成する。基板上にＨｆＡｌＯｘ膜とポリシリコン膜を積層する。ポリシリコン膜をパターニングしてゲート電極を形成する。ゲート電極をマスクとして砒素イオンを注入してｎ型エクステンション領域を形成する。その後、ゲート電極側壁にサイドウォールスペーサを形成する。サイドウォールスペーサ及びゲート電極をマスクとして砒素イオンを注入してｎ型ソース／ドレイン領域を形成する。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、高誘電率ゲート絶縁膜を有する半導体装置及びその製造方法に関す る。特に、本発明は、 MISFETの閾値電圧の制御に関するものである。
背景技術
[0002] MISFET (metal insulator semiconductor field effect transistor)等の半導体デバイ スの高速化'微細化を実現するため、ゲート絶縁膜の薄膜ィ匕が行われてきた。しかし 、シリコン酸ィ匕膜やシリコン酸窒化膜 (以下「シリコン酸ィ匕膜等」という。）を薄膜化する とゲートリーク電流が増カロしてしまうという問題があった。シリコン酸ィ匕膜等は、従来ゲ ート絶縁膜として用いられている。この問題を解決するため、ゲート絶縁膜として高誘 電率膜 (以下「高誘電率ゲート絶縁膜」 ヽぅ。 )を採用する手法が提案されて!ヽる。
[0003] また、 P型不純物領域を形成することにより、 MOSトランジスタの閾値電圧を制御す る手法が提案されている (例えば、特許文献 1参照。 ) o
[0004] 特許文献 1 :日本 2002— 313950号公報
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、本発明者の検討の結果、 MISFETのゲート絶縁膜として高誘電率ゲ ート絶縁膜を用いると、シリコン酸ィ匕膜等を用いた場合と比較して、 MISFETの閾値 電圧が更に高くなつてしまうという問題があることが分力つた。 1つの原因として、高誘 電率ゲート絶縁膜に含まれる金属と、ゲート電極に含まれる Siとが互いに反応するた めと考えられる。また、別の原因として、高誘電率ゲート絶縁膜に含まれる金属が、ソ ース Zドレイン領域形成用として基板に注入された砒素イオンやボロンイオンと反応 するためと考えられる。
[0006] MISFETの閾値電圧が高くなつてしまうとトランジスタ駆動性能が低下してしまうた め、閾値電圧を高精度に制御する必要がある。
[0007] 本発明は、力かる問題を解決するためになされたもので、その目的は、高誘電率ゲ ート絶縁膜を有する半導体装置の閾値電圧を高精度に制御することである。
課題を解決するための手段
[0008] 本発明に係る半導体装置は、基板の上層に形成された第 1導電型のゥエルと、 前記ゥエルのチャネル部分の極表層に形成され、前記ゥエルよりも低 、不純物濃度 を有する第 1導電型の低濃度層と、
前記低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電 率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記低濃度層を挟んで前記ゥエルの上層に形成された第 2導電型のソース Zドレ イン領域とを備えたものである。
[0009] 本発明に係る半導体装置は、 n型回路領域と p型回路領域とを有する相補型の半 導体装置であって、
n型回路領域の基板の上層に形成された p型ゥエルと、
P型回路領域の前記基板の上層に形成された n型ゥエルと、
前記 P型ゥ ルのチャネル部分の極表層に形成され、前記 p型ゥエルよりも低 、不 純物濃度を有する P型低濃度層と、
前記 n型ゥエルのチャネル部分の極表層に形成され、前記 n型ゥエルよりも低 、不 純物濃度を有する n型低濃度層と、
前記 P型及び n型低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有 する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記 P型低濃度層を挟んで前記 P型ゥエルの上層に形成された n型ソース Zドレイ ン領域と、
前記 n型低濃度層を挟んで前記 n型ゥエルの上層に形成された p型ソース Zドレイ ン領域とを備えたものである。
[0010] 本発明に係る半導体装置の製造方法は、基板内に第 1導電型の不純物を注入し てゥエルを形成する工程と、
前記ゥエルのチャネル部分の極表層に第 2導電型の不純物を注入する工程と、 前記第 2導電型の不純物を注入した後、前記基板上にシリコン酸ィ匕膜よりも高い比 誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成するェ 程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすること〖こ よりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板に第 2導電型の不純物を注入してソース Z ドレイン領域を形成する工程とを含むことを特徴とするものである。
[0011] 本発明に係る半導体装置の製造方法は、 n型回路領域と p型回路領域とを有する 相補型の半導体装置の製造方法であって、
前記 n型回路領域の基板上層に p型ゥエルを形成し、前記 p型回路領域の基板上 層に n型ゥエルを形成する工程と、
前記 P型ゥヱルのチャネル部分の極表層に n型不純物を注入する工程と、 前記 n型ゥヱルのチャネル部分の極表層に p型不純物を注入する工程と、 前記 n型及び p型不純物を注入した後、前記基板上に、シリコン酸化膜よりも高い 比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成するェ 程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすること〖こ より前記 n型及び p型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記 P型ゥエルに n型不純物を注入して、前記 n型回 路領域に n型ソース Zドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記 n型ゥエルに p型不純物を注入して、前記 p型回 路領域に P型ソース Zドレイン領域を形成する工程とを含むものである。
[0012] 本発明に係る半導体装置の製造方法は、 n型回路領域と p型回路領域とを有する 相補型の半導体装置の製造方法であって、
前記 n型回路領域の基板上層に、ボロンイオンを 1 X 1013atoms/cm2のドーズ量 で注入して p型ゥエルを形成する工程と、 前記 p型回路領域の基板上層に、リンイオンを 1 X 1013atoms/cm2のドーズ量で 注入して n型ゥエルを形成する工程と、
前記 P型ゥエルのチャネル部分の極表層に、砒素イオン又はリンイオンを 5〜8 X 10 12atomsZcm2のドーズ量で注入する工程と、
前記 n型ゥエルのチャネル部分の極表層に、ボロンイオンを 3〜5 X 1012atoms/c m2のドーズ量で注入する工程と、
熱処理を行って前記極表層に注入された砒素イオンとボロンイオンを拡散させるこ とにより、前記 p型ゥエルのチャネル部分の極表層に p型低濃度層を形成すると共に、 前記 n型ゥエルのチャネル部分の極表層に n型低濃度層を形成する工程と、
前記熱処理を行った後、前記基板上に、 HfAlOx膜を形成する工程と、 前記 HfAlOx膜上にゲート電極となるポリシリコン膜を形成する工程と、 前記ポリシリコン膜及び前記 HfAlOx膜をパターニングすることにより、前記 p型及 び n型低濃度層上に前記 HfAlOx膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして、前記 p型ゥヱルに n型不純物を注入して、前記 n型 回路領域に n型ソース Zドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記 n型ゥエルに p型不純物を注入して、前記 p型回 路領域に P型ソース Zドレイン領域を形成する工程とを含むものである。
発明の効果
[0013] 本発明は、ゥ ル領域のチャネル部分の極表層に低 、不純物濃度を有する低濃 度層を形成することにより、高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧 を高精度に制御することができる。
図面の簡単な説明
[0014] [図 1]本発明の実施例 1による半導体装置を説明するための断面図である。
[図 2]本発明の実施例 1による半導体装置の製造方法を説明するための工程断面図 である。
[図 3]本発明の実施例 2による半導体装置を説明するための断面図である。
[図 4]本発明の実施例 2による半導体装置の製造方法を説明するための工程断面図 である（その 1)。 圆 5]本発明の実施例 2による半導体装置の製造方法を説明するための工程断面図 である（その 2)。
[図 6]本発明の実施例 2による半導体装置の製造方法を説明するための工程断面図 である（その 3)。
[図 7]N型チャネル MISFETの閾値電圧とゲート長との関係を示す図である。
[図 8]P型チャネル MISFETの閾値電圧とゲート長との関係を示す図である。
符号の説明
1 , 21 シリコン基板
2, 22 素子分離構造
3, 23 p型ゥ ル
4, 26 砒素イオン
5, 27 P型低濃度層
6, 31 シリコン酸ィ匕膜
7, 32 高誘電率ゲート絶縁膜
8, 33 ポリシリコン膜
8a, 03a ゲート電極
9, 34 レジストノ《ターン
10, 36 砒素イオン
11 , 37 n型不純物層
11a, 37a n型エクステンション領域
12, 41 シリコン酸ィ匕膜
13， 42 サイドウォールスぺーサ (シリコン窒化膜)
14, 44 砒素イオン
15, 45 n型不純物層
15a, 45a n型ソース Zドレイン領域
24 n型ゥエル
25, 28, 35, 38, 43, 46 レジストノ《ターン
29 ボロンイオン 39 ボロンイオン
40 p型不純物層
40a p型エクステンション領域
47 ボロンイオン
48 p型不純物層
48a p型ソース Zドレイン領域
発明を実施するための最良の形態
[0016] 図面を参照して本発明の実施例について説明する。図中、同一または相当する部 分には同一の符号を付してその説明を簡略ィ匕ないし省略することがある。
実施例 1
[0017] 図 1は、本発明の実施例 1による半導体装置を説明するための断面図である。具体 的には、図 1は、 n型チャネル MISFETを説明するための断面図である。
[0018] 図 1に示すように、シリコン基板 1の活性領域を分離する素子分離構造 2が形成され ている。シリコン基板 1上層には ρ型ゥヱル 3が形成されている。 p型ゥヱル 3のチヤネ ル部分の極表層には p型低濃度層 5が形成されている。詳細は後述するが、この p型 低濃度層 5は、 n型不純物のカウンタードープにより形成される。 p型低濃度層 5は、 該 P型低濃度層 5の周りの p型ゥエル 3よりも低 、不純物濃度を有して!/、る。チャネル 部分の極表層に P型低濃度層 5を形成することにより、 MISFETの閾値電圧の制御 を高精度に行うことができる (後述)。 p型低濃度層 5の深さは、シリコン基板 1表面か ら数 ηπ！〜 lOnm程度である。これよりも深い位置では、該低濃度層は p型ゥヱル 3に より相殺される。 p型低濃度層 5上にはシリコン酸ィ匕膜 6aが形成されている。シリコン 酸ィ匕膜 6a上には高誘電率ゲート絶縁膜 7aとしての HfAlOx膜が形成されている。 H f AlOx膜 7aは、シリコン酸ィ匕膜 6aよりも高 、比誘電率を有する。
[0019] HfAlOx膜 7a上にはポリシリコン膜力もなるゲート電極 8aが形成されている。ゲート 電極 8aの側壁にはシリコン酸ィ匕膜 12を介してシリコン窒化膜からなるサイドウォール スぺーサ 13が形成されている。シリコン酸ィ匕膜 12は、ダメージ防止用のものである。 サイドウォールスぺーサ 13下の p型ゥエル 3上層には、 p型低濃度層 5aを挟むように n 型エクステンション領域 11aが形成されている。さら〖こ、この n型エクステンション領域 1 laと接続する n型ソース Zドレイン領域 15aが p型ゥヱル 3上層に形成されて!、る。
[0020] 次に、上記半導体装置の製造方法について説明する。
図 2は、本実施例 1による半導体装置の製造方法を説明するための工程断面図で ある。具体的には、図 2は、 n型チャネル MISFETの製造方法を説明するためのェ 程断面図である。
[0021] 先ず、図 2 (a)に示すように、 p型シリコン基板 1内に STI (shallow trench isolation) 法を用いて、シリコン酸化膜からなる素子分離構造 2を形成する。そして、素子分離 構造 2で分離された活性領域内に p型不純物としてのボロンイオンを、例えば、ドーズ 量： 1 X 1013atoms/cm2、加速電圧： 130keVで注入する。その後、熱処理を行うこ とにより、 p型ゥエル 3を形成する。
[0022] 次に、図 2 (b)〖こ示すように、 p型ゥエル 3の極表層、すなわち、 p型ゥエル 3のチヤネ ル領域となる部分 (以下「チャネル部分」という。）の極表層に、 n型不純物 4としての 砒素イオンを、例えば、ドーズ量： 5〜8 X 1012atoms/cm2、加速電圧： 80keVで注 入する。その後、 850°Cの温度で 30秒程度の熱処理を行う。これにより、砒素イオン 4が拡散する。図 2 (c)に示すように、 p型ゥ ル 3の極表層に、 p型ゥエル 3よりも低い 不純物濃度を有する P型低濃度層 5が形成される。詳細は後述するが、この p型低濃 度層 5aが、高誘電率ゲート絶縁膜 7を有する MISFETの閾値電圧を高精度に制御 することを可能にする。
[0023] 次に、図 2 (c)に示すように、 p型低濃度層 5上にシリコン酸化膜 6を熱酸化法により 、例えば、 0. 7nm〜l . Onmの膜厚で形成する。そして、シリコン酸ィ匕膜 6上に、該シ リコン酸ィ匕膜 6よりも高い比誘電率を有する高誘電率ゲート絶縁膜 7として HfAlOx膜 を、例えば、 1. 2nm〜2. 5nmの膜厚で形成する。さらに、 HfAlOx膜 7上にゲート 電極となるポリシリコン膜 8を、シランガスを材料として用いて、例えば、 125nm程度 の膜厚で形成する。図示しないが、ポリシリコン膜 8にゲートドーパントとしてのリンィ オンを、例えば、ドーズ量： 1 X 1016atoms/cm2で注入する。その後、熱処理を行う ことにより、ポリシリコン膜 8におけるゲートドーパントが拡散する。さらに、ポリシリコン 膜 8上にレジストパターン 9をリソグラフィ技術により形成する。
[0024] 続いて、レジストパターン 9をマスクとしてポリシリコン膜 8、 HfAlOx膜 7及びシリコン 酸ィ匕膜 6を順次エッチングする。その後、レジストパターン 9を除去する。これにより、 図 2 (d)に示すように、シリコン基板 1の p型低濃度層 5上にゲート絶縁膜 6a, 7aを介 してゲート電極 8aが形成される。すなわち、ゲート絶縁膜 6a直下のチャネル領域の 極表層に P型低濃度層 5が位置する。そして、ゲート電極 8aをマスクとして用いて、 n 型不純物としての砒素イオン 10を、例えば、加速電圧： 2keV、ドーズ量： 1 X 1015at omsZcm2で注入すると、 n型不純物層 11が形成される。その後、熱処理を行う。こ れにより、 n型不純物層 11における砒素イオンが活性ィ匕して、図 2 (e)に示すように、 シリコン基板 1上層に n型エクステンション領域 1 laが形成される。
[0025] 次に、基板 1全面にダメージ防止用のシリコン酸ィ匕膜 12を、例えば、 2nmの膜厚で 形成する。そして、シリコン酸ィ匕膜 12上にシリコン窒化膜 13を、例えば、 50nm〜80 nmの膜厚で形成する。続いて、シリコン窒化膜 13とシリコン酸ィ匕膜 12を異方性エツ チングする。これにより、図 2 (e)に示すように、ゲート電極 8aの側壁を覆うサイドゥォ 一ルスぺーサ 13が自己整合的に形成される。次に、サイドウォールスぺーサ 13及び ゲート電極 8aをマスクとして用いて、 n型不純物としての砒素イオン 14を、例えば、加 速電圧： 35keV、ドーズ量： 5 X 1015atoms/cm2で注入すると、 n型不純物層 15が 形成される。その後、熱処理を行う。これにより、 n型不純物層 15における砒素イオン が活性ィ匕して、図 2 (f)に示すように、シリコン基板 1上層に n型エクステンション領域 1 1よりも高濃度の n型ソース Zドレイン領域 15aが形成される。
[0026] 以上説明したように、本実施例 1では、 p型ゥエル 3を形成した後、 p型ゥエル 3のチ ャネル部分の極表層に砒素イオン 4を注入する。その後、熱処理を行う。これにより、 該極表層に P型ゥエル 3よりも低い不純物濃度を有する p型低濃度層 5が、 p型ゥ ル の極表層に形成される。これにより、金属を含有する HfAlOx膜をゲート絶縁膜とし て用いた場合でも、 MISFETの閾値電圧を制御することができる。従って、高誘電率 ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御することができる。
[0027] なお、本実施例 1では、 n型チャネル MISFETにつ!/、て説明した。し力し、 p型チヤ ネル MISFETに対しても、本発明を適用することができる。この場合、素子分離構造 2形成後に、リンイオンをドーズ量： 1 X 1013atoms/cm2、加速電圧： 300keVで注 入し、熱処理を行うことにより、 n型ゥ ルを形成する。その後、 n型ゥ ルのチャネル 部分の極表層に p型不純物としてのボロンイオンを、例えば、ドーズ量： 3〜5 X 1012a toms/cm2,加速電圧： 15keVで注入し、熱処理を行う。これにより、 p型低濃度層 が形成される。以後、後述する実施例 2の PMIS領域と同様の手法で、 MISFETを 形成する。
[0028] また、本実施例 1では、 LDD (lightly doped drain)構造を有する MISFETにつ!/ヽて 説明したが、 LDD構造を有しない MISFETに対しても本発明を適用することができ る（後述する実施例 2についても同様)。この場合、ゲート電極のパターユング後に、 ゲート電極 8aをマスクとして n型ソース Zドレイン領域形成用の n型不純物をシリコン 基板 1に注入する。
[0029] また、シリコン酸ィ匕膜 6の代わりに、シリコン窒化膜やシリコン酸窒化膜を用いること ができる。さらに、高誘電率ゲート絶縁膜 7として、 HfAlOx膜 (Hfアルミネート膜)以 外に、ハフニウム酸ィ匕膜 (HfO膜、ハフ-ァ膜)、 Hfシリケート膜 (HfSiOx膜)、或い
2
はアルミニウム酸ィ匕膜 (Al O膜、アルミナ膜)、或いはこれらを窒化処理した膜を用
2 3
いることができる。また、シリコン酸ィ匕膜 6を形成することなぐシリコン基板 1上に高誘 電率ゲート絶縁膜 7を直接形成してもよ 、 (後述する実施例 2につ 、ても同様)。
[0030] また、ゲート電極材料膜 8としてポリシリコン膜の代わりに、ポリシリコンゲノレマニウム 膜を用いることができる (後述する実施例 2につ ヽても同様)。
[0031] また、 p型低濃度層 5を形成するために、砒素イオン 4を注入する代わりに、リンィォ ンを、例えば、ドーズ量： 5〜8 X 1012atoms/cm2、加速電圧： 35keVで注入するこ とができる (後述する実施例 2についても同様)。この場合も、同じ深さの p型低濃度 層が得られる。
実施例 2
[0032] 図 3は、本発明の実施例 2による半導体装置を説明するための断面図である。具体 的には、相補型半導体装置である CMISFETを説明するための断面図である。
[0033] 図 3に示すように、シリコン基板 21の活性領域を分離する素子分離構造 22が形成 されている。この素子分離構造 22により NMIS領域と PMIS領域が区画されている。 NMIS領域のシリコン基板 21上層には p型ゥヱル 23が形成されている。 PMIS領域 のシリコン基板 21上層には n型ゥヱル 24が形成されている。 p型ゥヱル 23のチャネル 部分の極表層には p型低濃度層 27が形成されている。 n型ゥエル 24のチャネル部分 の極表層には n型低濃度層 30が形成されている。詳細は後述するが、 p型低濃度層 27及び n型低濃度層 30は n型及び p型不純物のカウンタードープにより形成される。 P型低濃度層 27及び n型低濃度層 30は、周りの p型ゥエル 23及び n型ゥエル 24よりも 低 、不純物濃度を有して!/、る。チャネル部分の極表層に p型低濃度層 27及び n型低 濃度層 30を形成することにより、 n型チャネル MISFET及び p型チャネル MISFET の閾値電圧の制御を高精度に行うことができる（後述)。 p型低濃度層 27及び n型低 濃度層 30の深さは、シリコン基板 21表面力ゝら数 ηπ！〜 10nm程度である。これよりも 深い位置では、 p型低濃度層 27及び n型低濃度層 30は、 p型ゥエル 23及び n型ゥ ル 24により相殺される。 p型低濃度層 27及び n型低濃度層 30上にはそれぞれシリコ ン酸ィ匕膜 31aが形成されている。シリコン酸ィ匕膜 31a上に、高誘電率ゲート絶縁膜 32 aとしての HfAlOx膜が形成されている。 HfAlOx膜 32aは、シリコン酸化膜 3 laよりも 高い比誘電率を有する。
[0034] HfAlOx膜 32a上にはポリシリコン膜力もなるゲート電極 33aが形成されている。ゲ ート電極 33aの側壁にはシリコン酸ィ匕膜 41を介してシリコン窒化膜からなるサイドゥォ 一ルスぺーサ 42が形成されている。シリコン酸ィ匕膜 41は、ダメージ防止用として機能 するものである。
[0035] NMIS領域におけるサイドウォールスぺーサ 42下の p型ゥエル 23上層には、 p型低 濃度層 27を挟むように n型エクステンション領域 37aが形成されている。さら〖こ、この n 型エクステンション領域 37aと接続する n型ソース Zドレイン領域 45aが p型ゥヱル 23 上層に形成されている。
[0036] また、 PMIS領域におけるサイドウォールスぺーサ 42下の n型ゥエル 24上層には、 n型低濃度層 30を挟むように p型エクステンション領域 40aが形成されている。さらに 、この p型エクステンション領域 40aと接続する p型ソース Zドレイン領域 48aが n型ゥ エル 24上層に形成されて!、る。
[0037] 次に、上記半導体装置の製造方法について説明する。
図 4〜図 6は、本実施例 2による半導体装置の製造方法を説明するための工程断 面図である。より詳細には、相補型半導体装置である CMISFETの製造方法を説明 するための工程断面図である。
[0038] 先ず、図 4 (a)に示すように、 p型シリコン基板 21に STI法を用いて素子分離構造 2 2を形成する。そして、素子分離構造 22で分離された n型チャネル MISFET領域 (以 下「NMIS領域」という。）の活性領域に、 p型不純物としてのボロンイオンを、ドーズ 量： 1 X 1013atoms/cm2、加速電圧： 130keVで注入する。その後、熱処理を行う。 これにより、 p型ゥエル 23が形成される。また、 p型チャネル MISFET領域（以下「PM IS領域」という。）の活性領域に、 n型不純物としてのリンイオンを、例えば、ドーズ量： 1 X 1013atoms/cm2、加速電圧： 300keVで注入する。その後、熱処理を行う。これ により、 n型ゥエル 24が形成される。なお、 1回の熱処理で p型不純物と n型不純物を 拡散させることができる。
[0039] 次に、図 4 (b)に示すように、リソグラフィ技術を用いて PMIS領域を覆うレジストパタ ーン 25を形成する。そして、 p型ゥエル 23の極表層、すなわち、 p型ゥエル 23のチヤ ネル部分の極表層に、 n型不純物 26としての砒素イオンを、例えば、ドーズ量： 5〜8 X 1012atoms/cm2、加速電圧： 80keVで注入する。その後、レジストパターン 25を 除去する。
[0040] 次に、図 4 (c)に示すように、リソグラフィ技術を用いて NMIS領域を覆うレジストパタ ーン 28を形成する。そして、 n型ゥエル 24の極表層、すなわち、 n型ゥエル 24のチヤ ネル部分の極表層に、 p型不純物 29としてのボロンイオンを、例えば、ドーズ量： 3〜 5 X 1012atoms/cm2、加速電圧： 15keVで注入する。さら〖こ、レジストパターン 28を 除去する。その後、 850°Cの温度で 30秒程度の熱処理を行う。これにより、図 5 (a)に 示すように、 p型ゥエル 23の極表層に p型低濃度層 27が形成され、 n型ゥヱル 24の極 表層に n型低濃度層 30が形成される。
[0041] 次に、図 5 (a)に示すように、シリコン基板 21上にシリコン酸ィ匕膜 31を熱酸ィ匕法によ り、例えば、 0. 7ηπ！〜 1. Onmの膜厚で形成する。そして、シリコン酸ィ匕膜 31上に、 高誘電率ゲート絶縁膜 32として HfAlOx膜を、例えば、 1. 2nm〜2. 5nmの膜厚で 形成する。 HfAlOx膜 32は、シリコン酸化膜 31よりも高い比誘電率を有する。さら〖こ 、 HfAlOx膜 32上にゲート電極となるポリシリコン膜 33を、シランガスを材料として用 いて、例えば、 125nm程度の膜厚で形成する。 [0042] その後、図示しないが、 PMIS領域をレジストパターンでマスクし、 NMIS領域のポ リシリコン膜 33にゲートドーパントとしてのリンイオンを、例えば、ドーズ量： 1 X 1016at omsZcm2で注入する。同様の手法を用いて、 NMIS領域をレジストパターンでマス クし、 PMIS領域のポリシリコン膜 33にゲートドーパントとしてのボロンイオンを、例え ば、ドーズ量： 3 X 1015atoms/cm2で注入する。熱処理を行うことにより、ポリシリコ ン膜 33に注入されたゲートドーパントが拡散する。
[0043] 次に、ポリシリコン膜 33上にリソグラフィ技術を用いてレジストパターン 34を形成す る。
[0044] そして、レジストパターン 34をマスクとして、ポリシリコン膜 33、 HfAlOx膜 32及びシ リコン酸ィ匕膜 31を順次エッチングする。その後、レジストパターン 34を除去する。これ により、図 5 (b)に示すように、 NMIS領域において p型低濃度層 27上にゲート絶縁 膜 31a, 32aを介してゲート電極 33aが形成され、 PMIS領域において n型低濃度層 30上にゲート絶縁膜 25a, 26aを介してゲート電極 33aが形成される。
[0045] 次に、図 5 (b)に示すように、リソグラフィ技術を用いて PMIS領域を覆うレジストパタ ーン 35を形成する。 NMIS領域のゲート電極 33aをマスクとして用いて n型エタステ ンシヨン領域形成用の n型不純物としての砒素イオン 36を、例えば、加速電圧： 2ke V、ドーズ量： 1 X 1015atoms/cm2で注入する。これにより、 NMIS領域のシリコン基 板 21上層に n型不純物層 37が形成される。その後、レジストパターン 35を除去する
[0046] 次に、図 5 (c)に示すように、リソグラフィ技術を用いて NMIS領域を覆うレジストパタ ーン 38を形成する。 PMIS領域のゲート電極 33aをマスクとして用いて p型ェクステン シヨン領域形成用の p型不純物としてのボロンイオン 39を、例えば、加速電圧： 0. 2k eV、ドーズ量： 1 X 1015atoms/cm2で注入する。これにより、 PMIS領域のシリコン 基板 21上層に、 p型不純物層 40が形成される。その後、熱処理を行う。これにより、 図 6 (a)に示すように、 NMIS領域の n型不純物層 37における砒素イオンが活性ィ匕し て n型エクステンション領域 37aが形成され、 PMIS領域の p型不純物層 40における ボロンイオンが活性ィ匕して p型エクステンション領域 40aが形成される。
[0047] 次に、図 6 (a)に示すように、基板 21全面にシリコン酸ィ匕膜 41を、例えば、 2nmの 膜厚で形成する。そして、シリコン酸ィ匕膜 41上にシリコン窒化膜 42を、例えば、 50η m〜80nmの膜厚で形成する。続いて、シリコン窒化膜 42とシリコン酸ィ匕膜 41を異方 性エッチングする。これにより、ゲート電極 33aの側壁を覆うサイドウォールスぺーサ 4 2が自己整合的に形成される。
[0048] 次に、リソグラフィ技術を用いて PMIS領域を覆うレジストパターン 43を形成する。そ して、 NMIS領域のサイドウォールスぺーサ 42及びゲート電極 33aをマスクとして用 Vヽて n型ソース Zドレイン領域形成用の n型不純物としての砒素イオン 44を、例えば 、カロ速電圧： 35keV、ドーズ量： 5 X 1015atoms/cm2で注入する。これにより、 NMI S領域のシリコン基板 21上層に n型不純物層 45が形成される。その後、レジストパタ ーン 43を除去する。
[0049] 次に、図 6 (b)に示すように、リソグラフィ技術を用いて NMIS領域を覆うレジストパタ ーン 46を形成する。そして、 PMIS領域のサイドウォールスぺーサ 42及びゲート電極 33aをマスクとして用いて p型ソース Zドレイン領域の P型不純物としてのボロンイオン 47を、例えば、加速電圧： 5keV、ドーズ量： 3 X 1015atoms/cm2で注入する。これ により、 PMIS領域のシリコン基板 21上層に p型不純物層 48が形成される。その後、 レジストパターン 46を除去する。
[0050] 最後に、図 6 (c)に示すように、 1000°C以上 1050°C以下の温度で数秒程度の熱 処理を行う。これにより、 NMIS領域の n型不純物層 45における砒素イオンが活性ィ匕 して n型ソース Zドレイン領域 45aが形成され、 PMIS領域の p型不純物層 48におけ るボロンイオンが活性ィ匕して p型ソース/ドレイン領域 48aが形成される。
[0051] 以上説明したように、本実施例 2では、 NMIS領域に p型ゥエル 23を形成し、 PMIS 領域に n型ゥエル 24を形成した後、 p型ゥエル 23のチャネル部分の極表層に砒素ィ オン 26を注入し、熱処理を行う。これにより、該 p型ゥエル 23よりも低い不純物濃度を 有する P型低濃度層 27が形成される。さらに、 n型ゥヱル 24のチャネル部分の極表層 にボロンイオン 29を注入し、熱処理を行う。これ〖こより、該 n型ゥエル 24よりも低い不 純物濃度を有する n型低濃度層 30が形成される。その結果、金属を含有する HfAl Ox膜をゲート絶縁膜として用いた場合でも、 n型チャネル MISFET及び p型チヤネ ル MISFETの閾値電圧を制御することができる。従って、高誘電率ゲート絶縁膜を 有する相補型半導体装置の閾値電圧を高精度に制御することができる。
[0052] 図 7は、本発明において、 N型チャネル MISFETの閾値電圧とゲート長との関係を 示す図である。
[0053] 図 7に示すように、チャネル部分への不純物濃度制御用のイオン注入を行わな!/ヽ 場合には NFETの閾値電圧の上昇が見られ、イオン注入を行うことにより閾値電圧を 抑えることができる。現段階で最小値である 90nm以上のゲート長で、 NFETの閾値 電圧を好適な範囲、具体的には、 300mV—600mVに制御するには、砒素イオンを 5〜8 X 1012atomsZcm2のドーズ量で注入することが好適であった。なお、この場 合の p型ゥエルは、ボロンイオンを、ドーズ量： 1 X 1013atoms/cm2、加速電圧： 130 keVで注入することにより形成した。
[0054] 図 8は、本発明において、 P型チャネル MISFETの閾値電圧とゲート長との関係を 示す図である。
[0055] 図 8に示すように、上記 NFETと同様、チャネル部分への不純物濃度制御用のィォ ン注入を行わな 、場合には PFETの閾値電圧の上昇が見られ、イオン注入を行うこ とにより閾値電圧を抑えることができる。現段階で最小値である 90nm以上のゲート 長で、 PFETの閾値電圧を好適な範囲、具体的には、 400mV— 600mVに制御す るには、ボロンイオンを 3〜5 X 1012atoms/cm2のドーズ量で注入することが好適で あった。なお、この場合の n型ゥエルは、リンイオンを、ドーズ量： 1 X 1013atoms/cm 2、加速電圧： 300keVで注入することにより形成した。
産業上の利用可能性
[0056] 以上のように、本発明にかかる半導体装置及びその製造方法によれば、ゥエル領 域のチャネル部分の極表層に低 1、不純物濃度を有する低濃度層を形成することによ り、高誘電率ゲート絶縁膜を有する半導体装置の閾値電圧を高精度に制御すること ができる。

Claims

請求の範囲
[1] 基板の上層に形成された第 1導電型のゥエルと、
前記ゥエルのチャネル部分の極表層に形成され、前記ゥエルよりも低 、不純物濃度 を有する第 1導電型の低濃度層と、
前記低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有する高誘電 率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記低濃度層を挟んで前記ゥエルの上層に形成された第 2導電型のソース Zドレ イン領域とを備えたことを特徴とする半導体装置。
[2] n型回路領域と p型回路領域とを有する相補型の半導体装置であって、
n型回路領域の基板の上層に形成された p型ゥエルと、
P型回路領域の前記基板の上層に形成された n型ゥエルと、
前記 P型ゥ ルのチャネル部分の極表層に形成され、前記 p型ゥエルよりも低 、不 純物濃度を有する P型低濃度層と、
前記 n型ゥエルのチャネル部分の極表層に形成され、前記 n型ゥエルよりも低 、不 純物濃度を有する n型低濃度層と、
前記 P型及び n型低濃度層上に形成され、シリコン酸化膜よりも高い比誘電率を有 する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記 P型低濃度層を挟んで前記 P型ゥエルの上層に形成された n型ソース Zドレイ ン領域と、
前記 n型低濃度層を挟んで前記 n型ゥエルの上層に形成された p型ソース Zドレイ ン領域とを備えたことを特徴とする半導体装置。
[3] 基板内に第 1導電型の不純物を注入してゥエルを形成する工程と、
前記ゥエルのチャネル部分の極表層に第 2導電型の不純物を注入する工程と、 前記第 2導電型の不純物を注入した後、前記基板上にシリコン酸ィ匕膜よりも高い比 誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成するェ 程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすること〖こ よりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板に第 2導電型の不純物を注入してソース Z ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
[4] n型回路領域と p型回路領域とを有する相補型の半導体装置の製造方法であって、 前記 n型回路領域の基板上層に p型ゥエルを形成し、前記 p型回路領域の基板上 層に n型ゥエルを形成する工程と、
前記 P型ゥヱルのチャネル部分の極表層に n型不純物を注入する工程と、 前記 n型ゥヱルのチャネル部分の極表層に p型不純物を注入する工程と、 前記 n型及び p型不純物を注入した後、前記基板上に、シリコン酸化膜よりも高い 比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成するェ 程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすること〖こ より前記 n型及び p型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記 P型ゥエルに n型不純物を注入して、前記 n型回 路領域に n型ソース Zドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記 n型ゥエルに p型不純物を注入して、前記 p型回 路領域に P型ソース Zドレイン領域を形成する工程とを含むことを特徴とする半導体 装置の製造方法。
[5] n型回路領域と p型回路領域とを有する相補型の半導体装置の製造方法であって、 前記 n型回路領域の基板上層に、ボロンイオンを 1 X 1013atoms/cm2のドーズ量 で注入して p型ゥエルを形成する工程と、
前記 P型回路領域の基板上層に、リンイオンを 1 X 1013atoms/cm2のドーズ量で 注入して n型ゥエルを形成する工程と、
前記 P型ゥエルのチャネル部分の極表層に、砒素イオン又はリンイオンを 5〜8 X 10 前記 n型ゥエルのチャネル部分の極表層に、ボロンイオンを 3〜5 X 10 atomsZc m2のドーズ量で注入する工程と、
熱処理を行って前記極表層に注入された砒素イオンとボロンイオンを拡散させるこ とにより、前記 p型ゥエルのチャネル部分の極表層に p型低濃度層を形成すると共に、 前記 n型ゥエルのチャネル部分の極表層に n型低濃度層を形成する工程と、
前記熱処理を行った後、前記基板上に、 HfAlOx膜を形成する工程と、 前記 HfAlOx膜上にゲート電極となるポリシリコン膜を形成する工程と、
前記ポリシリコン膜及び前記 HfAlOx膜をパターニングすることにより、前記 p型及 び n型低濃度層上に前記 HfAlOx膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして、前記 p型ゥヱルに n型不純物を注入して、前記 n型 回路領域に n型ソース Zドレイン領域を形成する工程と、
前記ゲート電極をマスクとして前記 n型ゥエルに p型不純物を注入して、前記 p型回 路領域に P型ソース Zドレイン領域を形成する工程とを含むことを特徴とする半導体 装置の製造方法。
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