JP2004140059A - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents
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Abstract
【課題】既に形成されたエクステンション不純物分布領域の表面部が、プロセス途中で意図しないエッチングにより掘れ、特性が低下する。
【解決手段】チャネルが形成される半導体１の表面部分を所定の深さＤだけエッチングする工程と、エッチングにより形成された半導体表面の凹部１ａに、ゲート絶縁膜２とゲート電極３の積層体を形成する工程と、レジスト層６を形成する工程と、レジスト層６をマスクとしたイオン注入により不純物を導入し、ソースまたはドレインのエクステンション不純物領域５ａを形成する工程と、レジスト層６を剥離し、後処理洗浄を行う工程と、ゲート電極３のエッジより所定距離だけ離れた半導体の部分に、ソース・ドレイン不純物領域（不図示）を形成する工程と、を含む。
【選択図】 図３
【解決手段】チャネルが形成される半導体１の表面部分を所定の深さＤだけエッチングする工程と、エッチングにより形成された半導体表面の凹部１ａに、ゲート絶縁膜２とゲート電極３の積層体を形成する工程と、レジスト層６を形成する工程と、レジスト層６をマスクとしたイオン注入により不純物を導入し、ソースまたはドレインのエクステンション不純物領域５ａを形成する工程と、レジスト層６を剥離し、後処理洗浄を行う工程と、ゲート電極３のエッジより所定距離だけ離れた半導体の部分に、ソース・ドレイン不純物領域（不図示）を形成する工程と、を含む。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、ソース・ドレイン不純物領域が、いわゆるエクステンション不純物領域を備える絶縁ゲート電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で代表される絶縁ゲート電界効果トランジスタは、半導体集積回路（ＩＣ）の能動デバイスとして広く用いられている。ＩＣの高集積化は、主に、ＭＯＳＦＥＴの微細化によって支えられている。
ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｎｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジックＩＣなどにおいて、Ｐ型チャネルＭＯＳトランジスタ（以下、ＰＭＯＳ）とＮ型チャネルＭＯＳトランジスタ（以下、ＮＭＯＳ）が混在する。これらの不純物の種類、プロファイルが異なるトランジスタに対し、微細化に伴う短チャネル効果抑制のために、いわゆるエクステンション（Ｅｘｔｅｎｓｉｏｎ）と称される浅い接合のイオン注入技術、さらにはゲート長Ｌｇに依存したチャネル不純物プロファイルの制御のために、ポケット（Ｐｏｃｋｅｔ）、もしくは、ハロー（Ｈａｌｏ）と呼ばれるイオン注入技術が知られている。
このうちエクステンション不純物領域は、最近の微細化の進展にともなって非常に浅い接合深さが要求される。また、ソース抵抗などの抑制のために、以前より高い不純物濃度に設定される傾向がある。
【０００３】
一方、ロジックＩＣは、通常、電源電圧Ｖｄｄで動作する低耐圧のロジックトランジスタのほかに、その入出力部に、外部から印加される可能性がある高い電圧から内部回路を護るために、ロジックトランジスタより、高い耐圧のトランジスタが用いられる。
エリアペナルティを被ることなく耐圧を向上させるために、通常、そのソースまたはドレインの不純物濃度プロファイルを、ロジックトランジスタのそれと異ならせる。このような場合、同一ウエハ内の異なる箇所に、異なるイオン注入条件でエクステンション不純物領域を繰り返し形成する必要がある。
【０００４】
図８（Ａ）〜図８（Ｃ）に、一旦エクステンション不純物領域形成のためのイオン注入がされたトランジスタ（例えば、ＣＭＯＳロジックＩＣのＮ型ロジックトランジスタ）に対し、他のトランジスタのエクステンション不純物領域形成のために、必然的に施される処理を断面図において示す。
図８（Ａ）において、チャネルが形成される半導体、例えばＰウエル１００の上にゲート絶縁膜１０１が形成され、ゲート絶縁膜１０１の上にゲート電極１０２が形成されている。ゲート電極１０２のチャネル方向の両側におけるウエル表面部分に、相対的に低い加速エネルギーのイオン注入によりＮ型不純物が浅く導入されている。図中の符号１０３は、このＮ型不純物の分布領域を示し、エクステンション不純物分布領域という。
【０００５】
その後、不純物分布領域１０３が形成された図８（Ａ）に示すＮ型ロジックトランジスタと同じウエハ内の他のトランジスタ、例えばＰ型ロジックトランジスタ、Ｎ型またはＰ型の入出力トランジスタに、不純物分布領域１０３と異なる条件でイオン注入を行うために、レジスト層１０４が形成される。図８（Ａ）において、先にイオン注入が済んだＮ型ロジックトランジスタはレジスト層１０４で覆われている。
【０００６】
図示していない他のトランジスタに対するイオン注入が済むと、用いたレジスト層１０４を剥離する。剥離において、図８（Ｂ）に示すように、Ｏ２プラズマ内で有機レジストを燃焼させて灰化させて除去する。図示しないが、このときウエル１００のシリコン表面に自然酸化膜が薄く形成される。
【０００７】
図８（Ｃ）において後処理洗浄を行い、その後、図８（Ａ）〜図８（Ｃ）の工程を必要な回数繰り返した後、サイドウォール・スペーサの形成、ソース・ドレイン不純物領域の形成等を行って、当該ＣＭＯＳロジックＩＣを完成させる。
【０００８】
【発明が解決しようとする課題】
ところが、この従来の絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法において、図８（Ｃ）の後処理洗浄工程において、有機物除去のためフッ酸を含む洗浄液が用いられる。このため、自然酸化膜がエッチングにより除去され、結果として、自然酸化膜除去後のシリコン表面が最初の状態より多少なりとも掘れてしまう。不純物濃度が高いシリコンは酸化されやすく、高濃度薄層化している現状のエクステンション不純物領域においては、１回のレジスト剥離と後処理洗浄で、例えば０．５ｎｍ〜１．０ｎｍ程度シリコンの表面部分が掘れることになる。
【０００９】
図９は、複数回、例えば４回のレジスト剥離と後処理洗浄を経た後のＭＯＳＦＥＴの拡大した断面図である。
４回目の後処理洗浄後には、シリコン表面の掘れ量Δｄの累計は、最近の薄いゲート絶縁膜１０１の膜厚ｔｏｘ、あるいはエクステンションイオン注入の不純物イオンの投影飛程Ｒｐと同程度（例えば、２ｎｍ〜３ｎｍ）まで達する。
【００１０】
図１０（Ａ）に、スルー酸化膜（ｔｈｒｏｕｇｈ ｏｘｉｄｅ）を通してＮ型不純物をイオン注入した場合、イオン注入直後における、基板の深さ方向の不純物濃度プロファイルを示す。また、図１０（Ｂ）に、このサンプルのシリコン表面を０．５ｎｍ掘った場合、１．０ｎｍ削った場合の不純物濃度プロファイルを、掘れなしの場合と比較して示す。この図１０（Ｂ）の不純物濃度プロファイルは、様々な熱処理が施されるＣＭＯＳプロセスを経た最終的な不純物濃度プロファイルである。
図１０（Ｂ）に示すように、シリコン表面が０．５ｎｍ掘れただけで、不純物濃度が２０％低下し、１．０ｎｍの掘れでは不純物濃度が４０％も低下することが判る。
【００１１】
図１１は、掘れ量が０．５ｎｍと１．０ｎｍのトランジスタを、掘れなしのトランジスタとＶｇ−Ｉｄｓ特性において比較したグラフである。掘れが生じエクステンション領域の抵抗が上がると、同じゲート電圧Ｖｇを印加したときのドレイン電流Ｉｄｓが低下している。このドレイン電流Ｉｄｓの低下は、図１２に示すように３０％に近い大幅なものである。このとき、閾値電圧Ｖｔｈが１００ｍＶ変化している。
このようにトランジスタ特性が変化するのは、シリコン表面の掘れに起因した不純物量の低下によってエクステンション不純物領域の横方向の拡がり寸法が短くなり、実効的なチャネル長が相対的に長くなるためである。また、エクステンション不純物領域のシート抵抗が極めて高くなり、寄生抵抗の増大によってトランジスタの駆動能力が低下する。
【００１２】
本発明の目的は、プロセス途中における意図しないエッチングによる、既に形成されたエクステンション不純物分布領域の不純物量の低下を有効に防止し、特性低下を防ぐ絶縁ゲート電界効果トランジスタの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、上記目的を達成するためのものであり、チャネルが形成される半導体の表面部分を所定の深さエッチングする工程と、前記エッチングにより形成された半導体表面の凹部に、ゲート絶縁膜とゲート電極の積層体を形成する工程と、レジスト層を形成する工程と、前記レジスト層をマスクとしたイオン注入により不純物を導入し、ソースまたはドレインのエクステンション不純物分布領域を形成する工程と、前記レジスト層を剥離し、後処理洗浄を行う工程と、前記ゲート電極のエッジより所定距離だけ離れた前記半導体の部分に、ソース・ドレイン不純物領域を形成する工程と、を含む。
【００１４】
この絶縁ゲート電界効果トランジスタの製造方法において、チャネルが形成される半導体の表面部分を所定量エッチングしてから、ゲート絶縁膜とゲート電極の積層体を形成する。したがって、この段階で、ソースまたはドレインが形成される半導体の表面の高さが、チャネルが形成される半導体の表面の高さより高くなる。つぎにエクステンション不純物領域を形成するためのイオン注入を行う。レジスト層を形成し、これをマスクとしたイオン注入を行うと、ゲート電極が自己整合マスクとして機能し、その周囲の半導体の表面にエクステンション不純物分布領域が形成される。その後、レジストを剥離し、ソース・ドレイン不純物領域の形成を行うが、このレジスト剥離時に自然酸化膜が形成され、自然酸化膜が後処理洗浄工程で除去される。自然酸化膜形成時に半導体の表面層が消費されるため、半導体の表面部分の高さがイオン注入前より低くなり、チャネルが形成されるゲート電極直下の半導体表面と高さにおいて近づく、あるいは揃う。この半導体の掘れ量が予め判っている場合、その分、イオン注入を深くまで行っておくと、必要な不純物濃度プロファイルのエクステンション不純物領域が得られる。
【００１５】
【発明の実施の形態】
以下、本発明に係る絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）の製造方法の実施の形態を、耐圧が低いロジックトランジスタと、耐圧が相対的に高い入出力トランジスタとを有し、それぞれチャネル導電型がＮ型とＰ型のＣＭＯＳ構成であるＣＭＯＳロジックＩＣを例として、図面を参照しながら説明する。ここでは、ＮＭＯＳロジックトランジスタの断面において説明する。
【００１６】
［第１の実施の形態］
図１（Ａ）〜図４（Ｃ）は、本発明の第１の実施の形態に係る半導体装置（ＩＣ）において、ＮＭＯＳロジックトランジスタ部分の製造途中の断面図である。
【００１７】
図１（Ａ）において、符号１は、例えばＰ型シリコンウエハなどの半導体基板に形成されたウエル、あるいはＳＯＩ層など基板に支持された半導体を示す。本発明で、チャネルが形成される半導体とは、この半導体基板、ウエルあるいはＳＯＩ層などをいう。以下、半導体の例としてウエルを例に説明する。
ＮＭＯＳロジックトランジスタは、専用のＰ型ウエル１に形成される。図示しない他のＰＭＯＳロジックは専用のＮウエルに形成され、同様に、入出力トランジスタもそれぞれ専用のウエルに形成される。
トランジスタの形成領域をマスクして行う部分的な熱酸化法、あるいは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などの方法により、ウエル１の表面部分の一部を絶縁化し、ウエル１に図示を省略した所定パターンの素子分離絶縁層を形成する。
【００１８】
図１（Ａ）に示すように、素子分離絶縁層が形成されていないウエル１の表面で開口するレジスト層１０を形成し、レジスト層をマスクとした、例えばドライエッチング法により、ウエル１の表面をエッチングする。異方性が強いドライエッチングにより、ウエル表面部分を所定深さＤ、例えば１０ｎｍ程度エッチングする。第１の実施の形態におけるエッチングの深さＤは、後述するプロセスに依存し、予め決められる。
【００１９】
レジスト層１０を除去後、図１（Ｂ）に示すように、上記エッチングにより形成されたウエル１の凹部１ａの表面を含むウエルの露出面全域に、ゲート絶縁膜２を形成する。ゲート絶縁膜２は、例えば熱酸化法により形成された酸化シリコン、酸化窒化シリコン（ｏｘｙｎｉｔｒｉｄｅ）などからなる。
次に、ゲート絶縁膜２の上に、例えば不純物がドープされて導電率が高められた多結晶珪素（ドープトポリシリコン）あるいは非晶質珪素（ドープトアモルファスシリコン）からなるゲート電極膜３ａを堆積する。ゲート電極膜３ａは、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により１５０ｎｍほど堆積され、その途中、あるいは後のイオン注入により不純物がドープされる。
【００２０】
図２（Ａ）に示すように、ゲート電極膜３ａの上に、ゲートのパターンを有するレジスト層４を形成し、これをマスクとしたドライエッチングにより、ゲート電極膜３ａとゲート絶縁膜２をパターンニングして、ゲート電極３とゲート絶縁膜２との積層体を形成する。このとき、ゲート電極周囲のゲート絶縁膜２を残してもよいが、薄いゲート絶縁膜２は、オーバエッチング時にエッチオフされることが多い。
【００２１】
図２（Ｂ）において、ＮＭＯＳロジックトランジスタの形成領域を開口する不図示のレジスト層を形成する。レジスト層をマスクとして、ソース・ドレイン領域Ｓ／Ｄのエクステンション不純物領域を形成するために、Ｎ型不純物イオンを注入する。例えば、イオン種としての弗化ホウ素イオンＢＦ２ ＋を、加速エネルギー５ｋｅＶ、ドーズ１．０×１０１５ｉｏｎｓ／ｃｍ２、注入角０°にてＳＯＩ層４にイオン注入する。このとき、ゲート電極４（および素子分離絶縁層）が自己整合マスクとして機能する。これにより、ゲート電極３の両側のウエル表面部に、Ｎ型のエクステンション不純物分布領域５ａが形成される。
なお、イオン注入に先立って、ウエル１の表面の汚染を防止し、注入時に導入される欠陥を軽減するスルー膜を形成してもよい。
その後、レジスト層を剥離し、後処理洗浄を行う。レジスト剥離と後処理洗浄については後述する。
【００２２】
他の種類のトランジスタ（ＰＭＯＳロジックトランジスタ、Ｐ型およびＮ型の入出力トランジスタ）について、図２（Ｂ）に示すエクステンション不純物分布領域をそれぞれ個別の工程において形成する。図３（Ａ）〜図３（Ｃ）は、エクステンション不純物分布領域の形成のための一連の工程中に、ＮＭＯＳロジックトランジスタに必然的に施される処理を図解している。
【００２３】
図３（Ａ）に、イオン注入マスクとして形成されたレジスト層６を示すが、このレジスト層６は、他の箇所で開口し、ＮＭＯＳロジックトランジスタの形成箇所はイオン注入対象でないのでレジスト層６で覆われている。
【００２４】
図３（Ｂ）はレジスト剥離工程を図解している。レジスト剥離工程では、酸素ガスをプラズマアッシング装置に導入し、アッシングを行う。アッシング時に、酸素プラズマにウエハが曝され、自然酸化膜７がウエル１およびゲート電極３の表面に形成される。ウエル表面に形成される自然酸化膜厚は、例えば、０．５ｎｍ〜１．０ｎｍ程度である。
【００２５】
図３（Ｃ）において、後処理洗浄を行う。このとき、ウエル１の表面の自然酸化膜７が除去され、ウエル１の基板面に垂直な上向きの位置（以下、高さという）が低下する。この高さの減少量Δｄは、自然酸化膜厚に応じて０．数ｎｍ程度である。
【００２６】
以上の図３（Ａ）〜図３（Ｃ）に図解した一連の工程が、既に形成されたＮＭＯＳロジックトランジスタのエクステンション不純物分布領域５ａに対し、本例では、あと３回施される。Ｐ型ロジックトランジスタ、Ｎ型入出力トランジスタ、Ｐ型入出力トランジスタのそれぞれ別の工程で、エクステンション不純物領域を形成するためである。
また、これら一連の工程が、既に形成されたＮＭＯＳロジックトランジスタのエクステンション不純物分布領域５ａに対し、あと７回施されることがある。例えば、４種類のトランジスタごとにハローイオン注入を行う場合である。さらに、例えばメモリ混載ロジックＩＣでは、さらに高耐圧トランジスタが必要であり、これら一連の工程が施される回数はもっと多い。
【００２７】
第１の実施の形態では、図３（Ａ）〜図３（Ｃ）に示す一連の工程が施される回数に応じて、図１（Ａ）に示すウエル表面の凹部の深さＤを予め設定する。つまり、この一連の工程が施される回数をＮとしたときに、望ましくは、Ｄ＝Δｄ×Ｎに設定する。
【００２８】
その後、例えば酸化シリコンの膜をＣＶＤし、これを全面異方性エッチング（エッチバック）する。これにより、図４（Ａ）に示すように、サイドウォール・スペーサ８がゲート電極３の側面にそれぞれ形成される。
【００２９】
図４（Ｂ）において、ソース・ドレイン領域形成のためのイオン注入を行う。このイオン注入もトランジスタの種類ごとに選択的に行う。つまり、図３（Ａ）と同様に、イオン注入対象のトランジスタ箇所で開口したレジスト層を形成し、それぞれのトランジスタに適合した条件でイオン注入し、その後、図３（Ｂ）および（Ｃ）と同様にレジスト層を剥離し、後処理洗浄を行う。
イオン注入条件を一例挙げると、ＮＭＯＳロジックトランジスタに対するイオン注入において、例えば、イオン種としての砒素イオンＡｓ＋を、加速エネルギー５ｋｅＶ、ドーズ１．５×１０１５ｉｏｎｓ／ｃｍ２、注入角０°にてイオン注入する。このとき、サイドウォール・スペーサ８、ゲート電極３（および素子分離絶縁層）が自己整合マスクとして機能する。これにより、サイドウォール・スペーサ８の、チャネル中央に対する外側のエッジにより規定されるウエル内位置に、Ｎ型のソース・ドレイン不純物分布領域９ａが形成される。
【００３０】
その後、注入した不純物の活性化のための熱処理（アニール）を行う。アニールとしてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いることができる。このときＲＴＡを、例えば窒素Ｎ２雰囲気中において９５０℃で保持した基板に対し、１０秒ほど行う。これにより不純物が拡散し、図４（Ｃ）に示すように、ソース・ドレイン不純物領域９と、ソース・ドレイン不純物領域９からチャネル中央側に張り出したエクステンション不純物領域５からなるソース・ドレイン領域Ｓ／Ｄが形成される。
【００３１】
その後は、必要に応じて、層間絶縁膜の堆積、コンタクトの形成および配線の形成を必要な回数繰り返して、当該ＣＭＯＳロジックＩＣを完成させる。
【００３２】
本実施形態における製造方法において、ゲート絶縁膜２の形成の前に、ウエル１のチャネルが形成される部分を所定深さＤだけエッチングし、エッチングにより形成された凹部１ａにゲート絶縁膜２とゲート電極３を形成する。その段階では、ゲート電極周囲のウエル部分の表面高さが、ゲート電極の下方のチャネルが形成されるウエル部分の表面高さより高い。ところが、その後、エクステンション不純物分布領域５ａを行った後（図４（Ａ）参照）に、ウエル表面の高さがほぼ揃うようになる。エクステンション不純物イオンの加速エネルギーを従来に比べ高く設定することにより、エクステンション不純物分布領域５ａをウエル表面から若干深くに形成する。このため、他のエクステンション不純物イオン注入のための一連の工程を経てウエル表面部が掘れても、その掘れによりエクステンション不純物分布領域５ａの不純物量が大幅に減ることがない。その結果として、不純物濃度の減少によるシート抵抗の上昇、電流駆動能力の低下、閾値電圧の変動、動作速度の低下、および、これらに起因した回路誤動作をことごとく防止できる。
【００３３】
図５は、掘れ量が予定通りに凹部１ａの深さと一致した場合（▲２▼通常と表記）と、予定より０．５ｎｍ掘れ量が不足した場合（▲１▼０．５ｎｍ残りと表記）、予定より０．５ｎｍ余計に掘れた場合（▲３▼０．５ｎｍ掘れと表記）において、トランジスタのＶｇ−Ｉｄｓ特性を比較したグラフである。また、図６は、この３つの試料におけるトランジスタの閾値電圧Ｖｔｈおよびドレイン電流Ｉｄｓの変動を示すグラフである。
これらグラフから、閾値電圧Ｖｔｈが±７ｍＶ、ドレイン電流Ｉｄｓが±６％ばらつく程度に抑えられていることが判る。これは生産上起こりうる程度のばらつきであり、本実施形態の製造方法によって十分な均一性が確保できることが判明した。
【００３４】
［第２の実施の形態］
図７は、第２の実施の形態における製造工程のフロー図である。
第２の実施の形態における製造方法では、第１の実施の形態における諸工程に、図７に示す第４のステップＳＴ４と、第５のステップ程ＳＴ５が追加されている。他の工程は第１の実施の形態と共通しており、本実施形態においても、図１（Ａ）〜図４（Ｃ）がそのまま適用される。
【００３５】
ウエルの形成、素子分離絶縁層の形成後のステップＳＴ１において、チャネルが形成されるウエルの表面部分をエッチングする。このときのエッチング量は、その周囲のエクステンション形成領域の予想される掘れ量Ｄより十分大きくする。例えば、前述したようにエクステンション形成領域の形成回数Ｎが４〜８回の場合、１回の掘れ量Δｄを最大１．０ｎｍと想定し、これにマージンをとって１０ｎｍのエッチング量（以下、ＤＥと表記）を設定する。
【００３６】
第１の実施の形態と同様に、ゲート電極３のパターニングを行い（ステップＳＴ２）、エクステンション不純物分布領域５ａの形成のための一連の工程を必要な回数Ｎだけ繰り返し行う（ステップＳＴ３）。
【００３７】
本実施形態では、ステップＳＴ４において、ウエハ内のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔｓ Ｇｒｏｕｐ）内のテストエレメントを用いて、どの程度更なるエッチングが必要かを知るための測定を行う。測定の方法に限定はないが、例えば、エクステンション不純物分布領域のシート抵抗を測る。
この測定の結果に応じて、ステップＳＴ５において最終的なエッチングを行う。これにより、ウエハごとのばらつきを吸収して、ウエハ間でほぼ同じ濃度プロファイルのエクステンション不純物領域５を得ることができる。
【００３８】
その後は、第１の実施の形態と同様に、サイドウォール・スペーサの形成以後の諸工程を行って、当該半導体装置を完成させる。
【００３９】
この製造方法によれば、工程数が増えるが、エクステンション不純物領域５をより高精度に形成でき、特性および歩留まりの低下をより効果的に防止し、またウエハ間で特性を揃えることができるという利点が得られる。
【００４０】
なお、上記説明は集積回路を前提としたが、エクステンション不純物領域の形成が１回の単体トランジスタの形成に、第１および第２の実施形態で示した方法が同様に適用できる。
【００４１】
【発明の効果】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法によれば、既に形成されたエクステンション不純物領域のプロセス途中における意図しないエッチング（掘れ）が生じた場合でも、その影響により特性および歩留まりの低下を有効に防止できる。
【図面の簡単な説明】
【図１】（Ａ）および（Ｂ）は、本発明の第１の実施の形態に係る半導体装置（ＩＣ）において、ゲート電極膜の堆積工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図２】（Ａ）および（Ｂ）は、図１（Ｂ）に続くエクステンション不純物領域形成のためのイオン注入工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図３】（Ａ）〜（Ｃ）は、図２（Ｂ）に続く他の種類のトランジスタにおけるレジスト剥離の後処理洗浄工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図４】（Ａ）〜（Ｃ）は、図３（Ｃ）に続くソース・ドレイン領域の形成工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図５】掘れ量がばらついた場合で比較した、トランジスタのＶｇ−Ｉｄｓ特性のグラフである。
【図６】掘れ量がばらついた場合、トランジスタの閾値電圧およびドレイン電流の変動を示すグラフである。
【図７】本発明の第２の実施の形態における製造工程のフロー図である。
【図８】（Ａ）〜（Ｃ）は、従来技術の課題を説明する際に用いた、レジスト層をマスクとしたイオン注入に必要な一連の工程を示す断面図である。
【図９】複数回、例えば４回のレジスト剥離と後処理洗浄を経た後のＭＯＳＦＥＴの一部を拡大した断面図である。
【図１０】シリコン基板の深さ方向のＮ型不純物の濃度プロファイルを示すグラフである。（Ａ）に、イオン注入直後のプロファイルを示す。（Ｂ）に、シリコン表面を０．５ｎｍ削った場合、１．０ｎｍ削った場合の不純物濃度プロファイルを、掘れなしの場合と比較して示す。
【図１１】掘れ量が０．５ｎｍと１．０ｎｍのトランジスタを、掘れなしのトランジスタと比較したＶｇ−Ｉｄｓ特性のグラフである。
【図１２】掘れ量と閾値電圧およびドレイン電流との関係を示すグラフである。
【符号の説明】
１…チャネルが形成される半導体、１ａ…凹部、２…ゲート絶縁膜、３…ゲート電極、４…レジスト層、５ａ…エクステンション不純物分布領域、５…エクステンション不純物領域、６…レジスト層、７…自然酸化膜、８…サードウォール・スペーサ、９ａ…ソース・ドレイン不純物分布領域、９…ソース・ドレイン不純物領域、１０…レジスト層
【発明の属する技術分野】
本発明は、ソース・ドレイン不純物領域が、いわゆるエクステンション不純物領域を備える絶縁ゲート電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で代表される絶縁ゲート電界効果トランジスタは、半導体集積回路（ＩＣ）の能動デバイスとして広く用いられている。ＩＣの高集積化は、主に、ＭＯＳＦＥＴの微細化によって支えられている。
ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｎｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジックＩＣなどにおいて、Ｐ型チャネルＭＯＳトランジスタ（以下、ＰＭＯＳ）とＮ型チャネルＭＯＳトランジスタ（以下、ＮＭＯＳ）が混在する。これらの不純物の種類、プロファイルが異なるトランジスタに対し、微細化に伴う短チャネル効果抑制のために、いわゆるエクステンション（Ｅｘｔｅｎｓｉｏｎ）と称される浅い接合のイオン注入技術、さらにはゲート長Ｌｇに依存したチャネル不純物プロファイルの制御のために、ポケット（Ｐｏｃｋｅｔ）、もしくは、ハロー（Ｈａｌｏ）と呼ばれるイオン注入技術が知られている。
このうちエクステンション不純物領域は、最近の微細化の進展にともなって非常に浅い接合深さが要求される。また、ソース抵抗などの抑制のために、以前より高い不純物濃度に設定される傾向がある。
【０００３】
一方、ロジックＩＣは、通常、電源電圧Ｖｄｄで動作する低耐圧のロジックトランジスタのほかに、その入出力部に、外部から印加される可能性がある高い電圧から内部回路を護るために、ロジックトランジスタより、高い耐圧のトランジスタが用いられる。
エリアペナルティを被ることなく耐圧を向上させるために、通常、そのソースまたはドレインの不純物濃度プロファイルを、ロジックトランジスタのそれと異ならせる。このような場合、同一ウエハ内の異なる箇所に、異なるイオン注入条件でエクステンション不純物領域を繰り返し形成する必要がある。
【０００４】
図８（Ａ）〜図８（Ｃ）に、一旦エクステンション不純物領域形成のためのイオン注入がされたトランジスタ（例えば、ＣＭＯＳロジックＩＣのＮ型ロジックトランジスタ）に対し、他のトランジスタのエクステンション不純物領域形成のために、必然的に施される処理を断面図において示す。
図８（Ａ）において、チャネルが形成される半導体、例えばＰウエル１００の上にゲート絶縁膜１０１が形成され、ゲート絶縁膜１０１の上にゲート電極１０２が形成されている。ゲート電極１０２のチャネル方向の両側におけるウエル表面部分に、相対的に低い加速エネルギーのイオン注入によりＮ型不純物が浅く導入されている。図中の符号１０３は、このＮ型不純物の分布領域を示し、エクステンション不純物分布領域という。
【０００５】
その後、不純物分布領域１０３が形成された図８（Ａ）に示すＮ型ロジックトランジスタと同じウエハ内の他のトランジスタ、例えばＰ型ロジックトランジスタ、Ｎ型またはＰ型の入出力トランジスタに、不純物分布領域１０３と異なる条件でイオン注入を行うために、レジスト層１０４が形成される。図８（Ａ）において、先にイオン注入が済んだＮ型ロジックトランジスタはレジスト層１０４で覆われている。
【０００６】
図示していない他のトランジスタに対するイオン注入が済むと、用いたレジスト層１０４を剥離する。剥離において、図８（Ｂ）に示すように、Ｏ２プラズマ内で有機レジストを燃焼させて灰化させて除去する。図示しないが、このときウエル１００のシリコン表面に自然酸化膜が薄く形成される。
【０００７】
図８（Ｃ）において後処理洗浄を行い、その後、図８（Ａ）〜図８（Ｃ）の工程を必要な回数繰り返した後、サイドウォール・スペーサの形成、ソース・ドレイン不純物領域の形成等を行って、当該ＣＭＯＳロジックＩＣを完成させる。
【０００８】
【発明が解決しようとする課題】
ところが、この従来の絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法において、図８（Ｃ）の後処理洗浄工程において、有機物除去のためフッ酸を含む洗浄液が用いられる。このため、自然酸化膜がエッチングにより除去され、結果として、自然酸化膜除去後のシリコン表面が最初の状態より多少なりとも掘れてしまう。不純物濃度が高いシリコンは酸化されやすく、高濃度薄層化している現状のエクステンション不純物領域においては、１回のレジスト剥離と後処理洗浄で、例えば０．５ｎｍ〜１．０ｎｍ程度シリコンの表面部分が掘れることになる。
【０００９】
図９は、複数回、例えば４回のレジスト剥離と後処理洗浄を経た後のＭＯＳＦＥＴの拡大した断面図である。
４回目の後処理洗浄後には、シリコン表面の掘れ量Δｄの累計は、最近の薄いゲート絶縁膜１０１の膜厚ｔｏｘ、あるいはエクステンションイオン注入の不純物イオンの投影飛程Ｒｐと同程度（例えば、２ｎｍ〜３ｎｍ）まで達する。
【００１０】
図１０（Ａ）に、スルー酸化膜（ｔｈｒｏｕｇｈ ｏｘｉｄｅ）を通してＮ型不純物をイオン注入した場合、イオン注入直後における、基板の深さ方向の不純物濃度プロファイルを示す。また、図１０（Ｂ）に、このサンプルのシリコン表面を０．５ｎｍ掘った場合、１．０ｎｍ削った場合の不純物濃度プロファイルを、掘れなしの場合と比較して示す。この図１０（Ｂ）の不純物濃度プロファイルは、様々な熱処理が施されるＣＭＯＳプロセスを経た最終的な不純物濃度プロファイルである。
図１０（Ｂ）に示すように、シリコン表面が０．５ｎｍ掘れただけで、不純物濃度が２０％低下し、１．０ｎｍの掘れでは不純物濃度が４０％も低下することが判る。
【００１１】
図１１は、掘れ量が０．５ｎｍと１．０ｎｍのトランジスタを、掘れなしのトランジスタとＶｇ−Ｉｄｓ特性において比較したグラフである。掘れが生じエクステンション領域の抵抗が上がると、同じゲート電圧Ｖｇを印加したときのドレイン電流Ｉｄｓが低下している。このドレイン電流Ｉｄｓの低下は、図１２に示すように３０％に近い大幅なものである。このとき、閾値電圧Ｖｔｈが１００ｍＶ変化している。
このようにトランジスタ特性が変化するのは、シリコン表面の掘れに起因した不純物量の低下によってエクステンション不純物領域の横方向の拡がり寸法が短くなり、実効的なチャネル長が相対的に長くなるためである。また、エクステンション不純物領域のシート抵抗が極めて高くなり、寄生抵抗の増大によってトランジスタの駆動能力が低下する。
【００１２】
本発明の目的は、プロセス途中における意図しないエッチングによる、既に形成されたエクステンション不純物分布領域の不純物量の低下を有効に防止し、特性低下を防ぐ絶縁ゲート電界効果トランジスタの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、上記目的を達成するためのものであり、チャネルが形成される半導体の表面部分を所定の深さエッチングする工程と、前記エッチングにより形成された半導体表面の凹部に、ゲート絶縁膜とゲート電極の積層体を形成する工程と、レジスト層を形成する工程と、前記レジスト層をマスクとしたイオン注入により不純物を導入し、ソースまたはドレインのエクステンション不純物分布領域を形成する工程と、前記レジスト層を剥離し、後処理洗浄を行う工程と、前記ゲート電極のエッジより所定距離だけ離れた前記半導体の部分に、ソース・ドレイン不純物領域を形成する工程と、を含む。
【００１４】
この絶縁ゲート電界効果トランジスタの製造方法において、チャネルが形成される半導体の表面部分を所定量エッチングしてから、ゲート絶縁膜とゲート電極の積層体を形成する。したがって、この段階で、ソースまたはドレインが形成される半導体の表面の高さが、チャネルが形成される半導体の表面の高さより高くなる。つぎにエクステンション不純物領域を形成するためのイオン注入を行う。レジスト層を形成し、これをマスクとしたイオン注入を行うと、ゲート電極が自己整合マスクとして機能し、その周囲の半導体の表面にエクステンション不純物分布領域が形成される。その後、レジストを剥離し、ソース・ドレイン不純物領域の形成を行うが、このレジスト剥離時に自然酸化膜が形成され、自然酸化膜が後処理洗浄工程で除去される。自然酸化膜形成時に半導体の表面層が消費されるため、半導体の表面部分の高さがイオン注入前より低くなり、チャネルが形成されるゲート電極直下の半導体表面と高さにおいて近づく、あるいは揃う。この半導体の掘れ量が予め判っている場合、その分、イオン注入を深くまで行っておくと、必要な不純物濃度プロファイルのエクステンション不純物領域が得られる。
【００１５】
【発明の実施の形態】
以下、本発明に係る絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）の製造方法の実施の形態を、耐圧が低いロジックトランジスタと、耐圧が相対的に高い入出力トランジスタとを有し、それぞれチャネル導電型がＮ型とＰ型のＣＭＯＳ構成であるＣＭＯＳロジックＩＣを例として、図面を参照しながら説明する。ここでは、ＮＭＯＳロジックトランジスタの断面において説明する。
【００１６】
［第１の実施の形態］
図１（Ａ）〜図４（Ｃ）は、本発明の第１の実施の形態に係る半導体装置（ＩＣ）において、ＮＭＯＳロジックトランジスタ部分の製造途中の断面図である。
【００１７】
図１（Ａ）において、符号１は、例えばＰ型シリコンウエハなどの半導体基板に形成されたウエル、あるいはＳＯＩ層など基板に支持された半導体を示す。本発明で、チャネルが形成される半導体とは、この半導体基板、ウエルあるいはＳＯＩ層などをいう。以下、半導体の例としてウエルを例に説明する。
ＮＭＯＳロジックトランジスタは、専用のＰ型ウエル１に形成される。図示しない他のＰＭＯＳロジックは専用のＮウエルに形成され、同様に、入出力トランジスタもそれぞれ専用のウエルに形成される。
トランジスタの形成領域をマスクして行う部分的な熱酸化法、あるいは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などの方法により、ウエル１の表面部分の一部を絶縁化し、ウエル１に図示を省略した所定パターンの素子分離絶縁層を形成する。
【００１８】
図１（Ａ）に示すように、素子分離絶縁層が形成されていないウエル１の表面で開口するレジスト層１０を形成し、レジスト層をマスクとした、例えばドライエッチング法により、ウエル１の表面をエッチングする。異方性が強いドライエッチングにより、ウエル表面部分を所定深さＤ、例えば１０ｎｍ程度エッチングする。第１の実施の形態におけるエッチングの深さＤは、後述するプロセスに依存し、予め決められる。
【００１９】
レジスト層１０を除去後、図１（Ｂ）に示すように、上記エッチングにより形成されたウエル１の凹部１ａの表面を含むウエルの露出面全域に、ゲート絶縁膜２を形成する。ゲート絶縁膜２は、例えば熱酸化法により形成された酸化シリコン、酸化窒化シリコン（ｏｘｙｎｉｔｒｉｄｅ）などからなる。
次に、ゲート絶縁膜２の上に、例えば不純物がドープされて導電率が高められた多結晶珪素（ドープトポリシリコン）あるいは非晶質珪素（ドープトアモルファスシリコン）からなるゲート電極膜３ａを堆積する。ゲート電極膜３ａは、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により１５０ｎｍほど堆積され、その途中、あるいは後のイオン注入により不純物がドープされる。
【００２０】
図２（Ａ）に示すように、ゲート電極膜３ａの上に、ゲートのパターンを有するレジスト層４を形成し、これをマスクとしたドライエッチングにより、ゲート電極膜３ａとゲート絶縁膜２をパターンニングして、ゲート電極３とゲート絶縁膜２との積層体を形成する。このとき、ゲート電極周囲のゲート絶縁膜２を残してもよいが、薄いゲート絶縁膜２は、オーバエッチング時にエッチオフされることが多い。
【００２１】
図２（Ｂ）において、ＮＭＯＳロジックトランジスタの形成領域を開口する不図示のレジスト層を形成する。レジスト層をマスクとして、ソース・ドレイン領域Ｓ／Ｄのエクステンション不純物領域を形成するために、Ｎ型不純物イオンを注入する。例えば、イオン種としての弗化ホウ素イオンＢＦ２ ＋を、加速エネルギー５ｋｅＶ、ドーズ１．０×１０１５ｉｏｎｓ／ｃｍ２、注入角０°にてＳＯＩ層４にイオン注入する。このとき、ゲート電極４（および素子分離絶縁層）が自己整合マスクとして機能する。これにより、ゲート電極３の両側のウエル表面部に、Ｎ型のエクステンション不純物分布領域５ａが形成される。
なお、イオン注入に先立って、ウエル１の表面の汚染を防止し、注入時に導入される欠陥を軽減するスルー膜を形成してもよい。
その後、レジスト層を剥離し、後処理洗浄を行う。レジスト剥離と後処理洗浄については後述する。
【００２２】
他の種類のトランジスタ（ＰＭＯＳロジックトランジスタ、Ｐ型およびＮ型の入出力トランジスタ）について、図２（Ｂ）に示すエクステンション不純物分布領域をそれぞれ個別の工程において形成する。図３（Ａ）〜図３（Ｃ）は、エクステンション不純物分布領域の形成のための一連の工程中に、ＮＭＯＳロジックトランジスタに必然的に施される処理を図解している。
【００２３】
図３（Ａ）に、イオン注入マスクとして形成されたレジスト層６を示すが、このレジスト層６は、他の箇所で開口し、ＮＭＯＳロジックトランジスタの形成箇所はイオン注入対象でないのでレジスト層６で覆われている。
【００２４】
図３（Ｂ）はレジスト剥離工程を図解している。レジスト剥離工程では、酸素ガスをプラズマアッシング装置に導入し、アッシングを行う。アッシング時に、酸素プラズマにウエハが曝され、自然酸化膜７がウエル１およびゲート電極３の表面に形成される。ウエル表面に形成される自然酸化膜厚は、例えば、０．５ｎｍ〜１．０ｎｍ程度である。
【００２５】
図３（Ｃ）において、後処理洗浄を行う。このとき、ウエル１の表面の自然酸化膜７が除去され、ウエル１の基板面に垂直な上向きの位置（以下、高さという）が低下する。この高さの減少量Δｄは、自然酸化膜厚に応じて０．数ｎｍ程度である。
【００２６】
以上の図３（Ａ）〜図３（Ｃ）に図解した一連の工程が、既に形成されたＮＭＯＳロジックトランジスタのエクステンション不純物分布領域５ａに対し、本例では、あと３回施される。Ｐ型ロジックトランジスタ、Ｎ型入出力トランジスタ、Ｐ型入出力トランジスタのそれぞれ別の工程で、エクステンション不純物領域を形成するためである。
また、これら一連の工程が、既に形成されたＮＭＯＳロジックトランジスタのエクステンション不純物分布領域５ａに対し、あと７回施されることがある。例えば、４種類のトランジスタごとにハローイオン注入を行う場合である。さらに、例えばメモリ混載ロジックＩＣでは、さらに高耐圧トランジスタが必要であり、これら一連の工程が施される回数はもっと多い。
【００２７】
第１の実施の形態では、図３（Ａ）〜図３（Ｃ）に示す一連の工程が施される回数に応じて、図１（Ａ）に示すウエル表面の凹部の深さＤを予め設定する。つまり、この一連の工程が施される回数をＮとしたときに、望ましくは、Ｄ＝Δｄ×Ｎに設定する。
【００２８】
その後、例えば酸化シリコンの膜をＣＶＤし、これを全面異方性エッチング（エッチバック）する。これにより、図４（Ａ）に示すように、サイドウォール・スペーサ８がゲート電極３の側面にそれぞれ形成される。
【００２９】
図４（Ｂ）において、ソース・ドレイン領域形成のためのイオン注入を行う。このイオン注入もトランジスタの種類ごとに選択的に行う。つまり、図３（Ａ）と同様に、イオン注入対象のトランジスタ箇所で開口したレジスト層を形成し、それぞれのトランジスタに適合した条件でイオン注入し、その後、図３（Ｂ）および（Ｃ）と同様にレジスト層を剥離し、後処理洗浄を行う。
イオン注入条件を一例挙げると、ＮＭＯＳロジックトランジスタに対するイオン注入において、例えば、イオン種としての砒素イオンＡｓ＋を、加速エネルギー５ｋｅＶ、ドーズ１．５×１０１５ｉｏｎｓ／ｃｍ２、注入角０°にてイオン注入する。このとき、サイドウォール・スペーサ８、ゲート電極３（および素子分離絶縁層）が自己整合マスクとして機能する。これにより、サイドウォール・スペーサ８の、チャネル中央に対する外側のエッジにより規定されるウエル内位置に、Ｎ型のソース・ドレイン不純物分布領域９ａが形成される。
【００３０】
その後、注入した不純物の活性化のための熱処理（アニール）を行う。アニールとしてＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いることができる。このときＲＴＡを、例えば窒素Ｎ２雰囲気中において９５０℃で保持した基板に対し、１０秒ほど行う。これにより不純物が拡散し、図４（Ｃ）に示すように、ソース・ドレイン不純物領域９と、ソース・ドレイン不純物領域９からチャネル中央側に張り出したエクステンション不純物領域５からなるソース・ドレイン領域Ｓ／Ｄが形成される。
【００３１】
その後は、必要に応じて、層間絶縁膜の堆積、コンタクトの形成および配線の形成を必要な回数繰り返して、当該ＣＭＯＳロジックＩＣを完成させる。
【００３２】
本実施形態における製造方法において、ゲート絶縁膜２の形成の前に、ウエル１のチャネルが形成される部分を所定深さＤだけエッチングし、エッチングにより形成された凹部１ａにゲート絶縁膜２とゲート電極３を形成する。その段階では、ゲート電極周囲のウエル部分の表面高さが、ゲート電極の下方のチャネルが形成されるウエル部分の表面高さより高い。ところが、その後、エクステンション不純物分布領域５ａを行った後（図４（Ａ）参照）に、ウエル表面の高さがほぼ揃うようになる。エクステンション不純物イオンの加速エネルギーを従来に比べ高く設定することにより、エクステンション不純物分布領域５ａをウエル表面から若干深くに形成する。このため、他のエクステンション不純物イオン注入のための一連の工程を経てウエル表面部が掘れても、その掘れによりエクステンション不純物分布領域５ａの不純物量が大幅に減ることがない。その結果として、不純物濃度の減少によるシート抵抗の上昇、電流駆動能力の低下、閾値電圧の変動、動作速度の低下、および、これらに起因した回路誤動作をことごとく防止できる。
【００３３】
図５は、掘れ量が予定通りに凹部１ａの深さと一致した場合（▲２▼通常と表記）と、予定より０．５ｎｍ掘れ量が不足した場合（▲１▼０．５ｎｍ残りと表記）、予定より０．５ｎｍ余計に掘れた場合（▲３▼０．５ｎｍ掘れと表記）において、トランジスタのＶｇ−Ｉｄｓ特性を比較したグラフである。また、図６は、この３つの試料におけるトランジスタの閾値電圧Ｖｔｈおよびドレイン電流Ｉｄｓの変動を示すグラフである。
これらグラフから、閾値電圧Ｖｔｈが±７ｍＶ、ドレイン電流Ｉｄｓが±６％ばらつく程度に抑えられていることが判る。これは生産上起こりうる程度のばらつきであり、本実施形態の製造方法によって十分な均一性が確保できることが判明した。
【００３４】
［第２の実施の形態］
図７は、第２の実施の形態における製造工程のフロー図である。
第２の実施の形態における製造方法では、第１の実施の形態における諸工程に、図７に示す第４のステップＳＴ４と、第５のステップ程ＳＴ５が追加されている。他の工程は第１の実施の形態と共通しており、本実施形態においても、図１（Ａ）〜図４（Ｃ）がそのまま適用される。
【００３５】
ウエルの形成、素子分離絶縁層の形成後のステップＳＴ１において、チャネルが形成されるウエルの表面部分をエッチングする。このときのエッチング量は、その周囲のエクステンション形成領域の予想される掘れ量Ｄより十分大きくする。例えば、前述したようにエクステンション形成領域の形成回数Ｎが４〜８回の場合、１回の掘れ量Δｄを最大１．０ｎｍと想定し、これにマージンをとって１０ｎｍのエッチング量（以下、ＤＥと表記）を設定する。
【００３６】
第１の実施の形態と同様に、ゲート電極３のパターニングを行い（ステップＳＴ２）、エクステンション不純物分布領域５ａの形成のための一連の工程を必要な回数Ｎだけ繰り返し行う（ステップＳＴ３）。
【００３７】
本実施形態では、ステップＳＴ４において、ウエハ内のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔｓ Ｇｒｏｕｐ）内のテストエレメントを用いて、どの程度更なるエッチングが必要かを知るための測定を行う。測定の方法に限定はないが、例えば、エクステンション不純物分布領域のシート抵抗を測る。
この測定の結果に応じて、ステップＳＴ５において最終的なエッチングを行う。これにより、ウエハごとのばらつきを吸収して、ウエハ間でほぼ同じ濃度プロファイルのエクステンション不純物領域５を得ることができる。
【００３８】
その後は、第１の実施の形態と同様に、サイドウォール・スペーサの形成以後の諸工程を行って、当該半導体装置を完成させる。
【００３９】
この製造方法によれば、工程数が増えるが、エクステンション不純物領域５をより高精度に形成でき、特性および歩留まりの低下をより効果的に防止し、またウエハ間で特性を揃えることができるという利点が得られる。
【００４０】
なお、上記説明は集積回路を前提としたが、エクステンション不純物領域の形成が１回の単体トランジスタの形成に、第１および第２の実施形態で示した方法が同様に適用できる。
【００４１】
【発明の効果】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法によれば、既に形成されたエクステンション不純物領域のプロセス途中における意図しないエッチング（掘れ）が生じた場合でも、その影響により特性および歩留まりの低下を有効に防止できる。
【図面の簡単な説明】
【図１】（Ａ）および（Ｂ）は、本発明の第１の実施の形態に係る半導体装置（ＩＣ）において、ゲート電極膜の堆積工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図２】（Ａ）および（Ｂ）は、図１（Ｂ）に続くエクステンション不純物領域形成のためのイオン注入工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図３】（Ａ）〜（Ｃ）は、図２（Ｂ）に続く他の種類のトランジスタにおけるレジスト剥離の後処理洗浄工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図４】（Ａ）〜（Ｃ）は、図３（Ｃ）に続くソース・ドレイン領域の形成工程までを示す、ＮＭＯＳロジックトランジスタ部分の断面図である。
【図５】掘れ量がばらついた場合で比較した、トランジスタのＶｇ−Ｉｄｓ特性のグラフである。
【図６】掘れ量がばらついた場合、トランジスタの閾値電圧およびドレイン電流の変動を示すグラフである。
【図７】本発明の第２の実施の形態における製造工程のフロー図である。
【図８】（Ａ）〜（Ｃ）は、従来技術の課題を説明する際に用いた、レジスト層をマスクとしたイオン注入に必要な一連の工程を示す断面図である。
【図９】複数回、例えば４回のレジスト剥離と後処理洗浄を経た後のＭＯＳＦＥＴの一部を拡大した断面図である。
【図１０】シリコン基板の深さ方向のＮ型不純物の濃度プロファイルを示すグラフである。（Ａ）に、イオン注入直後のプロファイルを示す。（Ｂ）に、シリコン表面を０．５ｎｍ削った場合、１．０ｎｍ削った場合の不純物濃度プロファイルを、掘れなしの場合と比較して示す。
【図１１】掘れ量が０．５ｎｍと１．０ｎｍのトランジスタを、掘れなしのトランジスタと比較したＶｇ−Ｉｄｓ特性のグラフである。
【図１２】掘れ量と閾値電圧およびドレイン電流との関係を示すグラフである。
【符号の説明】
１…チャネルが形成される半導体、１ａ…凹部、２…ゲート絶縁膜、３…ゲート電極、４…レジスト層、５ａ…エクステンション不純物分布領域、５…エクステンション不純物領域、６…レジスト層、７…自然酸化膜、８…サードウォール・スペーサ、９ａ…ソース・ドレイン不純物分布領域、９…ソース・ドレイン不純物領域、１０…レジスト層
Claims (6)
- チャネルが形成される半導体の表面部分を所定の深さエッチングする工程と、前記エッチングにより形成された半導体表面の凹部に、ゲート絶縁膜とゲート電極の積層体を形成する工程と、
レジスト層を形成する工程と、
前記レジスト層をマスクとしたイオン注入により不純物を導入し、ソースまたはドレインのエクステンション不純物分布領域を形成する工程と、
前記レジスト層を剥離し、後処理洗浄を行う工程と、
前記ゲート電極のエッジより所定距離だけ離れた前記半導体の部分に、ソース・ドレイン不純物領域を形成する工程と、
を含む絶縁ゲート電界効果トランジスタの製造方法。 - 前記イオン注入において、半導体の前記表面部分のエッチングがない場合より注入イオンの加速エネルギーを高く設定する
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。 - 不純物プロファイルが異なる複数の種類の絶縁ゲート電界効果トランジスタを同一の基板に形成する際に、前記エクステンション不純物分布領域の形成工程を、トランジスタの前記種類の数だけ複数回連続して実施する
請求項１に記載の絶縁ゲート電界効果トランジスタの製造方法。 - 前記エクステンション不純物分布領域の形成工程と同様に、前記レジスト層の形成、前記注入、前記剥離、および、前記洗浄の各工程を含み、前記エクステンション不純物分布領域の形成と連続して実施する他の不純物分布領域の形成工程を、
さらに含む請求項３に記載の絶縁ゲート電界効果トランジスタの製造方法。 - 前記半導体のエッチング工程において、複数回の前記エクステンション不純物領域の形成時にレジスト層の前記剥離工程で形成される自然酸化膜を前記洗浄工程で除去することによる前記半導体の掘れ量と、他の不純物領域の形成工程がある場合の前記半導体の掘れ量との総量に応じて、前記表面部分のエッチング量を予め決める
請求項３に記載の絶縁ゲート電界効果トランジスタの製造方法。 - 前記複数回のエクステンション不純物分布領域の形成工程後に、ゲート電極周囲の前記半導体の掘れ量を、テストエレメントを用いて測定し、測定結果に応じてゲート電極周囲の前記半導体を最終的にエッチングする、半導体表面高さの調整工程を、
さらに含む請求項３に記載の絶縁ゲート電界効果トランジスタの製造方法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010508A (ja) * | 2008-06-30 | 2010-01-14 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2011166163A (ja) * | 2011-04-15 | 2011-08-25 | Sony Corp | 半導体装置の製造方法 |
| US8208008B2 (en) | 2008-03-05 | 2012-06-26 | Fujifilm Corporation | Apparatus, method, and program for displaying stereoscopic images |
| JP2017220472A (ja) * | 2016-06-03 | 2017-12-14 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
2002
- 2002-10-16 JP JP2002301417A patent/JP2004140059A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8208008B2 (en) | 2008-03-05 | 2012-06-26 | Fujifilm Corporation | Apparatus, method, and program for displaying stereoscopic images |
| US8629870B2 (en) | 2008-03-05 | 2014-01-14 | Fujifilm Corporation | Apparatus, method, and program for displaying stereoscopic images |
| JP2010010508A (ja) * | 2008-06-30 | 2010-01-14 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| US8242558B2 (en) | 2008-06-30 | 2012-08-14 | Sony Corporation | Semiconductor device and method for production of semiconductor device |
| JP2011166163A (ja) * | 2011-04-15 | 2011-08-25 | Sony Corp | 半導体装置の製造方法 |
| JP2017220472A (ja) * | 2016-06-03 | 2017-12-14 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
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