JP2001068560A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JP2001068560A JP2001068560A JP24336399A JP24336399A JP2001068560A JP 2001068560 A JP2001068560 A JP 2001068560A JP 24336399 A JP24336399 A JP 24336399A JP 24336399 A JP24336399 A JP 24336399A JP 2001068560 A JP2001068560 A JP 2001068560A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】高耐圧トランジスタと通常耐圧トランジスタと
を同一半導体基板上に形成する際に工程数を削減する。 【解決手段】Ｎ−型ソース層１１／Ｎ−型ドレイン層１
２を形成するためのイオン注入用マスクと、薄い酸化膜
５を形成するためのマスクとを同一マスクとした。ま
た、しきい値電圧調節用のイオン注入をチャネル領域１
５の一部に限定して行っている。このため、Ｐ型注入層
１４によってコンペンセーションが生じなくなり、高耐
圧トランジスタのＮ−型ソース層１１、Ｎ−型ドレイン
層１２のチャネル領域における横方向の拡散が促進され
る。
を同一半導体基板上に形成する際に工程数を削減する。 【解決手段】Ｎ−型ソース層１１／Ｎ−型ドレイン層１
２を形成するためのイオン注入用マスクと、薄い酸化膜
５を形成するためのマスクとを同一マスクとした。ま
た、しきい値電圧調節用のイオン注入をチャネル領域１
５の一部に限定して行っている。このため、Ｐ型注入層
１４によってコンペンセーションが生じなくなり、高耐
圧トランジスタのＮ−型ソース層１１、Ｎ−型ドレイン
層１２のチャネル領域における横方向の拡散が促進され
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に関し、さらに詳しく言えば、高ソー
ス／ドレイン耐圧及び高ゲート耐圧を有するＭＯＳトラ
ンジスタ（以下、高耐圧トランジスタという。）と高耐
圧トランジスタに比して低いソース／ドレイン耐圧及び
低ゲート耐圧を有するＭＯＳトランジスタ（以下、低耐
圧トランジスタ又は通常耐圧トランジスタという。）を
同一半導体基板上に形成する際に工程数を削減する技
術、並びに、高耐圧トランジスタの形成において、マス
クずれに対する余裕度（マージン）を大きくし、そのト
ランジスタ特性を安定化する技術に関する。
法及び半導体装置に関し、さらに詳しく言えば、高ソー
ス／ドレイン耐圧及び高ゲート耐圧を有するＭＯＳトラ
ンジスタ（以下、高耐圧トランジスタという。）と高耐
圧トランジスタに比して低いソース／ドレイン耐圧及び
低ゲート耐圧を有するＭＯＳトランジスタ（以下、低耐
圧トランジスタ又は通常耐圧トランジスタという。）を
同一半導体基板上に形成する際に工程数を削減する技
術、並びに、高耐圧トランジスタの形成において、マス
クずれに対する余裕度（マージン）を大きくし、そのト
ランジスタ特性を安定化する技術に関する。
【０００２】
【従来の技術】ＬＣＤやＬＥＤ等の駆動用ＩＣにおい
て、数１０Ｖ以上で動作する駆動回路部分を高耐圧トラ
ンジスタで構成し、５Ｖ以下で動作するロジック部分を
通常耐圧トランジスタで構成する。したがって、高耐圧
トランジスタと通常耐圧トランジスタとを１つのＩＣの
中に集積化することが必要となる。
て、数１０Ｖ以上で動作する駆動回路部分を高耐圧トラ
ンジスタで構成し、５Ｖ以下で動作するロジック部分を
通常耐圧トランジスタで構成する。したがって、高耐圧
トランジスタと通常耐圧トランジスタとを１つのＩＣの
中に集積化することが必要となる。
【０００３】図１０は、Ｎチャネル型高耐圧トランジス
タを示す断面図である。Ｐ型半導体基板５１の表面に、
低濃度のＮ−型ソース層５２及びＮ−型ドレイン層５３
が深く形成されており、その中に高濃度のＮ＋型ソース
層５４及びＮ＋型ドレイン層５５が浅く形成されてい
る。低濃度のＮ−型ソース層５２とＮ−型ドレイン層５
３との間の半導体基板１の表面にはチャネル領域５６が
あり、そのチャネル領域５６上にゲート酸化膜５７、ゲ
ート電極５８が形成されている。５９は、素子分離用の
ロコス（LOCOS）酸化膜である。６０は、トランジスタ
形成領域の全面にイオン注入されたしきい値調節用のＰ
型注入層である。
タを示す断面図である。Ｐ型半導体基板５１の表面に、
低濃度のＮ−型ソース層５２及びＮ−型ドレイン層５３
が深く形成されており、その中に高濃度のＮ＋型ソース
層５４及びＮ＋型ドレイン層５５が浅く形成されてい
る。低濃度のＮ−型ソース層５２とＮ−型ドレイン層５
３との間の半導体基板１の表面にはチャネル領域５６が
あり、そのチャネル領域５６上にゲート酸化膜５７、ゲ
ート電極５８が形成されている。５９は、素子分離用の
ロコス（LOCOS）酸化膜である。６０は、トランジスタ
形成領域の全面にイオン注入されたしきい値調節用のＰ
型注入層である。
【０００４】高耐圧トランジスタでは、高ソース／ドレ
イン耐圧を得るために、低濃度のＮ−型ソース層５２／
Ｎ−型ドレイン層５３が形成されており、高ゲート耐圧
を得るためにゲート酸化膜の膜厚は、通常耐圧トランジ
スタに比べて厚く形成している。
イン耐圧を得るために、低濃度のＮ−型ソース層５２／
Ｎ−型ドレイン層５３が形成されており、高ゲート耐圧
を得るためにゲート酸化膜の膜厚は、通常耐圧トランジ
スタに比べて厚く形成している。
【０００５】
【発明が解決しようとする課題】しかしながら、高耐圧
トランジスタと通常耐圧トランジスタとを同一半導体チ
ップ上に形成する場合、厚い酸化膜／薄い酸化膜を形成
する工程、低濃度のソース層５２／ドレイン層５３を形
成する工程が追加され、これらの工程を別々のマスクで
行うと工程数が多くなるという問題があった。
トランジスタと通常耐圧トランジスタとを同一半導体チ
ップ上に形成する場合、厚い酸化膜／薄い酸化膜を形成
する工程、低濃度のソース層５２／ドレイン層５３を形
成する工程が追加され、これらの工程を別々のマスクで
行うと工程数が多くなるという問題があった。
【０００６】そこで、薄い酸化膜を形成するマスクとＮ
−型ソース層５２／ドレイン層５３を形成するマスクと
を同一にしてマスク削減を図ることが考えられる。ま
た、Ｎ＋型ソース層５４及びＮ＋型ドレイン層５５上
は、厚いゲート酸化膜５７ではなく薄いゲート酸化膜を
形成しておくことにより、通常耐圧トランジスタのソー
ス／ドレイン層と同時に形成することが考えられる。す
なわち、図１０において、Ｎ＋型ソース層５４及びＮ＋
型ドレイン層５５上には薄い酸化膜６１が形成されてい
るとする。
−型ソース層５２／ドレイン層５３を形成するマスクと
を同一にしてマスク削減を図ることが考えられる。ま
た、Ｎ＋型ソース層５４及びＮ＋型ドレイン層５５上
は、厚いゲート酸化膜５７ではなく薄いゲート酸化膜を
形成しておくことにより、通常耐圧トランジスタのソー
ス／ドレイン層と同時に形成することが考えられる。す
なわち、図１０において、Ｎ＋型ソース層５４及びＮ＋
型ドレイン層５５上には薄い酸化膜６１が形成されてい
るとする。
【０００７】この場合、以下のような問題が生じる。図
１０において、トランジスタが動作するためには、ゲー
ト電極５８の端ａとＮ−型ソース層５２／ドレイン層５
３とが重なっていることが必要である。つまり、ゲート
電極の端ａは、Ｎ−型ソース層５２／ドレイン層５３の
端ｂより、薄いゲート酸化膜６１の端ｃに近くなければ
ならない。一方、ゲート電極５８の端ａが、薄い酸化膜
６１と重なると、ゲート酸化膜が薄くなるので高耐圧動
作ができなくなる。そこで、ゲート電極５８の端ａを薄
い酸化膜６１の端ｃから離れた位置に形成すると、Ｎ−
型ソース層５２／ドレイン層５３は薄い酸化膜６１の端
ｃを基準に拡散するため、ゲート電極５８の端ａとＮ−
型ソース層５２／ドレイン層５３との重なりが確保でき
なくなるおそれがある。このように、従来の半導体装置
の製造方法では、ゲート電極のマスクずれに対する余裕
度が小さかった。
１０において、トランジスタが動作するためには、ゲー
ト電極５８の端ａとＮ−型ソース層５２／ドレイン層５
３とが重なっていることが必要である。つまり、ゲート
電極の端ａは、Ｎ−型ソース層５２／ドレイン層５３の
端ｂより、薄いゲート酸化膜６１の端ｃに近くなければ
ならない。一方、ゲート電極５８の端ａが、薄い酸化膜
６１と重なると、ゲート酸化膜が薄くなるので高耐圧動
作ができなくなる。そこで、ゲート電極５８の端ａを薄
い酸化膜６１の端ｃから離れた位置に形成すると、Ｎ−
型ソース層５２／ドレイン層５３は薄い酸化膜６１の端
ｃを基準に拡散するため、ゲート電極５８の端ａとＮ−
型ソース層５２／ドレイン層５３との重なりが確保でき
なくなるおそれがある。このように、従来の半導体装置
の製造方法では、ゲート電極のマスクずれに対する余裕
度が小さかった。
【０００８】そこで、本発明は、高耐圧トランジスタと
通常耐圧トランジスタとを同一半導体基板上に形成する
際に工程数を削減すること、並びに、高耐圧トランジス
タの形成において、マスクずれに対する余裕度（マージ
ン）を大きくし、そのトランジスタ特性を安定化するこ
とを目的とする。
通常耐圧トランジスタとを同一半導体基板上に形成する
際に工程数を削減すること、並びに、高耐圧トランジス
タの形成において、マスクずれに対する余裕度（マージ
ン）を大きくし、そのトランジスタ特性を安定化するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の半導体装置の製造方法は、かかる
手段によれば、半導体基板上に形成された薄い酸化膜及
び厚い酸化膜と、該厚い酸化膜上に形成されたゲート電
極と、前記薄い酸化膜の下の半導体基板表面に形成され
た高濃度の浅いソース層／ドレイン層と、該ゲート電極
と重なるように半導体基板表面に形成された低濃度の深
いソース層／ドレイン層を有する半導体装置の製造方法
において、前記薄い酸化膜をエッチングによって形成す
る際に用いるマスクと前記低濃度のソース層／ドレイン
層をイオン注入によって形成する際に用いるマスクとを
同一にしたことを特徴とする。
に、請求項１に記載の半導体装置の製造方法は、かかる
手段によれば、半導体基板上に形成された薄い酸化膜及
び厚い酸化膜と、該厚い酸化膜上に形成されたゲート電
極と、前記薄い酸化膜の下の半導体基板表面に形成され
た高濃度の浅いソース層／ドレイン層と、該ゲート電極
と重なるように半導体基板表面に形成された低濃度の深
いソース層／ドレイン層を有する半導体装置の製造方法
において、前記薄い酸化膜をエッチングによって形成す
る際に用いるマスクと前記低濃度のソース層／ドレイン
層をイオン注入によって形成する際に用いるマスクとを
同一にしたことを特徴とする。
【００１０】かかる手段によれば、高耐圧トランジスタ
と通常耐圧トランジスタとを同一半導体基板上に形成す
る際に工程数を削減することができる。
と通常耐圧トランジスタとを同一半導体基板上に形成す
る際に工程数を削減することができる。
【００１１】請求項２に記載の半導体装置の製造方法
は、さらに、前記低濃度のソース層／ドレイン層間のチ
ャネル領域にしきい値調節用のイオン注入工程を有し、
低濃度のソース層／ドレイン層と重ならないチャネル領
域の一部にその注入範囲を限定してイオン注入を行う工
程を含むことを特徴とする。
は、さらに、前記低濃度のソース層／ドレイン層間のチ
ャネル領域にしきい値調節用のイオン注入工程を有し、
低濃度のソース層／ドレイン層と重ならないチャネル領
域の一部にその注入範囲を限定してイオン注入を行う工
程を含むことを特徴とする。
【００１２】かかる手段によれば、低濃度のソース層／
ドレイン層がしきい値調節用のイオン注入よって注入さ
れる不純物によってコンペンセートされないため、低濃
度のソース層／ドレイン層が横方向に広がる。このた
め、ゲート電極と低濃度のソース層／ドレイン層の重な
りが確保される。したがって、高耐圧トランジスタの形
成において、マスクずれに対する余裕度（マージン）を
大きくし、そのトランジスタ特性を安定化することがで
きる。
ドレイン層がしきい値調節用のイオン注入よって注入さ
れる不純物によってコンペンセートされないため、低濃
度のソース層／ドレイン層が横方向に広がる。このた
め、ゲート電極と低濃度のソース層／ドレイン層の重な
りが確保される。したがって、高耐圧トランジスタの形
成において、マスクずれに対する余裕度（マージン）を
大きくし、そのトランジスタ特性を安定化することがで
きる。
【００１３】請求項３に記載の半導体装置は、半導体基
板上に形成された薄い酸化膜及び厚い酸化膜と、前記厚
い酸化膜上に形成されたゲート電極と、前記ゲート電極
と重なるように半導体基板表面に形成された低濃度の深
いソース層／ドレイン層と、前記薄い酸化膜下の半導体
基板上に形成された高濃度の浅いソース層／ドレイン層
と、前記高濃度の浅いソース層／ドレイン層の間のチャ
ネル領域に注入範囲を限定して形成されたしきい値電圧
調節用のイオン注入層と、を有することを特徴とする。
板上に形成された薄い酸化膜及び厚い酸化膜と、前記厚
い酸化膜上に形成されたゲート電極と、前記ゲート電極
と重なるように半導体基板表面に形成された低濃度の深
いソース層／ドレイン層と、前記薄い酸化膜下の半導体
基板上に形成された高濃度の浅いソース層／ドレイン層
と、前記高濃度の浅いソース層／ドレイン層の間のチャ
ネル領域に注入範囲を限定して形成されたしきい値電圧
調節用のイオン注入層と、を有することを特徴とする。
【００１４】かかる手段によれば、高耐圧トランジスタ
のマスクずれに対する余裕度（マージン）が大きくし、
トランジスタ特性を安定化することができる
のマスクずれに対する余裕度（マージン）が大きくし、
トランジスタ特性を安定化することができる
【００１５】
【発明の実施の形態】次に、本発明の実施の形態に係る
半導体装置の製造方法ついて、図面を参照しながら詳細
に説明する。この製造方法はＮチャネル型の通常耐圧ト
ランジスタと高耐圧トランジスタを同一半導体基板上に
形成する方法に関する。
半導体装置の製造方法ついて、図面を参照しながら詳細
に説明する。この製造方法はＮチャネル型の通常耐圧ト
ランジスタと高耐圧トランジスタを同一半導体基板上に
形成する方法に関する。
【００１６】図１に示すように、Ｐ型シリコン基板１の
表面に、熱酸化法によって、１０００Å程度の膜厚を有
する第１の酸化膜（厚い酸化膜）２を形成する。そし
て、第１のゲート酸化膜２にホトレジスト層３を塗布形
成し、露光現像することによってホトレジスト３に開口
部３ａ（第１の開口部）を設け、この開口部３ａから、
リンイオン（31Ｐ＋）をイオン注入することによって、
後に低濃度のソース／ドレイン層となるＮ型層４ａ（第
１のＮ型層）を形成する。このときのイオン注入量は、
７×１０12／ｃｍ2、加速エネルギーは１６０ＫｅＶで
ある。
表面に、熱酸化法によって、１０００Å程度の膜厚を有
する第１の酸化膜（厚い酸化膜）２を形成する。そし
て、第１のゲート酸化膜２にホトレジスト層３を塗布形
成し、露光現像することによってホトレジスト３に開口
部３ａ（第１の開口部）を設け、この開口部３ａから、
リンイオン（31Ｐ＋）をイオン注入することによって、
後に低濃度のソース／ドレイン層となるＮ型層４ａ（第
１のＮ型層）を形成する。このときのイオン注入量は、
７×１０12／ｃｍ2、加速エネルギーは１６０ＫｅＶで
ある。
【００１７】Ｎ型層４ａは、ソース／ドレイン層を形成
するために、シリコン基板１の表面に所定の距離、離れ
た位置に形成される。ホトレジスト３には、さらに、開
口部３ｂ（第２の開口部）を形成しておく。この開口部
３ｂは、通常耐圧トランジスタの形成領域に形成され
る。開口部３ｂから、リンイオン（31Ｐ＋）が同時にイ
オン注入され、Ｎ型層４ｂ（第２のＮ型層）が形成され
る。
するために、シリコン基板１の表面に所定の距離、離れ
た位置に形成される。ホトレジスト３には、さらに、開
口部３ｂ（第２の開口部）を形成しておく。この開口部
３ｂは、通常耐圧トランジスタの形成領域に形成され
る。開口部３ｂから、リンイオン（31Ｐ＋）が同時にイ
オン注入され、Ｎ型層４ｂ（第２のＮ型層）が形成され
る。
【００１８】そして、図２に示すように、このホトレジ
スト層３をそのまま用いて、希釈ＨＦのようなエッチャ
ントによってエッチングを行い、開口部３ａ、３ｂに露
出された第１のゲート酸化膜２を除去する。
スト層３をそのまま用いて、希釈ＨＦのようなエッチャ
ントによってエッチングを行い、開口部３ａ、３ｂに露
出された第１のゲート酸化膜２を除去する。
【００１９】このように、低濃度のソース／ドレイン層
となるＮ型層４ａを形成するためのイオン注入用マスク
と、薄い酸化膜（後に形成する）を形成するためのマス
クとを同一マスクとしたことにより、工程数を削減して
いる。
となるＮ型層４ａを形成するためのイオン注入用マスク
と、薄い酸化膜（後に形成する）を形成するためのマス
クとを同一マスクとしたことにより、工程数を削減して
いる。
【００２０】次に、図３に示すように、ホトレジスト層
３を除去後に、熱酸化法によって全面酸化を行い、１５
０Å程度の膜厚を有する第２の酸化膜（薄い酸化膜）５
を第１の酸化膜２が除去されたＮ型層４ａ，４ｂ上に形
成する。この酸化によって、第１の酸化膜２はさらに厚
くなる。
３を除去後に、熱酸化法によって全面酸化を行い、１５
０Å程度の膜厚を有する第２の酸化膜（薄い酸化膜）５
を第１の酸化膜２が除去されたＮ型層４ａ，４ｂ上に形
成する。この酸化によって、第１の酸化膜２はさらに厚
くなる。
【００２１】次に、図４に示すように、全面にポリシリ
コン層６、シリコン窒化膜（Ｓｉ3Ｎ4）７をＬＰＣＶＤ
法によって形成する。ポリシリコン層６の膜厚は、５０
０Å〜１０００Å程度、シリコン窒化膜７の膜厚は、７
００Å〜１０００Å程度である。ここで、ポリシリコン
層６は、ＬＯＣＯＳ酸化時のバッファ層であり、バーズ
ビークを抑制する。シリコン窒化膜７はＬＯＣＯＳ酸化
時の耐酸化膜である。
コン層６、シリコン窒化膜（Ｓｉ3Ｎ4）７をＬＰＣＶＤ
法によって形成する。ポリシリコン層６の膜厚は、５０
０Å〜１０００Å程度、シリコン窒化膜７の膜厚は、７
００Å〜１０００Å程度である。ここで、ポリシリコン
層６は、ＬＯＣＯＳ酸化時のバッファ層であり、バーズ
ビークを抑制する。シリコン窒化膜７はＬＯＣＯＳ酸化
時の耐酸化膜である。
【００２２】そして、トランジスタ形成領域のポリシリ
コン層６／シリコン窒化膜７をドライエッチングによっ
て除去し、１０００℃程度の温度下で熱酸化（ＬＯＣＯ
Ｓ酸化工程）を行い、図５に示すように、トランジスタ
間の分離を行うフィールド酸化膜（ＬＯＣＯＳ酸化膜）
８を形成する。ここで、ポリシリコン層６は除去するこ
となく、そのまま後に形成するゲート電極の一部として
用いてもよい。これにより、ポリシリコン層６の除去工
程を省略できる。
コン層６／シリコン窒化膜７をドライエッチングによっ
て除去し、１０００℃程度の温度下で熱酸化（ＬＯＣＯ
Ｓ酸化工程）を行い、図５に示すように、トランジスタ
間の分離を行うフィールド酸化膜（ＬＯＣＯＳ酸化膜）
８を形成する。ここで、ポリシリコン層６は除去するこ
となく、そのまま後に形成するゲート電極の一部として
用いてもよい。これにより、ポリシリコン層６の除去工
程を省略できる。
【００２３】そして、図５において、高耐圧トランジス
タ形成領域とＰチャネル型の通常耐圧トランジスタの形
成領域（不図示）をホトレジスト層９によって覆い、Ｎ
チャネル型の通常耐圧トランジスタの形成領域にボロン
イオン（11Ｂ＋）をイオン注入する。ボロンイオン（11
Ｂ＋）は、Ｎ型層４ｂに重畳して注入される。このとき
のイオン注入量は、１．４×１０13／ｃｍ2、加速エネ
ルギーは１６０ＫｅＶである。
タ形成領域とＰチャネル型の通常耐圧トランジスタの形
成領域（不図示）をホトレジスト層９によって覆い、Ｎ
チャネル型の通常耐圧トランジスタの形成領域にボロン
イオン（11Ｂ＋）をイオン注入する。ボロンイオン（11
Ｂ＋）は、Ｎ型層４ｂに重畳して注入される。このとき
のイオン注入量は、１．４×１０13／ｃｍ2、加速エネ
ルギーは１６０ＫｅＶである。
【００２４】次に、ホトレジスト層９を除去し、１１０
０℃で３時間程度の熱拡散を行う。そうすると、図６に
示すように、Ｎ型層４ｂはボロンによってコンペンセー
トされ、Ｐウエル領域１０が形成される。Ｎ型層４ａ
は、さらに深く拡散され、Ｎチャネル型の高耐圧トラン
ジスタのＮ−型ソース層１１、Ｎ−型ドレイン層１２と
なる。
０℃で３時間程度の熱拡散を行う。そうすると、図６に
示すように、Ｎ型層４ｂはボロンによってコンペンセー
トされ、Ｐウエル領域１０が形成される。Ｎ型層４ａ
は、さらに深く拡散され、Ｎチャネル型の高耐圧トラン
ジスタのＮ−型ソース層１１、Ｎ−型ドレイン層１２と
なる。
【００２５】次に、図７に示すように、ホトレジスト層
１３を形成する。ホトレジスト層１３には、開口部１３
ａが形成され、この開口部１３ａからボロンイオン（11
Ｂ＋）をイオン注入することによって、しきい値電圧調
節用のＰ型注入層をチャネル領域１５の一部に形成す
る。従来例では、しきい値電圧調節用のイオン注入は、
トランジスタ形成領域の全体に渡って形成されるが、本
実施形態では、Ｎ−型ソース層１１、Ｎ−型ドレイン層
１２と重ならないように、チャネル領域１５の中央に限
定して注入する。
１３を形成する。ホトレジスト層１３には、開口部１３
ａが形成され、この開口部１３ａからボロンイオン（11
Ｂ＋）をイオン注入することによって、しきい値電圧調
節用のＰ型注入層をチャネル領域１５の一部に形成す
る。従来例では、しきい値電圧調節用のイオン注入は、
トランジスタ形成領域の全体に渡って形成されるが、本
実施形態では、Ｎ−型ソース層１１、Ｎ−型ドレイン層
１２と重ならないように、チャネル領域１５の中央に限
定して注入する。
【００２６】これにより、Ｎ−型ソース層１１、Ｎ−型
ドレイン層１２がしきい値調節用のイオン注入よって注
入されるボロンによってコンペンセートされないため、
Ｎ−型ソース層１１、Ｎ−型ドレイン層１２は横方向に
広がる。
ドレイン層１２がしきい値調節用のイオン注入よって注
入されるボロンによってコンペンセートされないため、
Ｎ−型ソース層１１、Ｎ−型ドレイン層１２は横方向に
広がる。
【００２７】また、後の熱処理によってＮ−型ソース層
１１、Ｎ−型ドレイン層１２が再拡散する時に、ボロン
によってコンペンセートが起こるのを防止し、リンの拡
散を促進することができる。
１１、Ｎ−型ドレイン層１２が再拡散する時に、ボロン
によってコンペンセートが起こるのを防止し、リンの拡
散を促進することができる。
【００２８】その後、図８に示すように、ホトレジスト
層１３を除去し、ＬＰＣＶＤ法によりポリシリコン層を
堆積し、リンドープを行った後に、パターニングを行
い、ゲート電極１６ａ，１６ｂを形成する。ここで、Ｌ
ＯＣＯＳ酸化時に用いたポリシリコン層６を残した場合
には、さらに第２のポリシリコン層を堆積し、パターニ
ングを行う。ポリシリコン層６はトランジスタ形成領域
に残っているから、この場合、ゲート電極１６ａ，１６
ｂは、２つのポリシリコン層の積層となる。
層１３を除去し、ＬＰＣＶＤ法によりポリシリコン層を
堆積し、リンドープを行った後に、パターニングを行
い、ゲート電極１６ａ，１６ｂを形成する。ここで、Ｌ
ＯＣＯＳ酸化時に用いたポリシリコン層６を残した場合
には、さらに第２のポリシリコン層を堆積し、パターニ
ングを行う。ポリシリコン層６はトランジスタ形成領域
に残っているから、この場合、ゲート電極１６ａ，１６
ｂは、２つのポリシリコン層の積層となる。
【００２９】ゲート電極１６ａは高耐圧トランジスタの
ゲート電極であり、第１のゲート酸化膜２（厚い酸化
膜）上に形成される。ゲート電極１６ｂは通常耐圧トラ
ンジスタのゲート電極であり、第２のゲート酸化膜５
（薄い酸化膜）上に形成される。
ゲート電極であり、第１のゲート酸化膜２（厚い酸化
膜）上に形成される。ゲート電極１６ｂは通常耐圧トラ
ンジスタのゲート電極であり、第２のゲート酸化膜５
（薄い酸化膜）上に形成される。
【００３０】次に、砒素イオン（75Ａｓ＋）をイオン注
入することによって高濃度のソース／ドレイン層を形成
する。これにより、通常耐圧トランジスタのＮ＋型ソー
ス層１７、Ｎ＋型ドレイン層１８、高耐圧トランジスタ
のＮ＋型ソース層１９、Ｎ＋型ドレイン層２０を形成す
る。
入することによって高濃度のソース／ドレイン層を形成
する。これにより、通常耐圧トランジスタのＮ＋型ソー
ス層１７、Ｎ＋型ドレイン層１８、高耐圧トランジスタ
のＮ＋型ソース層１９、Ｎ＋型ドレイン層２０を形成す
る。
【００３１】このように、上記イオン注入は、第２の酸
化膜５（薄い酸化膜）を通して行うので、通常耐圧トラ
ンジスタと高耐圧トランジスタのソース／ドレイン層を
同時に形成することができる。なお、イオン注入量は、
５×１０15／ｃｍ2 、加速エネルギーは７０ＫｅＶであ
る。
化膜５（薄い酸化膜）を通して行うので、通常耐圧トラ
ンジスタと高耐圧トランジスタのソース／ドレイン層を
同時に形成することができる。なお、イオン注入量は、
５×１０15／ｃｍ2 、加速エネルギーは７０ＫｅＶであ
る。
【００３２】また、イオン注入後に、ソース／ドレイン
層を活性化させるアニール処理を行ってもよい。 この
後は、ＬＰＣＶＤ法によってＢＰＳＧなどの層間絶縁膜
を堆積し、ＢＰＳＧフロー処理を行う。これらの熱処理
によって、Ｎ−型ソース層１１、Ｎ−型ドレイン層１２
の再拡散が生じる。本実施形態では、しきい値電圧調節
用のＰ型注入層１４は、チャネル領域１５の一部に形成
範囲が限定されているので、Ｎ−型ソース層１１、Ｎ−
型ドレイン層１２の再拡散が促進される。
層を活性化させるアニール処理を行ってもよい。 この
後は、ＬＰＣＶＤ法によってＢＰＳＧなどの層間絶縁膜
を堆積し、ＢＰＳＧフロー処理を行う。これらの熱処理
によって、Ｎ−型ソース層１１、Ｎ−型ドレイン層１２
の再拡散が生じる。本実施形態では、しきい値電圧調節
用のＰ型注入層１４は、チャネル領域１５の一部に形成
範囲が限定されているので、Ｎ−型ソース層１１、Ｎ−
型ドレイン層１２の再拡散が促進される。
【００３３】図９は、上記の製造方法によって形成され
た高耐圧トランジスタの構造を示す断面図である。従来
例では、しきい値電圧調節用のイオン注入は、トランジ
スタ形成領域の全体に渡って行われていたが、本実施形
態では、チャネル領域１５の一部に限定して行ってい
る。このため、Ｐ型注入層１４によってコンペンセーシ
ョンが生じなくなり、高耐圧トランジスタのＮ−型ソー
ス層１１、Ｎ−型ドレイン層１２のチャネル領域におけ
る横方向に拡散が促進される。
た高耐圧トランジスタの構造を示す断面図である。従来
例では、しきい値電圧調節用のイオン注入は、トランジ
スタ形成領域の全体に渡って行われていたが、本実施形
態では、チャネル領域１５の一部に限定して行ってい
る。このため、Ｐ型注入層１４によってコンペンセーシ
ョンが生じなくなり、高耐圧トランジスタのＮ−型ソー
ス層１１、Ｎ−型ドレイン層１２のチャネル領域におけ
る横方向に拡散が促進される。
【００３４】したがって、Ｎ−型ソース層１１、Ｎ−型
ドレイン層１２となるＮ型不純物層４ａを形成するため
のイオン注入用マスクと、第２の酸化膜５（薄い酸化
膜）を形成するためのマスクとを同一マスクにして工程
数の削減を図る際に、高耐圧トランジスタのＮ−型ソー
ス層１１、Ｎ−型ドレイン層１２の拡散を十分行うこと
ができ、ゲート電極１６ａとＮ−型ソース層１１、Ｎ−
型ドレイン層１２との重なりが確保される。つまり、マ
スクずれに対する余裕度を向上させることができる。
ドレイン層１２となるＮ型不純物層４ａを形成するため
のイオン注入用マスクと、第２の酸化膜５（薄い酸化
膜）を形成するためのマスクとを同一マスクにして工程
数の削減を図る際に、高耐圧トランジスタのＮ−型ソー
ス層１１、Ｎ−型ドレイン層１２の拡散を十分行うこと
ができ、ゲート電極１６ａとＮ−型ソース層１１、Ｎ−
型ドレイン層１２との重なりが確保される。つまり、マ
スクずれに対する余裕度を向上させることができる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
高耐圧トランジスタと通常耐圧トランジスタとを同一半
導体基板上に形成する際に工程数を削減することができ
る。
高耐圧トランジスタと通常耐圧トランジスタとを同一半
導体基板上に形成する際に工程数を削減することができ
る。
【００３６】また、高耐圧トランジスタのマスクずれに
対する余裕度（マージン）が大きくし、トランジスタ特
性を安定化することができる。
対する余裕度（マージン）が大きくし、トランジスタ特
性を安定化することができる。
【図１】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図９】本発明の実施形態に係る半導体装置を説明する
ための断面図である。
ための断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
るための断面図である。
るための断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 光一 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 (72)発明者 片桐 敬泰 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 Ｆターム(参考） 5F040 DA00 DB01 DC01 EC07 ED09 EE05 EF06 EF07 EK01 EL04 FB05 FC11 FC21 5F048 AA01 AA09 AC06 BA01 BB05 BB16 BC07 BC19 BC20 BD04 BE03 BG12 DA04
Claims (3)
- 【請求項１】半導体基板上に形成された薄い酸化膜及び
厚い酸化膜と、該厚い酸化膜上に形成されたゲート電極
と、前記薄い酸化膜の下の半導体基板表面に形成された
高濃度の浅いソース層／ドレイン層と、該ゲート電極と
重なるように半導体基板表面に形成された低濃度の深い
ソース層／ドレイン層を有する半導体装置の製造方法に
おいて、 前記薄い酸化膜をエッチングによって形成する際に用い
るマスクと前記低濃度のソース層／ドレイン層をイオン
注入によって形成する際に用いるマスクとを同一にした
ことを特徴とする半導体装置の製造方法。 - 【請求項２】前記低濃度の深いソース層／ドレイン層の
間のチャネル領域の一部にしきい値調節用のイオン注入
を行う工程を含むことを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】半導体基板上に形成された薄い酸化膜及び
厚い酸化膜と、 前記厚い酸化膜上に形成されたゲート電極と、 前記ゲート電極と重なるように半導体基板表面に形成さ
れた低濃度の深いソース層／ドレイン層と、 前記薄い酸化膜下の半導体基板上に形成された高濃度の
浅いソース層／ドレイン層と、 前記高濃度の浅いソース層／ドレイン層の間のチャネル
領域に限定して形成されたしきい値電圧調節用のイオン
注入層と、を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24336399A JP2001068560A (ja) | 1999-08-30 | 1999-08-30 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24336399A JP2001068560A (ja) | 1999-08-30 | 1999-08-30 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001068560A true JP2001068560A (ja) | 2001-03-16 |
Family
ID=17102737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24336399A Withdrawn JP2001068560A (ja) | 1999-08-30 | 1999-08-30 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001068560A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060074A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | ゲート絶縁膜の形成方法 |
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2007227747A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2009021300A (ja) * | 2007-07-10 | 2009-01-29 | Toyota Motor Corp | 半導体装置とその製造方法 |
-
1999
- 1999-08-30 JP JP24336399A patent/JP2001068560A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060074A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | ゲート絶縁膜の形成方法 |
| JP4717283B2 (ja) * | 2001-08-10 | 2011-07-06 | 三洋電機株式会社 | ゲート絶縁膜の形成方法 |
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4711636B2 (ja) * | 2004-03-12 | 2011-06-29 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP2007227747A (ja) * | 2006-02-24 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2009021300A (ja) * | 2007-07-10 | 2009-01-29 | Toyota Motor Corp | 半導体装置とその製造方法 |
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