JPH0423329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0423329A JPH0423329A JP12381290A JP12381290A JPH0423329A JP H0423329 A JPH0423329 A JP H0423329A JP 12381290 A JP12381290 A JP 12381290A JP 12381290 A JP12381290 A JP 12381290A JP H0423329 A JPH0423329 A JP H0423329A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
ＭＯＳ Ｉ−ランジスタの製造方法に関し。
所望の接合プロファイルを有するＬＤＤを備え且つゲー
ト寄生容量が小さいＭＯＳ ｌ−ランジスタを少ない
工程数で形成可能とすることを目的とし。
ト寄生容量が小さいＭＯＳ ｌ−ランジスタを少ない
工程数で形成可能とすることを目的とし。
チャネル領域が画定された一導電型の半導体基板の一表
面上にゲート電極を形成する工程と、該ゲート電極に接
して絶縁性の側壁層を形成する工程と、該ゲート電極を
マスクとして該半導体基板表面に斜め方向から該側壁層
を通して反対導電型の不純物を低濃度にイオン注入して
該基板表面からの接合深さが該チャネル領域に向かって
漸減する反対導電型のＬＤＤを該側壁層直下の該半導体
基板に形成する工程と、該ゲート電極および該側壁層を
マスクとして該半導体基板表面に実質的に垂直な方向か
ら反対導電型の不純物を高濃度にイオン注入してソース
およびドレインを形成する工程とを含むように構成する
。
面上にゲート電極を形成する工程と、該ゲート電極に接
して絶縁性の側壁層を形成する工程と、該ゲート電極を
マスクとして該半導体基板表面に斜め方向から該側壁層
を通して反対導電型の不純物を低濃度にイオン注入して
該基板表面からの接合深さが該チャネル領域に向かって
漸減する反対導電型のＬＤＤを該側壁層直下の該半導体
基板に形成する工程と、該ゲート電極および該側壁層を
マスクとして該半導体基板表面に実質的に垂直な方向か
ら反対導電型の不純物を高濃度にイオン注入してソース
およびドレインを形成する工程とを含むように構成する
。
本発明は、 ＭＯＳ ）ランジスタの製造方法に関す
る。
る。
高動作速度あるいは高集積化にともなって短チヤネル化
するＭＯＳトランジスタにおけるホットキャリヤの発生
を防止するために、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕ
ｓｅｄ Ｄｒａｉｎ）構造やＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられている。
するＭＯＳトランジスタにおけるホットキャリヤの発生
を防止するために、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕ
ｓｅｄ Ｄｒａｉｎ）構造やＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられている。
ＤＤＤ構造は、第２図に示すように、半導体基板１上に
ゲート絶縁膜２を介して形成されたゲート電極３をマス
クとして１例えば燐（Ｐ）のような拡散係数の高い不純
物を低濃度に、また、砒素（Ａｓ）のような拡散係数の
低い不純物を高濃度にイオン注入する。拡散係数の高い
不純物はゲート電極３直下の領域に拡散し、低濃度領域
４を形成する。
ゲート絶縁膜２を介して形成されたゲート電極３をマス
クとして１例えば燐（Ｐ）のような拡散係数の高い不純
物を低濃度に、また、砒素（Ａｓ）のような拡散係数の
低い不純物を高濃度にイオン注入する。拡散係数の高い
不純物はゲート電極３直下の領域に拡散し、低濃度領域
４を形成する。
一方、拡散係数の低い不純物により高濃度領域５゜すな
わち、ソース／ドレインを形成する。
わち、ソース／ドレインを形成する。
第３図は、 ＬＤＤを備えたＣＭＯＳ ）ランジスタの
従来の形成工程説明図であって１例えば半導体基板１表
面における分離絶縁層９によって分離された領域にゲー
ト絶縁膜２を介してゲート電極３を形成する。（同図（
ａ）〕 次いで一方の前記領域を選択的に表出するレジストマス
ク６Ｉを設けたのち低濃度のｎ型不純物をイオン注入し
てｎ型の低濃度領域４．を形成しく同図（ｂ））、 さ
らに、他方の前記領域を選択的に表出するレジストマス
ク６□を設けたのち低濃度のｐ型不純物をイオン注入し
てＰ型の低濃度領域４□を形成する〔同図（Ｃ）〕。
従来の形成工程説明図であって１例えば半導体基板１表
面における分離絶縁層９によって分離された領域にゲー
ト絶縁膜２を介してゲート電極３を形成する。（同図（
ａ）〕 次いで一方の前記領域を選択的に表出するレジストマス
ク６Ｉを設けたのち低濃度のｎ型不純物をイオン注入し
てｎ型の低濃度領域４．を形成しく同図（ｂ））、 さ
らに、他方の前記領域を選択的に表出するレジストマス
ク６□を設けたのち低濃度のｐ型不純物をイオン注入し
てＰ型の低濃度領域４□を形成する〔同図（Ｃ）〕。
次いで１例えば周知の方法による５ｉ０２層の堆積と異
方性エツチングにより、ゲート電極３に接する側壁層７
を形成し〔同図（ｄ））、前記一方の領域を選択的に表
出するレジストマスク６、を設けたのち高濃度のｎ型不
純物をイオン注入してｎ型の高濃度領域５．を形成し〔
同図（ｅ））、さらに、前記他方の領域を選択的に表出
するレジストマスク６４を設けたのち高濃度のｐ型不純
物をイオン注入してＰ型の高濃度領域５□を形成する〔
同図（ｆ）〕。
方性エツチングにより、ゲート電極３に接する側壁層７
を形成し〔同図（ｄ））、前記一方の領域を選択的に表
出するレジストマスク６、を設けたのち高濃度のｎ型不
純物をイオン注入してｎ型の高濃度領域５．を形成し〔
同図（ｅ））、さらに、前記他方の領域を選択的に表出
するレジストマスク６４を設けたのち高濃度のｐ型不純
物をイオン注入してＰ型の高濃度領域５□を形成する〔
同図（ｆ）〕。
上記のようにして、低濃度領域４１から成るＬＤＤを備
えたｎチャネルＭＯＳトランジスタと低濃度領域４□か
ら成るＬＤＤを備えたＰチャネルＭＯＳ ）ランジスタ
とが形成される。
えたｎチャネルＭＯＳトランジスタと低濃度領域４□か
ら成るＬＤＤを備えたＰチャネルＭＯＳ ）ランジスタ
とが形成される。
［発明が解決しようとする課題］
しかしながら、上記ＤＤＤ構造の形成は熱拡散によって
行われるため、深さ方向における不純物の拡散を避ける
ことができず、浅い低濃度層の形成が困難である。その
結果、チャネル長を縮小した場合に、ゲート電極３の電
界が及ばない深い低濃度領域４間においてパンチスルー
現象が生じやすい。
行われるため、深さ方向における不純物の拡散を避ける
ことができず、浅い低濃度層の形成が困難である。その
結果、チャネル長を縮小した場合に、ゲート電極３の電
界が及ばない深い低濃度領域４間においてパンチスルー
現象が生じやすい。
一方、 ＬＤＤ構造の形成は、上記のようにゲート電極
３をマスクとしてソース領域およびドレイン領域に低濃
度不純物をイオン注入したのちに、ゲート電極３に側壁
層７を形成する工程が採られていたため、特にｐチャネ
ルＭＯＳ ）ランジスタにおいては、典型的なｐ型不
純物として用いられる硼素（Ｂ）が、側壁層７の形成の
ための加熱工程において拡散しやすく、チャネル長を所
定値より小さくしてしまう問題があった。また、ＣＭＯ
Ｓトランジスタの場合には、ｐチャネルＭＯＳ ）ラ
ンジスタとｎチャ矛ルＭＯ３トランジスタのそれぞれに
ついてＬＤＤを形成するための低濃度不純物のイオン注
入と、ソース／トレインを形成するための高濃度不純物
のイオン注入とを選択的に行うために、レジストマスク
６１〜６４の形成工程を４回繰り返す必要があった。
３をマスクとしてソース領域およびドレイン領域に低濃
度不純物をイオン注入したのちに、ゲート電極３に側壁
層７を形成する工程が採られていたため、特にｐチャネ
ルＭＯＳ ）ランジスタにおいては、典型的なｐ型不
純物として用いられる硼素（Ｂ）が、側壁層７の形成の
ための加熱工程において拡散しやすく、チャネル長を所
定値より小さくしてしまう問題があった。また、ＣＭＯ
Ｓトランジスタの場合には、ｐチャネルＭＯＳ ）ラ
ンジスタとｎチャ矛ルＭＯ３トランジスタのそれぞれに
ついてＬＤＤを形成するための低濃度不純物のイオン注
入と、ソース／トレインを形成するための高濃度不純物
のイオン注入とを選択的に行うために、レジストマスク
６１〜６４の形成工程を４回繰り返す必要があった。
ところで、ゲート電極をマスクとして半導体基板に斜め
方向から低濃度不純物をイオン注入することによって、
ゲート電極の端部直下にＬＤＤを形成する方法が提案さ
れている。（光井他、“５μｍＧａｔｅ／Ｎ−オーバラ
ップＬＤＤ −ＮＭＯ５）ランジスタ”ｓＤＭ８Ｂ−１
００，ｐ、１３．１９８８）この構造は、上記従来のし
ＤＤ槽構造おいて、ゲート電極に絶縁性の側壁層を設け
る代わりに、導電性の側壁層を形成したのと同等である
。したがって、実効チャネル長以上の幅を有するゲート
電極を設けたことになり、ゲート電極の寄生容量の増大
が避けられない。また５通常のＬＤＤ構造においては、
絶縁性側壁層上の領域が配線領域として使用されるが、
上記斜め方向イオン注入法によれば、配線の直下にゲー
ト電極の一部が存在することになり、ゲート電極−配線
間の容量増大や短絡の発生の可能性が増大する等の問題
がある。
方向から低濃度不純物をイオン注入することによって、
ゲート電極の端部直下にＬＤＤを形成する方法が提案さ
れている。（光井他、“５μｍＧａｔｅ／Ｎ−オーバラ
ップＬＤＤ −ＮＭＯ５）ランジスタ”ｓＤＭ８Ｂ−１
００，ｐ、１３．１９８８）この構造は、上記従来のし
ＤＤ槽構造おいて、ゲート電極に絶縁性の側壁層を設け
る代わりに、導電性の側壁層を形成したのと同等である
。したがって、実効チャネル長以上の幅を有するゲート
電極を設けたことになり、ゲート電極の寄生容量の増大
が避けられない。また５通常のＬＤＤ構造においては、
絶縁性側壁層上の領域が配線領域として使用されるが、
上記斜め方向イオン注入法によれば、配線の直下にゲー
ト電極の一部が存在することになり、ゲート電極−配線
間の容量増大や短絡の発生の可能性が増大する等の問題
がある。
本発明は上記従来のＤＤＤおよびＬＤＤの構造や形成工
程に起因する問題点を解決し、所望の接合プロファイル
を有する浅い低濃度層から成るＬＤＤを形成可能とし、
しかも、ＣＭＯ３）ランジスタにおけるｐチャネルＭＯ
Ｓ ）ランジスタとｎチャネルＭＯＳトランジスタの
それぞれに各−回のレジストマスク工程を導入するのみ
でＬＤＤ とソース／ドレインを形成可能な方法を提供
可能とすることを目的とする。
程に起因する問題点を解決し、所望の接合プロファイル
を有する浅い低濃度層から成るＬＤＤを形成可能とし、
しかも、ＣＭＯ３）ランジスタにおけるｐチャネルＭＯ
Ｓ ）ランジスタとｎチャネルＭＯＳトランジスタの
それぞれに各−回のレジストマスク工程を導入するのみ
でＬＤＤ とソース／ドレインを形成可能な方法を提供
可能とすることを目的とする。
上記目的は、チャネル領域が画定された一導電型の半導
体基板の一表面上にゲート電極を形成する工程と、該ゲ
ート電極に接して絶縁性の側壁層を形成する工程と、該
ゲート電極をマスクとして該半導体基板表面に斜め方向
から該側壁層を通して反対導電型の不純物を低濃度にイ
オン注入して該基板表面からの接合深さが該チャネル領
域に向かって漸減する反対導電型のＬＤＤを該側壁層直
下の該半導体基板に形成する工程と、該ゲート電極およ
び該側壁層をマスクとして該半導体基板表面に実質的に
垂直な方向から反対導電型の不純物を高濃度にイオン注
入してソースおよびドレインを形成する工程とを含むこ
とを特徴とする本発明に係る半導体装置の製造方法によ
って達成される。
体基板の一表面上にゲート電極を形成する工程と、該ゲ
ート電極に接して絶縁性の側壁層を形成する工程と、該
ゲート電極をマスクとして該半導体基板表面に斜め方向
から該側壁層を通して反対導電型の不純物を低濃度にイ
オン注入して該基板表面からの接合深さが該チャネル領
域に向かって漸減する反対導電型のＬＤＤを該側壁層直
下の該半導体基板に形成する工程と、該ゲート電極およ
び該側壁層をマスクとして該半導体基板表面に実質的に
垂直な方向から反対導電型の不純物を高濃度にイオン注
入してソースおよびドレインを形成する工程とを含むこ
とを特徴とする本発明に係る半導体装置の製造方法によ
って達成される。
〔作 用］
半導体基板上のすべてのＭＯＳ ）ランジスタのゲー
ト電極にあらかじめ絶縁性の側壁層を形成しておき、ｐ
チャネル（またはｎチャネル）ＭＯＳ ）ランジスタが
形成される領域を選択的に表出するレジストマスクを設
けたのち、半導体基板に対して斜め方向から低濃度のＰ
型（またはｎ型）不純物をイオン注入し、引き続いて、
半導体基板に垂直方向から高濃度のＰ型（またはｎ型）
不純物をイオン注入する。そののち、ｎチャネル（また
はＰチャネル）ＭＯＳトランジスタが形成される領域を
選択的に表出するレジストマスクを設け、同様に、斜め
方向からの低濃度のｎ型（またはｐ型）不純物のイオン
注入および垂直方向から高濃度のｎ型（またはｎ型）不
純物のイオン注入を行う。
ト電極にあらかじめ絶縁性の側壁層を形成しておき、ｐ
チャネル（またはｎチャネル）ＭＯＳ ）ランジスタが
形成される領域を選択的に表出するレジストマスクを設
けたのち、半導体基板に対して斜め方向から低濃度のＰ
型（またはｎ型）不純物をイオン注入し、引き続いて、
半導体基板に垂直方向から高濃度のＰ型（またはｎ型）
不純物をイオン注入する。そののち、ｎチャネル（また
はＰチャネル）ＭＯＳトランジスタが形成される領域を
選択的に表出するレジストマスクを設け、同様に、斜め
方向からの低濃度のｎ型（またはｐ型）不純物のイオン
注入および垂直方向から高濃度のｎ型（またはｎ型）不
純物のイオン注入を行う。
斜め方向から注入される不純物イオンが通過する側壁層
の厚さの違いにより、側壁層直下に注入された不純物か
ら成るＬＤＤの深さは、ゲート電極直下のチャネル領域
に向かって次第に減少する理想的な接合プロファイルを
有することになる。また、ＣＭＯＳトランジスタを形成
するだめのｎ型不純物とｎ型不純物の選択的注入におけ
るレジストマスク形成工程は２回のみである。さらに、
ゲート電極はチャネル領域上にのみ存在しているため。
の厚さの違いにより、側壁層直下に注入された不純物か
ら成るＬＤＤの深さは、ゲート電極直下のチャネル領域
に向かって次第に減少する理想的な接合プロファイルを
有することになる。また、ＣＭＯＳトランジスタを形成
するだめのｎ型不純物とｎ型不純物の選択的注入におけ
るレジストマスク形成工程は２回のみである。さらに、
ゲート電極はチャネル領域上にのみ存在しているため。
寄生容量が小さく、かつ、側壁層上に配設される配線と
の線間容量の増大や短絡の問題が生じない。
の線間容量の増大や短絡の問題が生じない。
以下本発明の実施例を第１図を参照して説明する。
例えばシリコンウェハ等の半導体基板１における素子形
成領域を周知のＬＯＧＯ３酸化膜から成る分離絶縁層９
等の周知の分離手段によって分離する。
成領域を周知のＬＯＧＯ３酸化膜から成る分離絶縁層９
等の周知の分離手段によって分離する。
そして１前記素子形成領域に表出する半導体基板１表面
を熱酸化して、同図（ａ）に示すように、ゲート絶縁膜
２を形成したのち、半導体基板１表面全体に、約４００
０人の厚さを有するポリシリコン層を堆積し、これをパ
ターンニングして、前記素子形成領域にゲート電極３を
形成する。次いで１例えばＣＶＤ法を用いて、半導体基
板１表面全体に厚さ約２５００人のＳｉＯ□層を堆積し
、これを周知の異方性エツチング法を用いて、半導体基
板１表面に垂直方向からエツチングする。その結果、ゲ
ート電極３に接して前記ＳｉＯ□層の一部が残り、側壁
層７が形成される。側壁層７の幅（−）は、はぼ２５０
０人となっている。
を熱酸化して、同図（ａ）に示すように、ゲート絶縁膜
２を形成したのち、半導体基板１表面全体に、約４００
０人の厚さを有するポリシリコン層を堆積し、これをパ
ターンニングして、前記素子形成領域にゲート電極３を
形成する。次いで１例えばＣＶＤ法を用いて、半導体基
板１表面全体に厚さ約２５００人のＳｉＯ□層を堆積し
、これを周知の異方性エツチング法を用いて、半導体基
板１表面に垂直方向からエツチングする。その結果、ゲ
ート電極３に接して前記ＳｉＯ□層の一部が残り、側壁
層７が形成される。側壁層７の幅（−）は、はぼ２５０
０人となっている。
次いで、同図（ｂ）に示すように９例えばｎチャネルＭ
ＯＳ ）ランジスタ形成領域を選択的に表出するレジ
ストマスク８を形成したのち、ゲート電極３をマスクと
して、半導体基板１表面に対して入射角θの方向から不
純物をイオン注入する。入射角は１例えばθ・４５°で
ある。不純物として燐（Ｐ）を例にとると、加速エネル
ギーを１５０ＫｅＶ、 ドーズ量を１．ＯＸＩＯ１３
ｃｍ−”とする。上記イオン注入は。
ＯＳ ）ランジスタ形成領域を選択的に表出するレジ
ストマスク８を形成したのち、ゲート電極３をマスクと
して、半導体基板１表面に対して入射角θの方向から不
純物をイオン注入する。入射角は１例えばθ・４５°で
ある。不純物として燐（Ｐ）を例にとると、加速エネル
ギーを１５０ＫｅＶ、 ドーズ量を１．ＯＸＩＯ１３
ｃｍ−”とする。上記イオン注入は。
少なくとも９紙面に垂直なゲート電極３の延伸方向に垂
直な２方向から行う。
直な２方向から行う。
上記斜め方向からのイオン注入において、側壁層７の層
厚が小さい部分では不純物は完全に阻止されず、側壁層
７を通過する。したがって、不純物が通過する側壁層７
中の距離に応じて、半導体基板１に注入された不純物の
深さが変化する。この深さは、チャネル領域に向かって
漸減する。また、斜め方向からのイオン注入であるため
、不純物はチャネル領域により接近して注入される。こ
のようにしてｎ型のＬＤＤ １０が形成される。
厚が小さい部分では不純物は完全に阻止されず、側壁層
７を通過する。したがって、不純物が通過する側壁層７
中の距離に応じて、半導体基板１に注入された不純物の
深さが変化する。この深さは、チャネル領域に向かって
漸減する。また、斜め方向からのイオン注入であるため
、不純物はチャネル領域により接近して注入される。こ
のようにしてｎ型のＬＤＤ １０が形成される。
次いで、同図（Ｃ）に示すように、半導体基板１表面に
対して実質的に垂直な方向から不純物をイオン注入する
。実際には、半導体基板１結晶における不純物のチャネ
リング現象を避けるために、入射角θ・７°程度の傾斜
を与えて行う。不純物として砒素（Ａｓ）を用いるとす
ると、加速エネルギーを６０Ｋｅν、ドーズ量を４．０
Ｘ１０”ｃｍ−”とする。その結果、均一な接合深さを
有する高濃度のｎ型ソース／ドレイン１１が形成される
。ソース／ドレイン１１の接合深さは、前記ＬＤＤ １
０の最大接合深さと同じまたはそれ以上となる。
対して実質的に垂直な方向から不純物をイオン注入する
。実際には、半導体基板１結晶における不純物のチャネ
リング現象を避けるために、入射角θ・７°程度の傾斜
を与えて行う。不純物として砒素（Ａｓ）を用いるとす
ると、加速エネルギーを６０Ｋｅν、ドーズ量を４．０
Ｘ１０”ｃｍ−”とする。その結果、均一な接合深さを
有する高濃度のｎ型ソース／ドレイン１１が形成される
。ソース／ドレイン１１の接合深さは、前記ＬＤＤ １
０の最大接合深さと同じまたはそれ以上となる。
上記方法は、ｐ型のＬＤＤおよびソース／ドレインを形
成する場合にも同様に適用できることは言うまでもない
。この場合のイオン注入条件の一例は、斜め方向および
実質的に垂直な方向から注入する不純物としては例えば
硼素（Ｂ）およびＢＦｚ”（二弗化硼素イオン）をそれ
ぞれ用い、かつ、側壁層７が上記と同じであるとして、
硼素（Ｂ）については入射角θ・４５’ 、加速エネル
ギーを５０ＫｅＶ。
成する場合にも同様に適用できることは言うまでもない
。この場合のイオン注入条件の一例は、斜め方向および
実質的に垂直な方向から注入する不純物としては例えば
硼素（Ｂ）およびＢＦｚ”（二弗化硼素イオン）をそれ
ぞれ用い、かつ、側壁層７が上記と同じであるとして、
硼素（Ｂ）については入射角θ・４５’ 、加速エネル
ギーを５０ＫｅＶ。
ドーズ量を７．５Ｘ１０”ｃｍ−２とし、またＢＦ２”
については、入射角θ＝７°、加速エネルギーを６０Ｋ
ｅＶ。
については、入射角θ＝７°、加速エネルギーを６０Ｋ
ｅＶ。
ドーズ量を３．ＯＸ１０Ｉ５ｃｍ−２とする。
ＣＭＯＳ トランジスタを形成する場合には５例えば第
１図を参照して説明した工程にしたがってｎ型のＬＤＤ
を有するｎチャネルＭＯ５）ランジスタを形成したのち
レジストマスク８を除去し、ｐチャネルＭＯ５トランジ
スタ形成領域を選択的に表出する別のレジストマスクを
形成して、上記と同様にしてｐ型不純物の斜め方向およ
び実質的に垂直方向からのイオン注入を行えばよい。
１図を参照して説明した工程にしたがってｎ型のＬＤＤ
を有するｎチャネルＭＯ５）ランジスタを形成したのち
レジストマスク８を除去し、ｐチャネルＭＯ５トランジ
スタ形成領域を選択的に表出する別のレジストマスクを
形成して、上記と同様にしてｐ型不純物の斜め方向およ
び実質的に垂直方向からのイオン注入を行えばよい。
本発明によれば、 ＬＤＤ形成のための不純物のイオン
注入の前に絶縁性側壁層を形成しておくことが可能とな
り、不純物の熱拡散による接合プロファイルの変化が回
避される。その結果、接合深さがチャネル領域に向かっ
て漸減する理想的な傾斜濃度分布を有するＬＤＤを絶縁
性の側壁層直下に形成可能となり、微細化してもパンチ
スルーを生じ難いＭＯＳ ）ランジスタが得られる効
果がある。また。
注入の前に絶縁性側壁層を形成しておくことが可能とな
り、不純物の熱拡散による接合プロファイルの変化が回
避される。その結果、接合深さがチャネル領域に向かっ
て漸減する理想的な傾斜濃度分布を有するＬＤＤを絶縁
性の側壁層直下に形成可能となり、微細化してもパンチ
スルーを生じ難いＭＯＳ ）ランジスタが得られる効
果がある。また。
ＣＭＯＳ ）ランジスタにおけるＬＤＤおよびソース／
ドレインを形成するためのイオン注入に必要なレジスト
マスク数が半減され、工程の簡略化に効果がある。さら
に、側壁層が絶縁性であるため、ゲート電極の寄生容量
が増加せず、また、側壁層上に配設される配線との間の
容量増加や短絡の発生がない。
ドレインを形成するためのイオン注入に必要なレジスト
マスク数が半減され、工程の簡略化に効果がある。さら
に、側壁層が絶縁性であるため、ゲート電極の寄生容量
が増加せず、また、側壁層上に配設される配線との間の
容量増加や短絡の発生がない。
第１図は本発明の工程の一実施例説明図。
第２図と第３図は従来の問題点説明図
である。
図において
１は半導体基板、 ２はゲート絶縁膜。
３はゲート電極、 ４と４．と４２は低濃度領域。
５と５＋と５ｚは高濃度領域。
６、と６□と６３と６４と８はレジストマスク。
７は側壁層、 ９は分離絶縁層。
１０はＬＤＤ、 １１はソース／ドレインである。
第
図
従来の問題ゑ説明図（での１９
第
図
従来の問題点１兇明悶（℃の２）
第３図（℃の１）
Claims (1)
- 【特許請求の範囲】 チャネル領域が画定された一導電型の半導体基板の一
表面上にゲート電極を形成する工程と、該ゲート電極に
接して絶縁性の側壁層を形成する工程と、 該ゲート電極をマスクとして該半導体基板表面に斜め方
向から該側壁層を通して反対導電型の不純物を低濃度に
イオン注入して該基板表面からの接合深さが該チャネル
領域に向かって漸減する反対導電型のＬＤＤを該側壁層
直下の該半導体基板に形成する工程と、 該ゲート電極および該側壁層をマスクとして該半導体基
板表面に実質的に垂直な方向から反対導電型の不純物を
高濃度にイオン注入してソースおよびドレインを形成す
る工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12381290A JPH0423329A (ja) | 1990-05-14 | 1990-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12381290A JPH0423329A (ja) | 1990-05-14 | 1990-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0423329A true JPH0423329A (ja) | 1992-01-27 |
Family
ID=14869950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12381290A Pending JPH0423329A (ja) | 1990-05-14 | 1990-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0423329A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536719A (ja) * | 1990-11-05 | 1993-02-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| US6074924A (en) * | 1995-07-17 | 2000-06-13 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
| WO2001001449A3 (en) * | 1999-06-29 | 2001-07-05 | Varian Semiconductor Equipment | Semiconductor device manufacturing using low energy high tilt angle ion implantation |
| JP2010520620A (ja) * | 2007-02-28 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | ソース／ドレイン・ストレッサーおよびそのための方法 |
-
1990
- 1990-05-14 JP JP12381290A patent/JPH0423329A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| JPH0536719A (ja) * | 1990-11-05 | 1993-02-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6074924A (en) * | 1995-07-17 | 2000-06-13 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
| WO2001001449A3 (en) * | 1999-06-29 | 2001-07-05 | Varian Semiconductor Equipment | Semiconductor device manufacturing using low energy high tilt angle ion implantation |
| JP2003503842A (ja) * | 1999-06-29 | 2003-01-28 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 低エネルギー高傾斜角および高エネルギー・ポスト−ゲートイオン注入（ｐｏｇｉ）を使用する，簡単化した半導体デバイス製造 |
| JP2010520620A (ja) * | 2007-02-28 | 2010-06-10 | フリースケール セミコンダクター インコーポレイテッド | ソース／ドレイン・ストレッサーおよびそのための方法 |
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