JP2002368123A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JP2002368123A JP2002368123A JP2001171983A JP2001171983A JP2002368123A JP 2002368123 A JP2002368123 A JP 2002368123A JP 2001171983 A JP2001171983 A JP 2001171983A JP 2001171983 A JP2001171983 A JP 2001171983A JP 2002368123 A JP2002368123 A JP 2002368123A
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Abstract
(57)【要約】
【課題】 高耐圧特性を得るために、深ジャンクション
の低不純物濃度ソース・ドレイン領域を形成するＭＯＳ
型半導体装置の製造において、低不純物濃度ソース・ド
レイン領域を自己整合法にて形成すると共に注入イオン
がチャネル領域へ突き抜けることのないようにする。 【解決手段】 Ｐウェル１０２、Ｎウェル１０３の形成
された基板上にポリシリコン層１０５を形成し、フォト
レジストパターン１０６をマスクとして、Ｐウェル１０
２上にゲート電極１０５Ａを形成した後、フォトレジス
トパターン１０６が残存した状態でイオン注入を行って
ＮチャネルＭＯＳのＬＤＤ領域を形成する。Ｐチャネル
ＭＯＳのＬＤＤ領域も同様にフォトレジストが残存した
状態でイオン注入を行って形成する。その後、Ｎチャネ
ルＭＯＳとＰチャネルＭＯＳとの高不純物濃度ソース・
ドレイン領域を形成して、高耐圧・ＬＤＤ構造のＭＯＳ
トランジスタを形成する。
の低不純物濃度ソース・ドレイン領域を形成するＭＯＳ
型半導体装置の製造において、低不純物濃度ソース・ド
レイン領域を自己整合法にて形成すると共に注入イオン
がチャネル領域へ突き抜けることのないようにする。 【解決手段】 Ｐウェル１０２、Ｎウェル１０３の形成
された基板上にポリシリコン層１０５を形成し、フォト
レジストパターン１０６をマスクとして、Ｐウェル１０
２上にゲート電極１０５Ａを形成した後、フォトレジス
トパターン１０６が残存した状態でイオン注入を行って
ＮチャネルＭＯＳのＬＤＤ領域を形成する。Ｐチャネル
ＭＯＳのＬＤＤ領域も同様にフォトレジストが残存した
状態でイオン注入を行って形成する。その後、Ｎチャネ
ルＭＯＳとＰチャネルＭＯＳとの高不純物濃度ソース・
ドレイン領域を形成して、高耐圧・ＬＤＤ構造のＭＯＳ
トランジスタを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置の製造方法に関し、特に、ＬＤＤ（lightly doped dr
ain）構造などの低不純物濃度拡散層を有する高耐圧Ｍ
ＯＳトランジスタを含むＭＯＳ型半導体装置の製造方法
に関するものである。
置の製造方法に関し、特に、ＬＤＤ（lightly doped dr
ain）構造などの低不純物濃度拡散層を有する高耐圧Ｍ
ＯＳトランジスタを含むＭＯＳ型半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタは、ホットキャリア
に起因するゲート絶縁膜の劣化を抑制するためにＬＤＤ
構造に形成されることが多い。通常、ＬＤＤ構造のＭＯ
Ｓトランジスタは次のようにして形成される。 ゲート電極をマスクとして例えば低ドーズ量のＮ型不
純物を低加速エネルギーにてイオン注入して低不純物濃
度ソース・ドレイン領域（いわゆるＬＤＤ領域）を形成
する、 ゲート電極の側面に絶縁物からなるサイドウォールを
形成する、 ゲート電極およびサイドウォールをマスクとして例え
ばＮ型不純物を高ドーズ量で高加速エネルギーにてイオ
ン注入して高不純物濃度ソース・ドレイン領域を形成す
る。
に起因するゲート絶縁膜の劣化を抑制するためにＬＤＤ
構造に形成されることが多い。通常、ＬＤＤ構造のＭＯ
Ｓトランジスタは次のようにして形成される。 ゲート電極をマスクとして例えば低ドーズ量のＮ型不
純物を低加速エネルギーにてイオン注入して低不純物濃
度ソース・ドレイン領域（いわゆるＬＤＤ領域）を形成
する、 ゲート電極の側面に絶縁物からなるサイドウォールを
形成する、 ゲート電極およびサイドウォールをマスクとして例え
ばＮ型不純物を高ドーズ量で高加速エネルギーにてイオ
ン注入して高不純物濃度ソース・ドレイン領域を形成す
る。
【０００３】而して、ＭＯＳ型半導体装置では同一基板
上に低耐圧トランジスタと高耐圧トランジスタ、Ｎチャ
ネルトランジスタとＰチャネルトランジスタなどと複数
種のトランジスタを形成する必要が生じる場合が多い
が、高耐圧トランジスタの場合には、高耐圧特性を得る
ためにＬＤＤ領域のジャンクション深さを深く形成する
必要があり、そのためには高エネルギーでのイオン注入
を行うことが必要となる。この場合に、上記のの工程
において高エネルギーのイオン注入を行うと注入イオン
がゲート電極を突き抜けてしまう可能性が高くなる。イ
オン突き抜けを避ける深ジャンクションＬＤＤ領域の形
成方法として、特に異なる種類のトランジスタとの混載
が必要であるとき、従来は、 低ドーズ量のイオン注入の後に熱処理をして注入され
たイオンを拡散させる（以下、第１の従来例）、 ゲート電極形成前に深ジャンクションのＬＤＤ領域を
形成する（以下、第２の従来例）、 のいずれかの方法が用いられてきた。そして、いずれの
場合においても複数種のトランジスタのゲート電極を１
回のリソグラフィ工程により形成していた。
上に低耐圧トランジスタと高耐圧トランジスタ、Ｎチャ
ネルトランジスタとＰチャネルトランジスタなどと複数
種のトランジスタを形成する必要が生じる場合が多い
が、高耐圧トランジスタの場合には、高耐圧特性を得る
ためにＬＤＤ領域のジャンクション深さを深く形成する
必要があり、そのためには高エネルギーでのイオン注入
を行うことが必要となる。この場合に、上記のの工程
において高エネルギーのイオン注入を行うと注入イオン
がゲート電極を突き抜けてしまう可能性が高くなる。イ
オン突き抜けを避ける深ジャンクションＬＤＤ領域の形
成方法として、特に異なる種類のトランジスタとの混載
が必要であるとき、従来は、 低ドーズ量のイオン注入の後に熱処理をして注入され
たイオンを拡散させる（以下、第１の従来例）、 ゲート電極形成前に深ジャンクションのＬＤＤ領域を
形成する（以下、第２の従来例）、 のいずれかの方法が用いられてきた。そして、いずれの
場合においても複数種のトランジスタのゲート電極を１
回のリソグラフィ工程により形成していた。
【０００４】
【発明が解決しようとする課題】上述した第１の従来例
では、高温／長時間の熱処理が必要となるため、それま
でに形成された拡散層の不純物分布が崩れてしまう、と
いうことが問題となる。また、高精度にソース・ドレイ
ン領域を形成することが困難になることも問題となる。
また、第２の従来例では、自己整合法を用いるものでは
ないため、特性の安定したトランジスタを形成すること
が困難となる。本願発明の課題は、上述した従来技術の
問題点を解決することであって、その目的は、自己整合
法を使用しつつ、注入イオンがゲート電極を突き抜ける
事のない深ジャンクションのＬＤＤ領域を形成できるよ
うにすることである。
では、高温／長時間の熱処理が必要となるため、それま
でに形成された拡散層の不純物分布が崩れてしまう、と
いうことが問題となる。また、高精度にソース・ドレイ
ン領域を形成することが困難になることも問題となる。
また、第２の従来例では、自己整合法を用いるものでは
ないため、特性の安定したトランジスタを形成すること
が困難となる。本願発明の課題は、上述した従来技術の
問題点を解決することであって、その目的は、自己整合
法を使用しつつ、注入イオンがゲート電極を突き抜ける
事のない深ジャンクションのＬＤＤ領域を形成できるよ
うにすることである。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、低ドーズ量の不純物導入と、前記
低ドーズ量の不純物導入時より低エネルギーで行われる
高ドーズ量の不純物導入とによって第１導電型高耐圧ト
ランジスタのソース・ドレイン領域を形成するＭＯＳ型
半導体装置の製造方法において、低ドーズ量の不純物導
入を、第１ゲート電極上をフォトレジストで被覆した状
態で行うことを特徴とするＭＯＳ型半導体装置の製造方
法、が提供される。
め、本発明によれば、低ドーズ量の不純物導入と、前記
低ドーズ量の不純物導入時より低エネルギーで行われる
高ドーズ量の不純物導入とによって第１導電型高耐圧ト
ランジスタのソース・ドレイン領域を形成するＭＯＳ型
半導体装置の製造方法において、低ドーズ量の不純物導
入を、第１ゲート電極上をフォトレジストで被覆した状
態で行うことを特徴とするＭＯＳ型半導体装置の製造方
法、が提供される。
【０００６】また、上記の目的を達成するため、本発明
によれば、（１）半導体基板上にゲート絶縁膜を介して
導電体を形成する工程と、（２）前記導電体上にフォト
レジストパターンを形成する工程と、（３）前記フォト
レジストパターンをマスクとして前記導電体をパターニ
ングして第１導電型高耐圧トランジスタの形成領域に第
１ゲート電極を形成する工程と、（４）前記第１ゲート
電極上と前記フォトレジストパターンが被着された状態
において、第１導電型不純物を第１の加速エネルギーに
て低ドーズ量でイオン注入する工程と、（５）前記第１
ゲート電極の側面にサイドウォールを形成する工程と、
（６）前記第１ゲート電極および前記サイドウォールを
マスクとして、第１導電型不純物を前記第１の加速エネ
ルギーより低い第２の加速エネルギーにて高ドーズ量で
イオン注入する工程と、を含むことを特徴とするＭＯＳ
型半導体装置の製造方法、が提供される。
によれば、（１）半導体基板上にゲート絶縁膜を介して
導電体を形成する工程と、（２）前記導電体上にフォト
レジストパターンを形成する工程と、（３）前記フォト
レジストパターンをマスクとして前記導電体をパターニ
ングして第１導電型高耐圧トランジスタの形成領域に第
１ゲート電極を形成する工程と、（４）前記第１ゲート
電極上と前記フォトレジストパターンが被着された状態
において、第１導電型不純物を第１の加速エネルギーに
て低ドーズ量でイオン注入する工程と、（５）前記第１
ゲート電極の側面にサイドウォールを形成する工程と、
（６）前記第１ゲート電極および前記サイドウォールを
マスクとして、第１導電型不純物を前記第１の加速エネ
ルギーより低い第２の加速エネルギーにて高ドーズ量で
イオン注入する工程と、を含むことを特徴とするＭＯＳ
型半導体装置の製造方法、が提供される。
【０００７】そして、好ましくは、同一半導体基板上
に、前記第１導電型高耐圧トランジスタとは異なる種類
のトランジスタが、前記第１ゲート電極と同一層の導電
体を用い前記第１ゲート電極とは異なるリソグラフィ工
程においてパターニングされた第２ゲート電極を用いて
形成される。また、好ましくは、前記第１導電型高耐圧
トランジスタとは異なる種類の前記トランジスタが、第
１導電型低耐圧トランジスタまたは第２導電型トランジ
スタである。
に、前記第１導電型高耐圧トランジスタとは異なる種類
のトランジスタが、前記第１ゲート電極と同一層の導電
体を用い前記第１ゲート電極とは異なるリソグラフィ工
程においてパターニングされた第２ゲート電極を用いて
形成される。また、好ましくは、前記第１導電型高耐圧
トランジスタとは異なる種類の前記トランジスタが、第
１導電型低耐圧トランジスタまたは第２導電型トランジ
スタである。
【０００８】
【発明の実施の形態】次に、本発明の実施形態につい
て、図面を参照して詳細に説明する。図１（ａ）〜図３
（ｉ）は、本発明の第１の実施形態の製造工程を説明す
るための工程順の断面図である。本実施形態の製造方法
によって製造されるＭＯＳ型半導体装置においては、高
耐圧ＮチャネルＭＯＳトランジスタ（以後、高耐圧ＮＭ
ＯＳと呼ぶ）と高耐圧ＰチャネルＭＯＳトランジスタ
（以後、高耐圧ＰＭＯＳと呼ぶ）とが同一のＰ型半導体
基板に混載される。まず、例えば、面指数（１００）、
比抵抗１５Ω・ｃｍのＰ型基板１０１に、膜厚５００ｎ
ｍのフィールド酸化膜１０４をＬＯＣＯＳ法により形成
する。次に、通常のフォトリソグラフィ法を用いて高耐
圧ＮＭＯＳ領域１２０に開口を有するフォトレジストパ
ターンを形成する。この開口を有するフォトレジストパ
ターンをマスクとして、高耐圧ＭＯＳ用Ｐウェル１０２
を形成するためのイオン注入を行う。同様に、高耐圧Ｐ
ＭＯＳ領域１３０に開口を有するフォトレジストパター
ンを形成しこれをマスクとして高耐圧ＭＯＳ用Ｎウェル
１０３を形成するためのイオン注入を行う。高耐圧ＭＯ
Ｓ用Ｐウェル１０２のイオン注入は、例えば注入イオン
にボロンを用いた場合、加速エネルギー：４００ｋｅＶ
でドーズ量：１х１０１３ｃｍ−２、加速エネルギー：
２００ｋｅＶでドーズ量：１х１０１２ｃｍ−２、加速
エネルギー：３０ｋｅＶでドーズ量：１х１０１２ｃｍ
−２と３つの条件で行う。高耐圧ＭＯＳ用Ｎウェル１０
３のイオン注入は、例えば注入イオンとしてリンを用い
た場合、加速エネルギー：７００ｋｅＶでドーズ量：１
х１０１３ｃｍ−２、加速エネルギー：２５０ｋｅＶで
ドーズ量：１х１０１２ｃｍ−２、加速エネルギー：７
０ｋｅＶでドーズ量：１х１０１２ｃｍ−２と３つの条
件で行う。こうしたイオン注入によって、高耐圧ＭＯＳ
用Ｐウェル１０２、高耐圧ＭＯＳ用Ｎウェル１０３はい
ずれもいわゆるレトログレードウェルとなり、ラッチア
ップの低減が図られる。こうして、高耐圧ＮＭＯＳ領域
１２０に高耐圧ＭＯＳ用Ｐウェル１０２、高耐圧ＰＭＯ
Ｓ領域１３０に高耐圧ＭＯＳ用Ｎウェル１０３が形成さ
れる〔図１（ａ）〕。
て、図面を参照して詳細に説明する。図１（ａ）〜図３
（ｉ）は、本発明の第１の実施形態の製造工程を説明す
るための工程順の断面図である。本実施形態の製造方法
によって製造されるＭＯＳ型半導体装置においては、高
耐圧ＮチャネルＭＯＳトランジスタ（以後、高耐圧ＮＭ
ＯＳと呼ぶ）と高耐圧ＰチャネルＭＯＳトランジスタ
（以後、高耐圧ＰＭＯＳと呼ぶ）とが同一のＰ型半導体
基板に混載される。まず、例えば、面指数（１００）、
比抵抗１５Ω・ｃｍのＰ型基板１０１に、膜厚５００ｎ
ｍのフィールド酸化膜１０４をＬＯＣＯＳ法により形成
する。次に、通常のフォトリソグラフィ法を用いて高耐
圧ＮＭＯＳ領域１２０に開口を有するフォトレジストパ
ターンを形成する。この開口を有するフォトレジストパ
ターンをマスクとして、高耐圧ＭＯＳ用Ｐウェル１０２
を形成するためのイオン注入を行う。同様に、高耐圧Ｐ
ＭＯＳ領域１３０に開口を有するフォトレジストパター
ンを形成しこれをマスクとして高耐圧ＭＯＳ用Ｎウェル
１０３を形成するためのイオン注入を行う。高耐圧ＭＯ
Ｓ用Ｐウェル１０２のイオン注入は、例えば注入イオン
にボロンを用いた場合、加速エネルギー：４００ｋｅＶ
でドーズ量：１х１０１３ｃｍ−２、加速エネルギー：
２００ｋｅＶでドーズ量：１х１０１２ｃｍ−２、加速
エネルギー：３０ｋｅＶでドーズ量：１х１０１２ｃｍ
−２と３つの条件で行う。高耐圧ＭＯＳ用Ｎウェル１０
３のイオン注入は、例えば注入イオンとしてリンを用い
た場合、加速エネルギー：７００ｋｅＶでドーズ量：１
х１０１３ｃｍ−２、加速エネルギー：２５０ｋｅＶで
ドーズ量：１х１０１２ｃｍ−２、加速エネルギー：７
０ｋｅＶでドーズ量：１х１０１２ｃｍ−２と３つの条
件で行う。こうしたイオン注入によって、高耐圧ＭＯＳ
用Ｐウェル１０２、高耐圧ＭＯＳ用Ｎウェル１０３はい
ずれもいわゆるレトログレードウェルとなり、ラッチア
ップの低減が図られる。こうして、高耐圧ＮＭＯＳ領域
１２０に高耐圧ＭＯＳ用Ｐウェル１０２、高耐圧ＰＭＯ
Ｓ領域１３０に高耐圧ＭＯＳ用Ｎウェル１０３が形成さ
れる〔図１（ａ）〕。
【０００９】次に、熱酸化によりゲート酸化膜１０７を
全面に形成した後、ゲート酸化膜１０７の上に、高耐圧
ＮＭＯＳおよび高耐圧ＰＭＯＳのゲート電極となるポリ
シリコン層１０５を、例えばＣＶＤ法により３００ｎｍ
の膜厚に堆積し、さらに、ポリシリコン層１０５の上
に、通常のフォトリソグラフィ法により、高耐圧ＰＭＯ
Ｓ領域１３０上を覆い、かつ、高耐圧ＮＭＯＳ領域１２
０上でゲート電極パターンを画成するフォトレジストパ
ターン１０６を形成する〔図１（ｂ）〕。
全面に形成した後、ゲート酸化膜１０７の上に、高耐圧
ＮＭＯＳおよび高耐圧ＰＭＯＳのゲート電極となるポリ
シリコン層１０５を、例えばＣＶＤ法により３００ｎｍ
の膜厚に堆積し、さらに、ポリシリコン層１０５の上
に、通常のフォトリソグラフィ法により、高耐圧ＰＭＯ
Ｓ領域１３０上を覆い、かつ、高耐圧ＮＭＯＳ領域１２
０上でゲート電極パターンを画成するフォトレジストパ
ターン１０６を形成する〔図１（ｂ）〕。
【００１０】次に、フォトレジストパターン１０６をマ
スクとしてポリシリコン層１０５のエッチングを行っ
て、高耐圧ＮＭＯＳ領域１２０に第１のゲート電極１０
５Ａを形成する。次いで、第１のゲート電極１０５Ａの
上と高耐圧ＰＭＯＳ領域１３０の上とにフォトレジスト
パターン１０６を残したまま、これをマスクとして第１
の拡散層形成のためのイオン注入を行い〔図１
（ｃ）〕、高耐圧ＮＭＯＳのソース・ドレイン低濃度拡
散層１０８を形成する〔図２（ｄ）〕。このときのイオ
ン注入条件は、例えば注入イオンとしてリンを用いた場
合、加速エネルギー：３００ｋｅＶでドーズ量：５х１
０１２ｃｍ−２の程度とする。
スクとしてポリシリコン層１０５のエッチングを行っ
て、高耐圧ＮＭＯＳ領域１２０に第１のゲート電極１０
５Ａを形成する。次いで、第１のゲート電極１０５Ａの
上と高耐圧ＰＭＯＳ領域１３０の上とにフォトレジスト
パターン１０６を残したまま、これをマスクとして第１
の拡散層形成のためのイオン注入を行い〔図１
（ｃ）〕、高耐圧ＮＭＯＳのソース・ドレイン低濃度拡
散層１０８を形成する〔図２（ｄ）〕。このときのイオ
ン注入条件は、例えば注入イオンとしてリンを用いた場
合、加速エネルギー：３００ｋｅＶでドーズ量：５х１
０１２ｃｍ−２の程度とする。
【００１１】同様に、通常のフォトリソグラフィ法によ
り、高耐圧ＮＭＯＳ領域１２０上を覆い、かつ、高耐圧
ＰＭＯＳ領域１３０上でゲート電極パターンを画成する
フォトレジストパターン１０６Ａを形成する〔図２
（ｅ）〕。フォトレジストパターン１０６Ａをマスクと
してポリシリコン層１０５のエッチングを行い、高耐圧
ＰＭＯＳ領域１３０に第２のゲート電極１０５Ｂを形成
する。次いで、高耐圧ＮＭＯＳ領域１２０の上と第２の
ゲート電極１０５Ｂとの上にフォトレジストパターン１
０６Ａを残したまま、これをマスクとして低濃度拡散層
を形成するためのイオン注入を行い〔図２（ｆ）〕、高
耐圧ＰＭＯＳのソース・ドレイン低濃度拡散層１１３を
形成する〔図３（ｇ）〕。このときのイオン注入条件
は、例えば注入イオンとしてボロンを用いた場合、加速
エネルギー：２００ｋｅＶでドーズ量：１х１０１３ｃ
ｍ−２の程度とする。
り、高耐圧ＮＭＯＳ領域１２０上を覆い、かつ、高耐圧
ＰＭＯＳ領域１３０上でゲート電極パターンを画成する
フォトレジストパターン１０６Ａを形成する〔図２
（ｅ）〕。フォトレジストパターン１０６Ａをマスクと
してポリシリコン層１０５のエッチングを行い、高耐圧
ＰＭＯＳ領域１３０に第２のゲート電極１０５Ｂを形成
する。次いで、高耐圧ＮＭＯＳ領域１２０の上と第２の
ゲート電極１０５Ｂとの上にフォトレジストパターン１
０６Ａを残したまま、これをマスクとして低濃度拡散層
を形成するためのイオン注入を行い〔図２（ｆ）〕、高
耐圧ＰＭＯＳのソース・ドレイン低濃度拡散層１１３を
形成する〔図３（ｇ）〕。このときのイオン注入条件
は、例えば注入イオンとしてボロンを用いた場合、加速
エネルギー：２００ｋｅＶでドーズ量：１х１０１３ｃ
ｍ−２の程度とする。
【００１２】さらに、ＣＶＤ法により全面にシリコン酸
化膜を形成した後、異方性エッチングを行うことにより
第１および第２のゲート電極１０５Ａ、１０５Ｂの両側
にサイドウォール１１０を形成する。次いで、ゲート電
極およびサイドウォール１１０をマスクとして、高耐圧
ＮＭＯＳおよび高耐圧ＰＭＯＳのソース・ドレイン形成
領域に、それぞれ異なる工程で高濃度不純物注入を行
い、高耐圧ＮＭＯＳにＮ ＋型拡散層１０９を、高耐圧Ｐ
ＭＯＳにＰ＋型拡散層１１４を形成することによって、
ＬＤＤ構造の形成が完了する〔図３（ｈ）〕。このと
き、サイドウォール１１０の幅を０．２μｍとして、Ｎ
＋型拡散層１０９は、例えば注入イオンとしてヒ素を用
いた場合、加速エネルギー：７０ｋｅＶでドーズ量：１
х１０１５ｃｍ−２程度のイオン注入によって形成する
のが適当である。Ｐ＋型拡散層１１４は、例えば注入イ
オンとしてボロンを用いた場合、加速エネルギー：７０
ｋｅＶでドーズ量：１х１０１５ｃｍ−２程度のイオン
注入によって形成するのが適当である。
化膜を形成した後、異方性エッチングを行うことにより
第１および第２のゲート電極１０５Ａ、１０５Ｂの両側
にサイドウォール１１０を形成する。次いで、ゲート電
極およびサイドウォール１１０をマスクとして、高耐圧
ＮＭＯＳおよび高耐圧ＰＭＯＳのソース・ドレイン形成
領域に、それぞれ異なる工程で高濃度不純物注入を行
い、高耐圧ＮＭＯＳにＮ ＋型拡散層１０９を、高耐圧Ｐ
ＭＯＳにＰ＋型拡散層１１４を形成することによって、
ＬＤＤ構造の形成が完了する〔図３（ｈ）〕。このと
き、サイドウォール１１０の幅を０．２μｍとして、Ｎ
＋型拡散層１０９は、例えば注入イオンとしてヒ素を用
いた場合、加速エネルギー：７０ｋｅＶでドーズ量：１
х１０１５ｃｍ−２程度のイオン注入によって形成する
のが適当である。Ｐ＋型拡散層１１４は、例えば注入イ
オンとしてボロンを用いた場合、加速エネルギー：７０
ｋｅＶでドーズ量：１х１０１５ｃｍ−２程度のイオン
注入によって形成するのが適当である。
【００１３】次いで、ＣＶＤ法によりＢＰＳＧ（ボロン
リンガラス）などの絶縁物を全面に堆積して層間絶縁膜
１１１を形成し、これにコンタクトホールを開口した
後、それぞれのトランジスタのソース・ドレイン領域に
接触するＡｌ電極１１２を形成することによって、本実
施形態の半導体装置の製造工程が完了する。
リンガラス）などの絶縁物を全面に堆積して層間絶縁膜
１１１を形成し、これにコンタクトホールを開口した
後、それぞれのトランジスタのソース・ドレイン領域に
接触するＡｌ電極１１２を形成することによって、本実
施形態の半導体装置の製造工程が完了する。
【００１４】本実施形態によれば、拡散層の導電タイプ
が異なる２種類の高耐圧ＭＯＳトランジスタのソース・
ドレイン領域となる拡散層へのイオン注入がそれぞれ独
立の工程によって行なわれ、かつ、いずれの工程におい
てもゲート電極上にフォトレジストが存在した状態で、
それぞれのイオン注入が行なわれるために、注入された
イオンがゲート電極を突き抜けてチャネル領域まで届く
という事態を発生させることなく、拡散層の導電タイプ
が異なる２種類の高耐圧ＭＯＳトランジスタのおのおの
の拡散層へ所望のイオン注入を実現できる。また、一方
の高耐圧ＭＯＳトランジスタのソース・ドレイン領域と
なる拡散層の形成時に他方の高耐圧ＭＯＳ領域全体がフ
ォトレジストで覆われているので、他方の高耐圧ＭＯＳ
トランジスタのソース・ドレイン領域にイオンが注入さ
れて、トランジスタ特性を変えてしまうということがな
い。しかも、拡散層の導電タイプが異なる２種類の高耐
圧ＭＯＳのそれぞれのゲート電極とフォトレジストとは
基板表面上で上下に重なって形成されているので、ソー
ス・ゲート領域となる拡散層がゲート電極に対して自己
整合的に形成される。これらのことにより、高耐圧ＮＭ
ＯＳとしての安定した特性を得ることができる。
が異なる２種類の高耐圧ＭＯＳトランジスタのソース・
ドレイン領域となる拡散層へのイオン注入がそれぞれ独
立の工程によって行なわれ、かつ、いずれの工程におい
てもゲート電極上にフォトレジストが存在した状態で、
それぞれのイオン注入が行なわれるために、注入された
イオンがゲート電極を突き抜けてチャネル領域まで届く
という事態を発生させることなく、拡散層の導電タイプ
が異なる２種類の高耐圧ＭＯＳトランジスタのおのおの
の拡散層へ所望のイオン注入を実現できる。また、一方
の高耐圧ＭＯＳトランジスタのソース・ドレイン領域と
なる拡散層の形成時に他方の高耐圧ＭＯＳ領域全体がフ
ォトレジストで覆われているので、他方の高耐圧ＭＯＳ
トランジスタのソース・ドレイン領域にイオンが注入さ
れて、トランジスタ特性を変えてしまうということがな
い。しかも、拡散層の導電タイプが異なる２種類の高耐
圧ＭＯＳのそれぞれのゲート電極とフォトレジストとは
基板表面上で上下に重なって形成されているので、ソー
ス・ゲート領域となる拡散層がゲート電極に対して自己
整合的に形成される。これらのことにより、高耐圧ＮＭ
ＯＳとしての安定した特性を得ることができる。
【００１５】次に、図４、図５を参照して本発明の第２
の実施形態について詳細に説明する。図４（ａ）〜図５
（ｆ）は、本発明の第２の実施形態の製造工程を説明す
るための工程順の断面図である。本実施形態の製造方法
によって製造されるＭＯＳ型半導体装置においては、拡
散層の導電型が同じであるが互いに異なる耐圧を持つ２
種類の高耐圧ＮチャネルＭＯＳトランジスタ（以後、２
種類の高耐圧ＮチャネルＭＯＳトランジスタのそれぞれ
を、第１の高耐圧ＮＭＯＳ、第２の高耐圧ＮＭＯＳと呼
ぶ）が同一のＰ型半導体基板に混載されている。まず、
第１の実施形態の場合と同様に、例えば、面指数（１０
０）、比抵抗１５Ω・ｃｍのＰ型基板２０１に、膜厚５
００ｎｍのフィールド酸化膜２０４をＬＯＣＯＳ法によ
り形成する。次に、第１の高耐圧ＮＭＯＳ領域２２０お
よび第２の高耐圧ＮＭＯＳ領域２２１に対して一括して
イオン注入を行うことによって、全体にまたがる高耐圧
ＭＯＳ用Ｐウェル２０２を形成する〔図４（ａ）〕。こ
のときのイオン注入条件は、第１の実施形態における高
耐圧ＭＯＳ用Ｐウェル１０２を形成する際のイオン注入
条件と同じである。
の実施形態について詳細に説明する。図４（ａ）〜図５
（ｆ）は、本発明の第２の実施形態の製造工程を説明す
るための工程順の断面図である。本実施形態の製造方法
によって製造されるＭＯＳ型半導体装置においては、拡
散層の導電型が同じであるが互いに異なる耐圧を持つ２
種類の高耐圧ＮチャネルＭＯＳトランジスタ（以後、２
種類の高耐圧ＮチャネルＭＯＳトランジスタのそれぞれ
を、第１の高耐圧ＮＭＯＳ、第２の高耐圧ＮＭＯＳと呼
ぶ）が同一のＰ型半導体基板に混載されている。まず、
第１の実施形態の場合と同様に、例えば、面指数（１０
０）、比抵抗１５Ω・ｃｍのＰ型基板２０１に、膜厚５
００ｎｍのフィールド酸化膜２０４をＬＯＣＯＳ法によ
り形成する。次に、第１の高耐圧ＮＭＯＳ領域２２０お
よび第２の高耐圧ＮＭＯＳ領域２２１に対して一括して
イオン注入を行うことによって、全体にまたがる高耐圧
ＭＯＳ用Ｐウェル２０２を形成する〔図４（ａ）〕。こ
のときのイオン注入条件は、第１の実施形態における高
耐圧ＭＯＳ用Ｐウェル１０２を形成する際のイオン注入
条件と同じである。
【００１６】次に、第１の実施形態と同様な製造工程に
よって、ゲート酸化膜２０７、ポリシリコン層２０５、
フォトレジストパターン２０６を形成した後、フォトレ
ジストパターン２０６をマスクとしてポリシリコン層２
０５をエッチングすることにより、第１の高耐圧ＮＭＯ
Ｓ領域２２０に第１のゲート電極２０５Ａを形成する。
次いで、第１のゲート電極２０５Ａの上と第２の高耐圧
ＮＭＯＳ領域２２１の上とにフォトレジストパターン２
０６を残したまま、フォトレジストパターン２０６をマ
スクとして第１の拡散層形成のためのイオン注入を行い
〔図４（ｂ）〕、第１の高耐圧ＮＭＯＳのソース・ドレ
イン低濃度拡散層２０８を形成する〔図４（ｃ）〕。こ
のときのイオン注入条件は、例えば注入イオンとしてリ
ンを用いた場合、加速エネルギー：２００ｋｅＶでドー
ズ量：１х１０１３ｃｍ−２の程度とする。
よって、ゲート酸化膜２０７、ポリシリコン層２０５、
フォトレジストパターン２０６を形成した後、フォトレ
ジストパターン２０６をマスクとしてポリシリコン層２
０５をエッチングすることにより、第１の高耐圧ＮＭＯ
Ｓ領域２２０に第１のゲート電極２０５Ａを形成する。
次いで、第１のゲート電極２０５Ａの上と第２の高耐圧
ＮＭＯＳ領域２２１の上とにフォトレジストパターン２
０６を残したまま、フォトレジストパターン２０６をマ
スクとして第１の拡散層形成のためのイオン注入を行い
〔図４（ｂ）〕、第１の高耐圧ＮＭＯＳのソース・ドレ
イン低濃度拡散層２０８を形成する〔図４（ｃ）〕。こ
のときのイオン注入条件は、例えば注入イオンとしてリ
ンを用いた場合、加速エネルギー：２００ｋｅＶでドー
ズ量：１х１０１３ｃｍ−２の程度とする。
【００１７】次に、通常のフォトリソグラフィ法によっ
て、第１の高耐圧ＮＭＯＳ領域２２０上を覆い、第２の
高耐圧ＮＭＯＳ領域２２１上にゲート電極パターンを画
成するフォトレジストパターン２０６Ａを形成し、これ
をマスクとしてポリシリコン層をエッチングして、第２
の高耐圧ＮＭＯＳ領域２２１に第２のゲート電極２０５
Ｂを形成した後、第２のゲート電極２０５Ｂの上と第１
の高耐圧ＮＭＯＳ領域２２０との上にフォトレジストパ
ターン２０６Ａを残したまま、第２の拡散層形成のため
のイオン注入を行い〔図５（ｄ）〕、第２の高耐圧ＮＭ
ＯＳのソース・ドレイン低濃度拡散層２０８Ａを形成す
る〔図５（ｅ）〕。このときのイオン注入条件は、例え
ば注入イオンとしてリンを用いた場合、加速エネルギ
ー：４００ｋｅＶでドーズ量：５х１０１２ｃｍ−２の
程度とする。
て、第１の高耐圧ＮＭＯＳ領域２２０上を覆い、第２の
高耐圧ＮＭＯＳ領域２２１上にゲート電極パターンを画
成するフォトレジストパターン２０６Ａを形成し、これ
をマスクとしてポリシリコン層をエッチングして、第２
の高耐圧ＮＭＯＳ領域２２１に第２のゲート電極２０５
Ｂを形成した後、第２のゲート電極２０５Ｂの上と第１
の高耐圧ＮＭＯＳ領域２２０との上にフォトレジストパ
ターン２０６Ａを残したまま、第２の拡散層形成のため
のイオン注入を行い〔図５（ｄ）〕、第２の高耐圧ＮＭ
ＯＳのソース・ドレイン低濃度拡散層２０８Ａを形成す
る〔図５（ｅ）〕。このときのイオン注入条件は、例え
ば注入イオンとしてリンを用いた場合、加速エネルギ
ー：４００ｋｅＶでドーズ量：５х１０１２ｃｍ−２の
程度とする。
【００１８】さらに、第１のゲート電極２０５Ａおよび
第２のゲート電極２０５Ｂの両側に、それぞれ、サイド
ウォール２１０を形成し、第１、第２のゲート電極およ
びサイドウォール２１０をマスクとして、第１および第
２の高耐圧ＮＭＯＳ形成領域に一括して高濃度不純物注
入を行いＮ＋型拡散層２０９を形成することによって、
第１および第２の高耐圧ＮＭＯＳのＬＤＤ構造が完成す
る〔図５（ｆ）〕。このときのイオン注入条件は、例え
ば注入イオンとしてヒ素を用い、加速エネルギー：７０
ｋｅＶでドーズ量：１х１０１５ｃｍ−２程度とする。
その後、図示は省略するが、第１の実施形態と同様に、
層間絶縁膜を形成した後、コンタクトホールを開口しＡ
ｌ電極を形成することによって、本実施形態の半導体装
置の製造工程が完了する。
第２のゲート電極２０５Ｂの両側に、それぞれ、サイド
ウォール２１０を形成し、第１、第２のゲート電極およ
びサイドウォール２１０をマスクとして、第１および第
２の高耐圧ＮＭＯＳ形成領域に一括して高濃度不純物注
入を行いＮ＋型拡散層２０９を形成することによって、
第１および第２の高耐圧ＮＭＯＳのＬＤＤ構造が完成す
る〔図５（ｆ）〕。このときのイオン注入条件は、例え
ば注入イオンとしてヒ素を用い、加速エネルギー：７０
ｋｅＶでドーズ量：１х１０１５ｃｍ−２程度とする。
その後、図示は省略するが、第１の実施形態と同様に、
層間絶縁膜を形成した後、コンタクトホールを開口しＡ
ｌ電極を形成することによって、本実施形態の半導体装
置の製造工程が完了する。
【００１９】第１の実施形態においては、拡散層の導電
型が異なる２種類のＭＯＳトランジスタが混在している
のに対して、本実施形態においては、ジャンクション耐
圧が異なる２種類の高耐圧ＮＭＯＳトランジスタが混在
しているが、本実施形態においても、ソース・ドレイン
領域となる拡散層へのイオン注入をそれぞれのトランジ
スタで独立に行い、かつ、いずれの工程においてもゲー
ト電極上にフォトレジストが存在した状態で、それぞれ
のイオン注入が行なわれるために、注入されたイオンが
ゲート電極を突き抜けてチャネル領域まで届いてしまう
というような事態を生じることなく、２種類のジャンク
ション耐圧の異なる高耐圧ＮＭＯＳトランジスタのおの
おのの拡散層へ所望のイオン注入を実現できる。また、
一方の高耐圧ＭＯＳトランジスタのソース・ドレイン領
域となる拡散層の形成時に他方の高耐圧ＭＯＳ領域全体
がフォトレジストで覆われているので、他方の高耐圧Ｍ
ＯＳトランジスタのソース・ドレイン領域にイオンが注
入されて、トランジスタ特性を変えてしまうということ
がない。ソース・ドレイン拡散層がゲート電極に対して
自己整合的に形成されるのも、第１の実施形態の場合と
同様である。これらのことにより、高耐圧ＮＭＯＳとし
ての安定した特性を得ることができる。
型が異なる２種類のＭＯＳトランジスタが混在している
のに対して、本実施形態においては、ジャンクション耐
圧が異なる２種類の高耐圧ＮＭＯＳトランジスタが混在
しているが、本実施形態においても、ソース・ドレイン
領域となる拡散層へのイオン注入をそれぞれのトランジ
スタで独立に行い、かつ、いずれの工程においてもゲー
ト電極上にフォトレジストが存在した状態で、それぞれ
のイオン注入が行なわれるために、注入されたイオンが
ゲート電極を突き抜けてチャネル領域まで届いてしまう
というような事態を生じることなく、２種類のジャンク
ション耐圧の異なる高耐圧ＮＭＯＳトランジスタのおの
おのの拡散層へ所望のイオン注入を実現できる。また、
一方の高耐圧ＭＯＳトランジスタのソース・ドレイン領
域となる拡散層の形成時に他方の高耐圧ＭＯＳ領域全体
がフォトレジストで覆われているので、他方の高耐圧Ｍ
ＯＳトランジスタのソース・ドレイン領域にイオンが注
入されて、トランジスタ特性を変えてしまうということ
がない。ソース・ドレイン拡散層がゲート電極に対して
自己整合的に形成されるのも、第１の実施形態の場合と
同様である。これらのことにより、高耐圧ＮＭＯＳとし
ての安定した特性を得ることができる。
【００２０】次に、図６、図７を参照して本発明の第３
の実施形態について詳細に説明する。図６（ａ）〜図７
（ｆ）は、本発明の第３の実施形態の製造工程を説明す
るための工程順の断面図である。本実施形態の製造方法
によって製造されるＭＯＳ型半導体装置においては、低
耐圧ＮチャネルＭＯＳトランジスタ（以後、低耐圧ＮＭ
ＯＳと呼ぶ）と高耐圧ＮチャネルＭＯＳトランジスタ
（高耐圧ＮＭＯＳ）とが同一のＰ型半導体基板に混載さ
れる。まず、第１の実施形態と同様に、例えば、面指数
（１００）、比抵抗１５Ω・ｃｍのＰ型基板３０１に、
膜厚５００ｎｍのフィールド酸化膜３０４をＬＯＣＯＳ
法により形成する。次に、第１の実施形態における高耐
圧ＭＯＳ用Ｐウェル１０２の形成の場合と同様の工程を
用いて、低耐圧ＮＭＯＳ領域３２５に低耐圧ＭＯＳ用Ｐ
ウェル３１５を、高耐圧ＮＭＯＳ領域３２０に高耐圧Ｍ
ＯＳ用Ｐウェル３０２を形成する〔図６（ａ）〕。高耐
圧ＭＯＳ用Ｐウェル３０２のイオン注入条件は、第１の
実施形態における高耐圧ＭＯＳ用Ｐウェル１０２形成の
イオン注入条件と同じである。低耐圧ＭＯＳ用Ｐウェル
３１５のイオン注入条件は、例えば注入イオンにボロン
を用いる場合、加速エネルギー：３００ｋｅＶでドーズ
量：１х１０１３ｃｍ−２、加速エネルギー：１２０ｋ
ｅＶでドーズ量：１х１０ １２ｃｍ−２、加速エネルギ
ー：３０ｋｅＶでドーズ量：１х１０１２ｃｍ−２と、
高耐圧ＭＯＳ用Ｐウェル３０２のイオン注入に比して、
最下層および中間層のウェルに対するイオン注入の加速
エネルギーを低くしている。
の実施形態について詳細に説明する。図６（ａ）〜図７
（ｆ）は、本発明の第３の実施形態の製造工程を説明す
るための工程順の断面図である。本実施形態の製造方法
によって製造されるＭＯＳ型半導体装置においては、低
耐圧ＮチャネルＭＯＳトランジスタ（以後、低耐圧ＮＭ
ＯＳと呼ぶ）と高耐圧ＮチャネルＭＯＳトランジスタ
（高耐圧ＮＭＯＳ）とが同一のＰ型半導体基板に混載さ
れる。まず、第１の実施形態と同様に、例えば、面指数
（１００）、比抵抗１５Ω・ｃｍのＰ型基板３０１に、
膜厚５００ｎｍのフィールド酸化膜３０４をＬＯＣＯＳ
法により形成する。次に、第１の実施形態における高耐
圧ＭＯＳ用Ｐウェル１０２の形成の場合と同様の工程を
用いて、低耐圧ＮＭＯＳ領域３２５に低耐圧ＭＯＳ用Ｐ
ウェル３１５を、高耐圧ＮＭＯＳ領域３２０に高耐圧Ｍ
ＯＳ用Ｐウェル３０２を形成する〔図６（ａ）〕。高耐
圧ＭＯＳ用Ｐウェル３０２のイオン注入条件は、第１の
実施形態における高耐圧ＭＯＳ用Ｐウェル１０２形成の
イオン注入条件と同じである。低耐圧ＭＯＳ用Ｐウェル
３１５のイオン注入条件は、例えば注入イオンにボロン
を用いる場合、加速エネルギー：３００ｋｅＶでドーズ
量：１х１０１３ｃｍ−２、加速エネルギー：１２０ｋ
ｅＶでドーズ量：１х１０ １２ｃｍ−２、加速エネルギ
ー：３０ｋｅＶでドーズ量：１х１０１２ｃｍ−２と、
高耐圧ＭＯＳ用Ｐウェル３０２のイオン注入に比して、
最下層および中間層のウェルに対するイオン注入の加速
エネルギーを低くしている。
【００２１】次に、第１の実施形態と同様の工程によ
り、熱酸化によりゲート酸化膜３０７を形成した後、ゲ
ート酸化膜３０７の上にポリシリコン層３０５を、例え
ばＣＶＤ法により３００ｎｍの膜厚に堆積し、さらに、
フォトレジストパターン３０６を形成する〔図６
（ｂ）〕。
り、熱酸化によりゲート酸化膜３０７を形成した後、ゲ
ート酸化膜３０７の上にポリシリコン層３０５を、例え
ばＣＶＤ法により３００ｎｍの膜厚に堆積し、さらに、
フォトレジストパターン３０６を形成する〔図６
（ｂ）〕。
【００２２】次に、フォトレジストパターン３０６をマ
スクとしてポリシリコン層３０５のエッチングを行い、
低耐圧ＮＭＯＳ領域３２５に第１のゲート電極３０５Ａ
を形成する。次いで、第１のゲート電極３０５Ａの上お
よび高耐圧ＮＭＯＳ領域３２０の上からフォトレジスト
パターン３０６を除去した後、第１のゲート電極３０５
Ａをマスクとして自己整合的に第１の拡散層作成のため
のイオン注入を行い〔図６（ｃ）〕、低耐圧ＮＭＯＳの
ソース・ドレイン低濃度拡散層３１６を形成する。この
ときのイオン注入条件は、例えば注入イオンとしてリン
を用いた場合、加速エネルギー：７０ｋｅＶでドーズ
量：１х１０１３ｃｍ−２の程度とする。
スクとしてポリシリコン層３０５のエッチングを行い、
低耐圧ＮＭＯＳ領域３２５に第１のゲート電極３０５Ａ
を形成する。次いで、第１のゲート電極３０５Ａの上お
よび高耐圧ＮＭＯＳ領域３２０の上からフォトレジスト
パターン３０６を除去した後、第１のゲート電極３０５
Ａをマスクとして自己整合的に第１の拡散層作成のため
のイオン注入を行い〔図６（ｃ）〕、低耐圧ＮＭＯＳの
ソース・ドレイン低濃度拡散層３１６を形成する。この
ときのイオン注入条件は、例えば注入イオンとしてリン
を用いた場合、加速エネルギー：７０ｋｅＶでドーズ
量：１х１０１３ｃｍ−２の程度とする。
【００２３】次に、低耐圧ＮＭＯＳ領域３２５上を覆
い、高耐圧ＮＭＯＳ領域３２０上のポリシリコン層３０
５の上にゲート電極パターンを画成するフォトレジスト
パターン３０６Ａを形成し、これをマスクとしてポリシ
リコン層のエッチングを行って第２のゲート電極３０５
Ｂを形成する。そして、第２のゲート電極３０５Ｂの上
と低耐圧ＮＭＯＳ領域３２５の上のフォトレジストパタ
ーン３０６Ａををマスクとして第２の拡散層形成のため
のイオン注入を行い〔図７（ｄ）〕、高耐圧ＮＭＯＳの
ソース・ドレイン低濃度拡散層３０８を形成する〔図７
（ｅ）〕。このときのイオン注入条件は、例えば注入イ
オンとしてリンを用いた場合、加速エネルギー：３００
ｋｅＶでドーズ量：５х１０１２ｃｍ−２の程度とす
る。
い、高耐圧ＮＭＯＳ領域３２０上のポリシリコン層３０
５の上にゲート電極パターンを画成するフォトレジスト
パターン３０６Ａを形成し、これをマスクとしてポリシ
リコン層のエッチングを行って第２のゲート電極３０５
Ｂを形成する。そして、第２のゲート電極３０５Ｂの上
と低耐圧ＮＭＯＳ領域３２５の上のフォトレジストパタ
ーン３０６Ａををマスクとして第２の拡散層形成のため
のイオン注入を行い〔図７（ｄ）〕、高耐圧ＮＭＯＳの
ソース・ドレイン低濃度拡散層３０８を形成する〔図７
（ｅ）〕。このときのイオン注入条件は、例えば注入イ
オンとしてリンを用いた場合、加速エネルギー：３００
ｋｅＶでドーズ量：５х１０１２ｃｍ−２の程度とす
る。
【００２４】さらに、第１のゲート電極３０５Ａおよび
第２のゲート電極３０５Ｂの両側に、 それぞれ、サイ
ドウォール３１０を形成し、第１、第２のゲート電極お
よびサイドウォール３１０をマスクとして、第１および
第２の高耐圧ＮＭＯＳ形成領域に一括して高濃度不純物
注入を行いＮ＋型拡散層３０９を形成することによっ
て、低耐圧ＮＭＯＳと高耐圧ＮＭＯＳにＬＤＤ構造が完
成する〔図７（ｆ）〕。このときのイオン注入条件は、
例えば注入イオンとしてヒ素を用い、加速エネルギー：
７０ｋｅＶ、ドーズ量：１х１０１５ｃｍ−２程度とす
る。その後、図示は省略するが、第１の実施形態と同様
に、層間絶縁膜を形成した後、コンタクトホールを開口
し、Ａｌ電極を形成することによって、本実施形態の半
導体装置の製造工程が完了する。
第２のゲート電極３０５Ｂの両側に、 それぞれ、サイ
ドウォール３１０を形成し、第１、第２のゲート電極お
よびサイドウォール３１０をマスクとして、第１および
第２の高耐圧ＮＭＯＳ形成領域に一括して高濃度不純物
注入を行いＮ＋型拡散層３０９を形成することによっ
て、低耐圧ＮＭＯＳと高耐圧ＮＭＯＳにＬＤＤ構造が完
成する〔図７（ｆ）〕。このときのイオン注入条件は、
例えば注入イオンとしてヒ素を用い、加速エネルギー：
７０ｋｅＶ、ドーズ量：１х１０１５ｃｍ−２程度とす
る。その後、図示は省略するが、第１の実施形態と同様
に、層間絶縁膜を形成した後、コンタクトホールを開口
し、Ａｌ電極を形成することによって、本実施形態の半
導体装置の製造工程が完了する。
【００２５】本実施形態においては、第１および第２の
実施形態と違って、第１の拡散層を形成するためのイオ
ン注入においてフォトレジストパターン３０６を除去し
た後にイオン注入を行っているが、このイオン注入は低
耐圧ＮＭＯＳの低濃度拡散層の形成のためのものであ
り、７０ｋｅＶという低い加速エネルギーで行なわれる
ために、低耐圧ＮＭＯＳトランジスタのチャネル領域へ
のイオン突き抜けや高耐圧ＮＭＯＳ領域２５へのイオン
注入が発生することはない。また、第２の拡散層形成の
ためのイオン注入においては、第２のゲート電極３０５
Ｂの直上にフォトマスク３０６Ａが存在するために、高
耐圧ＮＭＯＳのチャネル領域へのイオン突き抜けはな
い。このとき、低耐圧ＮＭＯＳ領域３２５は全面に渡っ
てフォトレジストパターン３０６Ａによって覆われてい
るので、低耐圧ＮＭＯＳのソース・ドレイン領域にイオ
ンが注入されて、トランジスタ特性を変えてしまうとい
うことがない。また、低濃度拡散層３１６、３０２は、
それぞれ、ゲート電極３０５Ａ、３０５Ｂと自己整合的
に形成される。
実施形態と違って、第１の拡散層を形成するためのイオ
ン注入においてフォトレジストパターン３０６を除去し
た後にイオン注入を行っているが、このイオン注入は低
耐圧ＮＭＯＳの低濃度拡散層の形成のためのものであ
り、７０ｋｅＶという低い加速エネルギーで行なわれる
ために、低耐圧ＮＭＯＳトランジスタのチャネル領域へ
のイオン突き抜けや高耐圧ＮＭＯＳ領域２５へのイオン
注入が発生することはない。また、第２の拡散層形成の
ためのイオン注入においては、第２のゲート電極３０５
Ｂの直上にフォトマスク３０６Ａが存在するために、高
耐圧ＮＭＯＳのチャネル領域へのイオン突き抜けはな
い。このとき、低耐圧ＮＭＯＳ領域３２５は全面に渡っ
てフォトレジストパターン３０６Ａによって覆われてい
るので、低耐圧ＮＭＯＳのソース・ドレイン領域にイオ
ンが注入されて、トランジスタ特性を変えてしまうとい
うことがない。また、低濃度拡散層３１６、３０２は、
それぞれ、ゲート電極３０５Ａ、３０５Ｂと自己整合的
に形成される。
【００２６】次に、図８、図９を参照して本発明の第４
の実施形態について詳細に説明する。図８（ａ）〜図９
（ｆ）は、本発明の第４の実施形態の製造工程を説明す
るための工程順の断面図である。本実施形態の製造方法
によって製造されるＭＯＳ型半導体装置においては、低
耐圧ＮチャネルＭＯＳトランジスタ（低耐圧ＮＭＯ
Ｓ）、高耐圧ＮチャネルＭＯＳトランジスタ（高耐圧Ｎ
ＭＯＳ）および高耐圧ＰチャネルＭＯＳトランジスタ
（高耐圧ＰＭＯＳ）とが同一のＰ型半導体基板に混載さ
れる。まず、例えば、面指数（１００）、比抵抗１５Ω
・ｃｍのＰ型基板４０１に、膜厚５００ｎｍのフィール
ド酸化膜４０４をＬＯＣＯＳ法により形成する。次に、
前述の実施形態と同様の方法を用いて、３回のフォトリ
ソグラフィ工程とそれぞれのフォトリソグラフィ工程に
続く３回のイオン注入工程によって、低耐圧ＮＭＯＳ領
域４２５、高耐圧ＮＭＯＳ領域４２０、高耐圧ＰＭＯＳ
領域４３０に、それぞれ、低耐圧ＭＯＳ用Ｐウェル４１
５、高耐圧ＭＯＳ用Ｐウェル４０２、高耐圧ＭＯＳ用Ｎ
ウェル４０３を形成する〔図８（ａ）〕。それぞれのウ
ェルのイオン注入条件は、第３の実施形態における低耐
圧ＭＯＳ用Ｐウェル３１５、第１の実施形態における高
耐圧ＭＯＳ用Ｐウェル１０２、第１の実施形態における
高耐圧ＭＯＳ用Ｎウェル１０３形成のためのイオン注入
条件と同じである。
の実施形態について詳細に説明する。図８（ａ）〜図９
（ｆ）は、本発明の第４の実施形態の製造工程を説明す
るための工程順の断面図である。本実施形態の製造方法
によって製造されるＭＯＳ型半導体装置においては、低
耐圧ＮチャネルＭＯＳトランジスタ（低耐圧ＮＭＯ
Ｓ）、高耐圧ＮチャネルＭＯＳトランジスタ（高耐圧Ｎ
ＭＯＳ）および高耐圧ＰチャネルＭＯＳトランジスタ
（高耐圧ＰＭＯＳ）とが同一のＰ型半導体基板に混載さ
れる。まず、例えば、面指数（１００）、比抵抗１５Ω
・ｃｍのＰ型基板４０１に、膜厚５００ｎｍのフィール
ド酸化膜４０４をＬＯＣＯＳ法により形成する。次に、
前述の実施形態と同様の方法を用いて、３回のフォトリ
ソグラフィ工程とそれぞれのフォトリソグラフィ工程に
続く３回のイオン注入工程によって、低耐圧ＮＭＯＳ領
域４２５、高耐圧ＮＭＯＳ領域４２０、高耐圧ＰＭＯＳ
領域４３０に、それぞれ、低耐圧ＭＯＳ用Ｐウェル４１
５、高耐圧ＭＯＳ用Ｐウェル４０２、高耐圧ＭＯＳ用Ｎ
ウェル４０３を形成する〔図８（ａ）〕。それぞれのウ
ェルのイオン注入条件は、第３の実施形態における低耐
圧ＭＯＳ用Ｐウェル３１５、第１の実施形態における高
耐圧ＭＯＳ用Ｐウェル１０２、第１の実施形態における
高耐圧ＭＯＳ用Ｎウェル１０３形成のためのイオン注入
条件と同じである。
【００２７】次に、熱酸化によりゲート酸化膜４０７を
形成した後、ゲート酸化膜４０７の上にポリシリコン層
４０５を、例えばＣＶＤ法により３００ｎｍの膜厚に堆
積する。次いで、フォトエッチング法により、低耐圧Ｎ
ＭＯＳ領域４２５のポリシリコン層４０５をパターニン
グして第１のゲート電極４０５Ａを形成した後、第１の
ゲート電極４０５Ａをマスクとして、第３の実施形態に
おける低耐圧ＮＭＯＳのソース・ドレイン低濃度拡散層
３１６の形成工程と同条件で、イオン注入を行い〔図８
（ｂ）〕、ソース・ドレイン低濃度拡散層４１６を形成
する。この際、第１のゲート電極４０５Ａの上、高耐圧
ＮＭＯＳ領域４２０の上および高耐圧ＰＭＯＳ領域４３
０の上からフォトレジストを除去した状態でイオン注入
を行う。
形成した後、ゲート酸化膜４０７の上にポリシリコン層
４０５を、例えばＣＶＤ法により３００ｎｍの膜厚に堆
積する。次いで、フォトエッチング法により、低耐圧Ｎ
ＭＯＳ領域４２５のポリシリコン層４０５をパターニン
グして第１のゲート電極４０５Ａを形成した後、第１の
ゲート電極４０５Ａをマスクとして、第３の実施形態に
おける低耐圧ＮＭＯＳのソース・ドレイン低濃度拡散層
３１６の形成工程と同条件で、イオン注入を行い〔図８
（ｂ）〕、ソース・ドレイン低濃度拡散層４１６を形成
する。この際、第１のゲート電極４０５Ａの上、高耐圧
ＮＭＯＳ領域４２０の上および高耐圧ＰＭＯＳ領域４３
０の上からフォトレジストを除去した状態でイオン注入
を行う。
【００２８】次に、通常のフォトリソグラフィ法によ
り、低耐圧ＮＭＯＳ領域４２５上および高耐圧ＰＭＯＳ
領域４３０上を覆い、高耐圧ＮＭＯＳ領域４２０上にゲ
ート電極パターンを画成するフォトレジストパターン４
０６Ａを形成し、これをマスクとしてポリシリコン層４
０５をエッチングして第２のゲート電極４０５Ｂを形成
した後、フォトレジストパターン４０６Ａをマスクとし
て、第１の実施形態にて高耐圧ＮＭＯＳのソース・ドレ
イン低濃度拡散層１０８を形成した場合と同条件で、イ
オン注入を行って〔図８（ｃ）〕、ソース・ドレイン低
濃度拡散層４０８を形成する。次に、通常のフォトリソ
グラフィ法により、低耐圧ＮＭＯＳ領域４２５上および
高耐圧ＮＭＯＳ領域４２０上を覆い、高耐圧ＰＭＯＳ領
域４３０上にゲート電極パターンを画成するフォトレジ
ストパターン４０６Ｂを形成し、これをマスクとしてポ
リシリコン層４０５をエッチングして第３のゲート電極
４０５Ｃを形成した後、第１の実施形態にて高耐圧ＰＭ
ＯＳのソース・ドレイン低濃度拡散層１１３を形成した
場合と同条件で、イオン注入を行って〔図９（ｄ）〕、
ソース・ドレイン低濃度拡散層４１３を形成する〔図９
（ｅ）〕。
り、低耐圧ＮＭＯＳ領域４２５上および高耐圧ＰＭＯＳ
領域４３０上を覆い、高耐圧ＮＭＯＳ領域４２０上にゲ
ート電極パターンを画成するフォトレジストパターン４
０６Ａを形成し、これをマスクとしてポリシリコン層４
０５をエッチングして第２のゲート電極４０５Ｂを形成
した後、フォトレジストパターン４０６Ａをマスクとし
て、第１の実施形態にて高耐圧ＮＭＯＳのソース・ドレ
イン低濃度拡散層１０８を形成した場合と同条件で、イ
オン注入を行って〔図８（ｃ）〕、ソース・ドレイン低
濃度拡散層４０８を形成する。次に、通常のフォトリソ
グラフィ法により、低耐圧ＮＭＯＳ領域４２５上および
高耐圧ＮＭＯＳ領域４２０上を覆い、高耐圧ＰＭＯＳ領
域４３０上にゲート電極パターンを画成するフォトレジ
ストパターン４０６Ｂを形成し、これをマスクとしてポ
リシリコン層４０５をエッチングして第３のゲート電極
４０５Ｃを形成した後、第１の実施形態にて高耐圧ＰＭ
ＯＳのソース・ドレイン低濃度拡散層１１３を形成した
場合と同条件で、イオン注入を行って〔図９（ｄ）〕、
ソース・ドレイン低濃度拡散層４１３を形成する〔図９
（ｅ）〕。
【００２９】さらに、第１、第２、第３のゲート電極４
０５Ａ、４０５Ｂ、４０５Ｃの両側に、それぞれ、サイ
ドウォール４１０を形成し、これらのゲート電極および
サイドウォール４１０をマスクとして、低耐圧ＮＭＯＳ
と高耐圧ＮＭＯＳとにＮ＋型拡散層４０９を、高耐圧Ｐ
ＭＯＳにＰ＋型拡散層４１４を、それぞれヒ素、ＢＦ２
を、加速エネルギー：７０ｋｅＶ、ドーズ量：１х１０
１５ｃｍ−２程度で注入して、形成する〔図９
（ｆ）〕。図示は省略するが、その後、層間絶縁膜を形
成し、コンタクトホールを開口しＡｌ電極を形成するこ
とによって、本実施形態の半導体装置の製造工程が完了
する。
０５Ａ、４０５Ｂ、４０５Ｃの両側に、それぞれ、サイ
ドウォール４１０を形成し、これらのゲート電極および
サイドウォール４１０をマスクとして、低耐圧ＮＭＯＳ
と高耐圧ＮＭＯＳとにＮ＋型拡散層４０９を、高耐圧Ｐ
ＭＯＳにＰ＋型拡散層４１４を、それぞれヒ素、ＢＦ２
を、加速エネルギー：７０ｋｅＶ、ドーズ量：１х１０
１５ｃｍ−２程度で注入して、形成する〔図９
（ｆ）〕。図示は省略するが、その後、層間絶縁膜を形
成し、コンタクトホールを開口しＡｌ電極を形成するこ
とによって、本実施形態の半導体装置の製造工程が完了
する。
【００３０】本実施形態においては、低耐圧ＮＭＯＳと
高耐圧ＮＭＯＳのみではなく、拡散層の導電型が異なる
高耐圧ＰＭＯＳが混載されているが、フォトレジストを
適切に利用することによって、ゲート電極の突き抜けを
防止しながら、他のＭＯＳトランジスタのソース・ドレ
イン領域に影響を与えることなく、拡散層が形成されて
いる。即ち、本実施形態においては、第３の実施形態と
同様に、第１の拡散層形成において、フォトレジストを
除去した状態でのイオン注入が可能である。また、第
２、第３の拡散層形成のためのイオン注入においては、
それぞれ、第２のゲート電極４０５Ｂ、第３のゲート電
極４０５Ｃの直上にフォトレジストパターン４０６Ａ、
４０６Ｂが存在するために、高耐圧ＮＭＯＳおよび高耐
圧ＰＭＯＳのチャネル領域へのイオン突き抜けはない。
このとき、他のＭＯＳ領域は全面に渡ってそれぞれフォ
トレジストパターン４０６Ａ、４０６Ｂによって覆われ
ているので、他のＭＯＳ領域のソース・ドレイン領域に
イオンが注入されて、トランジスタ特性を変えてしまう
ということがない。また、低濃度拡散層４１６、４０
８、４１３は、それぞれ、ゲート電極４０５Ａ、４０５
Ｂ、４０５Ｃと自己整合的に形成される。
高耐圧ＮＭＯＳのみではなく、拡散層の導電型が異なる
高耐圧ＰＭＯＳが混載されているが、フォトレジストを
適切に利用することによって、ゲート電極の突き抜けを
防止しながら、他のＭＯＳトランジスタのソース・ドレ
イン領域に影響を与えることなく、拡散層が形成されて
いる。即ち、本実施形態においては、第３の実施形態と
同様に、第１の拡散層形成において、フォトレジストを
除去した状態でのイオン注入が可能である。また、第
２、第３の拡散層形成のためのイオン注入においては、
それぞれ、第２のゲート電極４０５Ｂ、第３のゲート電
極４０５Ｃの直上にフォトレジストパターン４０６Ａ、
４０６Ｂが存在するために、高耐圧ＮＭＯＳおよび高耐
圧ＰＭＯＳのチャネル領域へのイオン突き抜けはない。
このとき、他のＭＯＳ領域は全面に渡ってそれぞれフォ
トレジストパターン４０６Ａ、４０６Ｂによって覆われ
ているので、他のＭＯＳ領域のソース・ドレイン領域に
イオンが注入されて、トランジスタ特性を変えてしまう
ということがない。また、低濃度拡散層４１６、４０
８、４１３は、それぞれ、ゲート電極４０５Ａ、４０５
Ｂ、４０５Ｃと自己整合的に形成される。
【００３１】以上、本発明をその好適な実施の形態に基
づいて説明したが、本発明の半導体装置の製造方法は、
上述した実施の形態のみに制限されるものではなく，本
願発明の要旨を変更しない範囲で種々の変化を施したＭ
ＯＳ型半導体装置の製造方法も、本発明の範囲に含まれ
る。例えば、半導体基板にＰ型基板を用いたが、Ｎ型基
板を用いてもよいし、ＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタの組合せは自由に選択し
てよい。また、トランジスタの種類は３種類以下に制限
されない。さらに、トランジスタの拡散層の構造はＬＤ
Ｄ構造ではなく、ＤＤＤ（double diffused drain）構
造であってもよい。また、低耐圧ＮＭＯＳやＰＭＯＳは
シングルドレイン構造であってもよい。シングルドレイ
ン構造の場合には、拡散層内の抵抗を低くするために、
拡散層がＮ＋拡散層となるように最初から高濃度イオン
注入が行われる。また、上述の実施の形態においては、
イオン注入後や層間絶縁膜形成後などにおける熱処理に
ついての説明は省略したが、注入したイオンの活性化や
リフローのための熱処理は適切に行なわれる。さらに、
レトログレードウェルは、３回のイオン注入による形成
に限られるわけではなく、要求される耐圧に応じて、そ
れ以下の回数でもそれ以上の回数であってもよい。ま
た、レトログレードウェルだけではなく通常のウェルも
用い得る。また、ウェルは、ＭＯＳトランジスタ形成領
域全てに必ず必要なわけではなく、拡散層の導電型と半
導体基板の導電型とが異なるＭＯＳトランジスタ形成領
域では、適宜省略できる。
づいて説明したが、本発明の半導体装置の製造方法は、
上述した実施の形態のみに制限されるものではなく，本
願発明の要旨を変更しない範囲で種々の変化を施したＭ
ＯＳ型半導体装置の製造方法も、本発明の範囲に含まれ
る。例えば、半導体基板にＰ型基板を用いたが、Ｎ型基
板を用いてもよいし、ＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタの組合せは自由に選択し
てよい。また、トランジスタの種類は３種類以下に制限
されない。さらに、トランジスタの拡散層の構造はＬＤ
Ｄ構造ではなく、ＤＤＤ（double diffused drain）構
造であってもよい。また、低耐圧ＮＭＯＳやＰＭＯＳは
シングルドレイン構造であってもよい。シングルドレイ
ン構造の場合には、拡散層内の抵抗を低くするために、
拡散層がＮ＋拡散層となるように最初から高濃度イオン
注入が行われる。また、上述の実施の形態においては、
イオン注入後や層間絶縁膜形成後などにおける熱処理に
ついての説明は省略したが、注入したイオンの活性化や
リフローのための熱処理は適切に行なわれる。さらに、
レトログレードウェルは、３回のイオン注入による形成
に限られるわけではなく、要求される耐圧に応じて、そ
れ以下の回数でもそれ以上の回数であってもよい。ま
た、レトログレードウェルだけではなく通常のウェルも
用い得る。また、ウェルは、ＭＯＳトランジスタ形成領
域全てに必ず必要なわけではなく、拡散層の導電型と半
導体基板の導電型とが異なるＭＯＳトランジスタ形成領
域では、適宜省略できる。
【００３２】
【発明の効果】以上説明したように、本発明によるＭＯ
Ｓ型半導体装置の製造方法は、フォトレジストパターン
をマスクとしてゲート電極を形成した後、そのフォトレ
ジストパターンをマスクとして高エネルギーのイオン注
入を行ってソース・ドレイン領域を構成する低濃度拡散
層を形成するものであるので、高耐圧ＭＯＳ用の深ジャ
ンクションの拡散層をチャネル領域ヘのイオン突き抜け
を防止しつつ自己整合法にて形成することが可能にな
る。
Ｓ型半導体装置の製造方法は、フォトレジストパターン
をマスクとしてゲート電極を形成した後、そのフォトレ
ジストパターンをマスクとして高エネルギーのイオン注
入を行ってソース・ドレイン領域を構成する低濃度拡散
層を形成するものであるので、高耐圧ＭＯＳ用の深ジャ
ンクションの拡散層をチャネル領域ヘのイオン突き抜け
を防止しつつ自己整合法にて形成することが可能にな
る。
【図１】本発明の第１の実施形態を説明するための工程
順の断面図（その１）。
順の断面図（その１）。
【図２】本発明の第１の実施形態を説明するための工程
順の断面図（その２）。
順の断面図（その２）。
【図３】本発明の第１の実施形態を説明するための工程
順の断面図（その３）。
順の断面図（その３）。
【図４】本発明の第２の実施形態を説明するための工程
順の断面図（その１）。
順の断面図（その１）。
【図５】本発明の第２の実施形態を説明するための工程
順の断面図（その２）。
順の断面図（その２）。
【図６】本発明の第３の実施形態を説明するための工程
順の断面図（その１）。
順の断面図（その１）。
【図７】本発明の第３の実施形態を説明するための工程
順の断面図（その２）。
順の断面図（その２）。
【図８】本発明の第４の実施形態を説明するための工程
順の断面図（その１）。
順の断面図（その１）。
【図９】本発明の第４の実施形態を説明するための工程
順の断面図（その２）。
順の断面図（その２）。
１０１、２０１、３０１、４０１ Ｐ型基板 １０２、２０２、３０２、４０２ 高耐圧ＭＯＳ用Ｐウ
ェル １０３、４０３ 高耐圧ＭＯＳ用Ｎウェル １０４、２０４、３０４、４０４ フィールド酸化膜 １０５、２０５、３０５、４０５ ポリシリコン層 １０５Ａ、２０５Ａ、３０５Ａ、４０５Ａ 第１のゲー
ト電極 １０５Ｂ、２０５Ｂ、３０５Ｂ、４０５Ｂ 第２のゲー
ト電極 ４０５Ｃ 第３のゲート電極 １０６、１０６Ａ、２０６、２０６Ａ、３０６、３０６
Ａ、４０６、４０６Ａ、４０６Ｂ フォトレジストパタ
ーン １０７、２０７、３０７、４０７ ゲート酸化膜 １０８、３０８、４０８ 高耐圧ＮＭＯＳのソース・ド
レイン低濃度拡散層 ２０８ 第１の高耐圧ＮＭＯＳのソース・ドレイン低濃
度拡散層 ２０８Ａ 第２の高耐圧ＮＭＯＳのソース・ドレイン低
濃度拡散層 １０９、２０９、３０９、４０９ 高耐圧ＮＭＯＳのＮ
＋型拡散層 １１０、２１０、３１０、４１０ サイドウォール １１１ 層間絶縁膜 １１２ Ａｌ電極 １１３、４１３ 高耐圧ＰＭＯＳのソース・ドレイン低
濃度拡散層 １１４、４１４ 高耐圧ＰＭＯＳのＰ＋型拡散層 ３１５、４１５ 低耐圧ＭＯＳ用Ｐウェル ３１６、４１６ 低耐圧ＮＭＯＳのソース・ドレイン低
濃度拡散層 １２０、３２０、４２０ 高耐圧ＮＭＯＳ領域 ２２０ 第１の高耐圧ＮＭＯＳ領域 ２２１ 第２の高耐圧ＮＭＯＳ領域 ３２５、４２５ 低耐圧ＮＭＯＳ領域 １３０、４３０ 高耐圧ＰＭＯＳ領域
ェル １０３、４０３ 高耐圧ＭＯＳ用Ｎウェル １０４、２０４、３０４、４０４ フィールド酸化膜 １０５、２０５、３０５、４０５ ポリシリコン層 １０５Ａ、２０５Ａ、３０５Ａ、４０５Ａ 第１のゲー
ト電極 １０５Ｂ、２０５Ｂ、３０５Ｂ、４０５Ｂ 第２のゲー
ト電極 ４０５Ｃ 第３のゲート電極 １０６、１０６Ａ、２０６、２０６Ａ、３０６、３０６
Ａ、４０６、４０６Ａ、４０６Ｂ フォトレジストパタ
ーン １０７、２０７、３０７、４０７ ゲート酸化膜 １０８、３０８、４０８ 高耐圧ＮＭＯＳのソース・ド
レイン低濃度拡散層 ２０８ 第１の高耐圧ＮＭＯＳのソース・ドレイン低濃
度拡散層 ２０８Ａ 第２の高耐圧ＮＭＯＳのソース・ドレイン低
濃度拡散層 １０９、２０９、３０９、４０９ 高耐圧ＮＭＯＳのＮ
＋型拡散層 １１０、２１０、３１０、４１０ サイドウォール １１１ 層間絶縁膜 １１２ Ａｌ電極 １１３、４１３ 高耐圧ＰＭＯＳのソース・ドレイン低
濃度拡散層 １１４、４１４ 高耐圧ＰＭＯＳのＰ＋型拡散層 ３１５、４１５ 低耐圧ＭＯＳ用Ｐウェル ３１６、４１６ 低耐圧ＮＭＯＳのソース・ドレイン低
濃度拡散層 １２０、３２０、４２０ 高耐圧ＮＭＯＳ領域 ２２０ 第１の高耐圧ＮＭＯＳ領域 ２２１ 第２の高耐圧ＮＭＯＳ領域 ３２５、４２５ 低耐圧ＮＭＯＳ領域 １３０、４３０ 高耐圧ＰＭＯＳ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD04 DD43 DD63 DD91 EE09 GG09 GG10 GG14 GG18 5F048 AA03 AA05 AC01 AC03 BA01 BB05 BB12 BC06 BC07 BC18 BC19 BD04 BE03 BE04 BF02 DA17 DA25
Claims (9)
- 【請求項１】 低ドーズ量の不純物導入と、前記低ドー
ズ量の不純物導入時より低エネルギーで行われる高ドー
ズ量の不純物導入とによって第１導電型高耐圧トランジ
スタのソース・ドレイン領域を形成するＭＯＳ型半導体
装置の製造方法において、低ドーズ量の不純物導入を、
第１ゲート電極上をフォトレジストで被覆した状態で行
うことを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項２】 （１）半導体基板上にゲート絶縁膜を介
して導電体を形成する工程と、（２）前記導電体上にフ
ォトレジストパターンを形成する工程と、（３）前記フ
ォトレジストパターンをマスクとして前記導電体をパタ
ーニングして第１導電型高耐圧トランジスタの形成領域
に第１ゲート電極を形成する工程と、（４）前記第１ゲ
ート電極上に前記フォトレジストパターンが被着された
状態において、第１導電型不純物を第１の加速エネルギ
ーにて低ドーズ量でイオン注入する工程と、（５）前記
第１ゲート電極の側面にサイドウォールを形成する工程
と、（６）前記第１ゲート電極および前記サイドウォー
ルをマスクとして、第１導電型不純物を前記第１の加速
エネルギーより低い第２の加速エネルギーにて高ドーズ
量でイオン注入する工程と、を含むことを特徴とするＭ
ＯＳ型半導体装置の製造方法。 - 【請求項３】 同一半導体基板上に、前記第１導電型高
耐圧トランジスタとは異なる種類のトランジスタが、前
記第１ゲート電極と同一層の導電体を用い前記第１ゲー
ト電極とは異なるリソグラフィ工程においてパターニン
グされた第２ゲート電極を用いて形成されることを特徴
とする請求項１または２記載のＭＯＳ型半導体装置の製
造方法。 - 【請求項４】 前記第１導電型高耐圧トランジスタとは
異なる種類の前記トランジスタが、前記第１導電型高耐
圧トランジスタとは異なる耐圧を有する第１導電型高耐
圧トランジスタ、および／または、第１導電型低耐圧ト
ランジスタ、および／または、第２導電型トランジスタ
であることを特徴とする請求項３記載のＭＯＳ型半導体
装置の製造方法。 - 【請求項５】 前記第１導電型高耐圧トランジスタとは
異なる種類の前記トランジスタが、前記第１導電型高耐
圧トランジスタとは異なる耐圧を有する第１導電型第２
高耐圧トランジスタ、または、第１導電型低耐圧トラン
ジスタであって、前記第１導電型第２高耐圧トランジス
タ、または、前記第１導電型低耐圧トランジスタのソー
ス・ドレイン領域の形成工程の少なくとも一部は、前記
第１導電型高耐圧トランジスタを形成する際の高ドーズ
量の不純物導入工程と共通になされることを特徴とする
請求項３記載のＭＯＳ型半導体装置の製造方法。 - 【請求項６】 前記第１導電型第２高耐圧トランジス
タ、または、前記第１導電型低耐圧トランジスタがＬＤ
Ｄ構造を有するものであることを特徴とする請求項５記
載のＭＯＳ型半導体装置の製造方法。 - 【請求項７】 前記第１導電型高耐圧トランジスタとは
異なる種類の前記トランジスタが、ＬＤＤ構造を有する
第２導電型高耐圧トランジスタであることを特徴とする
請求項３記載のＭＯＳ型半導体装置の製造方法。 - 【請求項８】 前記第２導電型高耐圧トランジスタのソ
ース・ドレイン領域が、低ドーズ量の不純物導入と、前
記低ドーズ量の不純物導入時より低エネルギーで行われ
る高ドーズ量の不純物導入とによって形成されることを
特徴とする請求項７記載のＭＯＳ型半導体装置の製造方
法。 - 【請求項９】 前記第１ゲート電極がポリシリコンによ
り形成されることを特徴とする請求項１〜８のいずれか
に記載のＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001171983A JP2002368123A (ja) | 2001-06-07 | 2001-06-07 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001171983A JP2002368123A (ja) | 2001-06-07 | 2001-06-07 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368123A true JP2002368123A (ja) | 2002-12-20 |
Family
ID=19013672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001171983A Pending JP2002368123A (ja) | 2001-06-07 | 2001-06-07 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002368123A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032654A (ja) * | 2004-07-16 | 2006-02-02 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2010067748A (ja) * | 2008-09-10 | 2010-03-25 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8878301B2 (en) | 2010-09-09 | 2014-11-04 | Renesas Electronics Corporation | Semiconductor device with transistors having different source/drain region depths |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63272066A (ja) * | 1987-04-30 | 1988-11-09 | Nec Corp | 半導体装置の製造方法 |
| JPH08204021A (ja) * | 1995-01-20 | 1996-08-09 | Sony Corp | 半導体装置およびその製造方法 |
| JPH11121743A (ja) * | 1997-10-15 | 1999-04-30 | Nec Corp | 半導体装置の製造方法 |
| JP2002124668A (ja) * | 2000-10-18 | 2002-04-26 | Sony Corp | 半導体装置の製造方法 |
-
2001
- 2001-06-07 JP JP2001171983A patent/JP2002368123A/ja active Pending
Patent Citations (4)
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| US8878301B2 (en) | 2010-09-09 | 2014-11-04 | Renesas Electronics Corporation | Semiconductor device with transistors having different source/drain region depths |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100823 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110726 |