JPH063808B2 - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH063808B2 JPH063808B2 JP62139132A JP13913287A JPH063808B2 JP H063808 B2 JPH063808 B2 JP H063808B2 JP 62139132 A JP62139132 A JP 62139132A JP 13913287 A JP13913287 A JP 13913287A JP H063808 B2 JPH063808 B2 JP H063808B2
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ＭＯＳ型半導体装置の製造方法に関し、特
に、埋め込みチャネル型のＭＯＳ型半導体装置の製造方
法に関する。
に、埋め込みチャネル型のＭＯＳ型半導体装置の製造方
法に関する。
（従来の技術） 埋め込みチャネル型のＰＭＯＳ型ＦＥＴを備えた半導体
装置において、ソースとドレインの間にパンチスルーが
生じるのを防ぐため、チャネルのＰＮ接合深さ位置に、
ソース・ドレインと逆タイプの拡散層を形成し、その拡
散層をパンチスルーストップとして機能させる方法があ
る。
装置において、ソースとドレインの間にパンチスルーが
生じるのを防ぐため、チャネルのＰＮ接合深さ位置に、
ソース・ドレインと逆タイプの拡散層を形成し、その拡
散層をパンチスルーストップとして機能させる方法があ
る。
第５図はその一例としてのＰＭＯＳ型ＦＥＴを示すもの
である（Dig.of VLSI Symp.p62-63,(1985))。同図にお
いて、１０１はＮウェル、１０２はソース・ドレイン領
域（Ｐ＋）、１０３はカウンタドーピング層（Ｐ）、１
０４はパンチスルーストップ（Ｎ＋）、１０５は酸化
膜、１０６はゲート（Ｎ＋）、１０７はゲート側壁とし
てのスペーサを示す。
である（Dig.of VLSI Symp.p62-63,(1985))。同図にお
いて、１０１はＮウェル、１０２はソース・ドレイン領
域（Ｐ＋）、１０３はカウンタドーピング層（Ｐ）、１
０４はパンチスルーストップ（Ｎ＋）、１０５は酸化
膜、１０６はゲート（Ｎ＋）、１０７はゲート側壁とし
てのスペーサを示す。
上記パンチスルーストップ（Ｎ＋）１０４は、例えば、
１３０KeVという高エネルギーで、１．０×１０12cm-2
という低ドーズのリンイオンをイオン注入することによ
り形成される。
１３０KeVという高エネルギーで、１．０×１０12cm-2
という低ドーズのリンイオンをイオン注入することによ
り形成される。
このように、従来は、上記パンチスルーストップ
（Ｎ＋）１０４は、、高加速、低ドーズのイオン注入に
よって形成されていた。このようにしていたのは、上記
パンチスルーストップ１０４としてのＮ＋層の存在下に
おいても、ゲートしきい値電圧が変わらないようにする
ためである。すなわち、上記Ｎ＋層が、浅くなるか、あ
るいは高濃度になると、そのＮ＋層の近傍でチャネルが
オフしてしまう。この場合においては、より深い電圧を
ゲート電極にかけないとチャネルがオンしない。つま
り、ゲートしきい値電圧が非常に深くなってしまう。こ
の原因は、上記パンチスルーストップ１０４としてのＮ
＋層と、それと逆タイプのソース・ドレイン領域１０２
としてのＰ＋層との、イオン注入時のオフセット量（ス
ペーサ１０７の幅に相当）が、例えば０．２５μｍもあ
り、高濃度のソース・ドレインＰ＋領域が上記Ｎ＋層を
補償できず、そのため幅広いＮ＋層が残ってしまうこと
に起因する。
（Ｎ＋）１０４は、、高加速、低ドーズのイオン注入に
よって形成されていた。このようにしていたのは、上記
パンチスルーストップ１０４としてのＮ＋層の存在下に
おいても、ゲートしきい値電圧が変わらないようにする
ためである。すなわち、上記Ｎ＋層が、浅くなるか、あ
るいは高濃度になると、そのＮ＋層の近傍でチャネルが
オフしてしまう。この場合においては、より深い電圧を
ゲート電極にかけないとチャネルがオンしない。つま
り、ゲートしきい値電圧が非常に深くなってしまう。こ
の原因は、上記パンチスルーストップ１０４としてのＮ
＋層と、それと逆タイプのソース・ドレイン領域１０２
としてのＰ＋層との、イオン注入時のオフセット量（ス
ペーサ１０７の幅に相当）が、例えば０．２５μｍもあ
り、高濃度のソース・ドレインＰ＋領域が上記Ｎ＋層を
補償できず、そのため幅広いＮ＋層が残ってしまうこと
に起因する。
しかしながら、上述のような高加速、低ドーズのイオン
注入には以下のような各種の難点があった。即ち、１３
０KeVのような高加速のイオン注入では、Ｎチャネルト
ランジスタの低濃度ドレイン（ＬＤＤ）Ｎ−形成用のイ
オン注入と兼ねることができない。そのため、ＰＥＰ
（写真蝕刻工程）及びイオン注入工程の工程増加とな
り、コスト高となる。さらに、高加速に起因して、イオ
ン注入時にマスクとして用いたゲート電極を突き抜け、
チャネル中に入り込んでしまう。このため、素子として
の信頼性にも問題が生じる。また、上記１．０×１０12
cm-2という低ドーズは、濃度にすると１０16cm-3台であ
り、チャネル領域よりも低濃度である。このような低ド
ーズでは、ソース・ドレインＰ＋層の拡散のブロックに
もならず、しかもソース・ドレインからチャネル側に伸
びる空乏層もさほど抑えることができず、そのため短チ
ャネル効果防止の力は小さい。
注入には以下のような各種の難点があった。即ち、１３
０KeVのような高加速のイオン注入では、Ｎチャネルト
ランジスタの低濃度ドレイン（ＬＤＤ）Ｎ−形成用のイ
オン注入と兼ねることができない。そのため、ＰＥＰ
（写真蝕刻工程）及びイオン注入工程の工程増加とな
り、コスト高となる。さらに、高加速に起因して、イオ
ン注入時にマスクとして用いたゲート電極を突き抜け、
チャネル中に入り込んでしまう。このため、素子として
の信頼性にも問題が生じる。また、上記１．０×１０12
cm-2という低ドーズは、濃度にすると１０16cm-3台であ
り、チャネル領域よりも低濃度である。このような低ド
ーズでは、ソース・ドレインＰ＋層の拡散のブロックに
もならず、しかもソース・ドレインからチャネル側に伸
びる空乏層もさほど抑えることができず、そのため短チ
ャネル効果防止の力は小さい。
（発明が解決しようとする問題点） このように、従来は、ゲートしきい値電圧が変わらない
ようにするため、パンチスルーストップを深い位置に低
濃度のものとして形成すべく、高加速、低ドーズのイオ
ン注入を行なっていた。しかしながら、そのようなイオ
ン注入及びそれによって得られるパンチスルーストップ
には、工程数の増加、素子の信頼性の低下、及び短チャ
ネル効果防止力が小さい等の難点があった。
ようにするため、パンチスルーストップを深い位置に低
濃度のものとして形成すべく、高加速、低ドーズのイオ
ン注入を行なっていた。しかしながら、そのようなイオ
ン注入及びそれによって得られるパンチスルーストップ
には、工程数の増加、素子の信頼性の低下、及び短チャ
ネル効果防止力が小さい等の難点があった。
本発明の目的は、パンチスルーストップとしてのＮ層を
浅い位置に高濃度のものとして形成しても、ゲートしき
い値電圧の変更をもたらすことのない、半導体装置の製
造方法を提供することにある。
浅い位置に高濃度のものとして形成しても、ゲートしき
い値電圧の変更をもたらすことのない、半導体装置の製
造方法を提供することにある。
（問題点を解決するための手段） 本発明の第１の発明は、埋め込みチャネル型ＰＭＯＳ型
半導体装置を製造するＭＯＳ型半導体装置の製造方法に
おいて； 半導体基板におけるＮ型領域の表面の近傍に、Ｐ型の不
純物イオンを注入することにより、前記表面の下側にＰ
型の不純物層により構成した埋め込みチャネルを形成す
る工程と； 前記埋め込みチャネルの表面にゲート酸化膜を介してゲ
ート電極を形成する工程と； 前記ゲート電極をマスクとして前記埋め込みチャネル及
び前記Ｎ型領域内にＮ型不純物を注入して、前記Ｎ型領
域の表面近傍にＮガード層を形成する工程と； 前記ゲート電極の周囲に酸化膜を形成する工程と； 前記ゲート電極及び前記酸化膜をマスクとしてＰ型不純
物を前記Ｎ型領域内に注入することにより、前記Ｎガー
ド層のうち前記酸化膜下の部分はそのままとして、その
そのままとした部分の外側部分にソース・ドレイン層を
形成する工程と； その後の熱処理によって前記ソース・ドレイン層を内側
に拡散させ前記Ｎカード層をＰ型にする工程と； を備えることを特徴として構成される。
半導体装置を製造するＭＯＳ型半導体装置の製造方法に
おいて； 半導体基板におけるＮ型領域の表面の近傍に、Ｐ型の不
純物イオンを注入することにより、前記表面の下側にＰ
型の不純物層により構成した埋め込みチャネルを形成す
る工程と； 前記埋め込みチャネルの表面にゲート酸化膜を介してゲ
ート電極を形成する工程と； 前記ゲート電極をマスクとして前記埋め込みチャネル及
び前記Ｎ型領域内にＮ型不純物を注入して、前記Ｎ型領
域の表面近傍にＮガード層を形成する工程と； 前記ゲート電極の周囲に酸化膜を形成する工程と； 前記ゲート電極及び前記酸化膜をマスクとしてＰ型不純
物を前記Ｎ型領域内に注入することにより、前記Ｎガー
ド層のうち前記酸化膜下の部分はそのままとして、その
そのままとした部分の外側部分にソース・ドレイン層を
形成する工程と； その後の熱処理によって前記ソース・ドレイン層を内側
に拡散させ前記Ｎカード層をＰ型にする工程と； を備えることを特徴として構成される。
本発明の第２の発明は、半導体基板におけるＣＭＯＳを
形成するためのＮ型領域及びＰ型領域にそれぞれチャネ
ルを有するＣＭＯＳ半導体装置を製造するＭＯＳ型半導
体装置の製造方法において； 前記半導体基板における前記Ｎ型領域の表面の近傍に、
Ｐ型の不純物イオンを注入することにより、前記表面の
下側にＰ型の不純物層により構成した埋め込みチャネル
を形成する工程と； 前記半導体基板の前記Ｎ及びＰ型領域の表面にゲート酸
化膜を介してそれぞれゲート電極を形成する工程と； 前記各ゲート電極をマスクとして前記Ｎ及びＰ型領域内
にＮ型不純物を注入して、前記Ｎ型領域の表面近傍にＮ
ガード層を、また前記Ｐ型領域の表面近傍に低濃度ドレ
インＮ層を同時に形成する工程と； 前記各ゲート電極の周囲にそれぞれ酸化膜を形成する工
程と； 前記ゲート電極及び前記酸化膜をマスクとして前記Ｎ型
領域にはＰ型不純物を、前記Ｐ型領域にはＮ型不純物を
注入することにより、前記Ｎガード層及び前記低濃度ド
レインＮ層のうち前記各酸化膜下の部分はそのままとし
て、それらのそのままとした部分の外側部分にソース・
ドレイン層をそれぞれ形成する工程と； その後の熱処理によって前記ソース・ドレイン層を内側
に拡散させ前記Ｎガード層をＰ型にする工程と を備えるものとして構成される。
形成するためのＮ型領域及びＰ型領域にそれぞれチャネ
ルを有するＣＭＯＳ半導体装置を製造するＭＯＳ型半導
体装置の製造方法において； 前記半導体基板における前記Ｎ型領域の表面の近傍に、
Ｐ型の不純物イオンを注入することにより、前記表面の
下側にＰ型の不純物層により構成した埋め込みチャネル
を形成する工程と； 前記半導体基板の前記Ｎ及びＰ型領域の表面にゲート酸
化膜を介してそれぞれゲート電極を形成する工程と； 前記各ゲート電極をマスクとして前記Ｎ及びＰ型領域内
にＮ型不純物を注入して、前記Ｎ型領域の表面近傍にＮ
ガード層を、また前記Ｐ型領域の表面近傍に低濃度ドレ
インＮ層を同時に形成する工程と； 前記各ゲート電極の周囲にそれぞれ酸化膜を形成する工
程と； 前記ゲート電極及び前記酸化膜をマスクとして前記Ｎ型
領域にはＰ型不純物を、前記Ｐ型領域にはＮ型不純物を
注入することにより、前記Ｎガード層及び前記低濃度ド
レインＮ層のうち前記各酸化膜下の部分はそのままとし
て、それらのそのままとした部分の外側部分にソース・
ドレイン層をそれぞれ形成する工程と； その後の熱処理によって前記ソース・ドレイン層を内側
に拡散させ前記Ｎガード層をＰ型にする工程と を備えるものとして構成される。
（作用） ＰＭＯＳ型半導体装置を製造するための本発明の第１の
発明においては、ゲート電極をマスクとしてＮガード層
を形成し、次にゲート電極及びそのまわりの酸化膜をマ
スクとしてソース・ドレイン層を形成するようにしてい
る。そのため、Ｎガード層は酸化膜下の部分が、その酸
化膜と等しい薄いものとして残存する。このようにＮガ
ード層が薄いものとして残存し、その後の熱処理によっ
て前記ソース・ドレイン層を内側に拡散させ前記Ｎガー
ド層をＰ型にするため、Ｎガード層を形成する際にＮ型
不純物を低エネルギー及び高ドーズ状態で注入して形成
しても、しきい値電圧が深くなることは避けられる。し
かも、Ｎガード層を高濃度のものとして形成したので、
そのＮガード層は、ソース・ドレイン層の拡散のブロッ
クとして十分に機能し、短チャネル効果防止能力が向上
する。さらに、低エネルギーでＮ型不純物を注入するこ
とにより、そのＮ型不純物がスマクとしてのゲート電極
及び酸化物を突き抜けてチャネル領域に入り込むことは
確実に防止され、素子としての信頼性が高められる。
発明においては、ゲート電極をマスクとしてＮガード層
を形成し、次にゲート電極及びそのまわりの酸化膜をマ
スクとしてソース・ドレイン層を形成するようにしてい
る。そのため、Ｎガード層は酸化膜下の部分が、その酸
化膜と等しい薄いものとして残存する。このようにＮガ
ード層が薄いものとして残存し、その後の熱処理によっ
て前記ソース・ドレイン層を内側に拡散させ前記Ｎガー
ド層をＰ型にするため、Ｎガード層を形成する際にＮ型
不純物を低エネルギー及び高ドーズ状態で注入して形成
しても、しきい値電圧が深くなることは避けられる。し
かも、Ｎガード層を高濃度のものとして形成したので、
そのＮガード層は、ソース・ドレイン層の拡散のブロッ
クとして十分に機能し、短チャネル効果防止能力が向上
する。さらに、低エネルギーでＮ型不純物を注入するこ
とにより、そのＮ型不純物がスマクとしてのゲート電極
及び酸化物を突き抜けてチャネル領域に入り込むことは
確実に防止され、素子としての信頼性が高められる。
ＣＭＯＳ型半導体装置を得るための本発明の第２の発明
においては、上述の第１の発明によって得られる作用が
得られるほか、以下の作用が期待される。即ち、ＮＭＯ
Ｓ型半導体装置を製造するには低濃度ドレイン（ＬＤ
Ｄ）Ｎ−層を形成するために、Ｎ型不純物を注入する必
要がある。そのＮ型不純物の注入は低エネルギーで低加
速で行なう必要がある。而して、ＰＭＯＳ型半導体装置
の製造工程において、Ｎガード層を形成するのに、上述
したようにＮ型不純物を低エネルギー状態で注入するよ
うにしている。そのため、このＮガード層を形成する工
程と、ＬＤＤＮ−層を形成する工程とを兼用することが
できる。これにより、少ない工程数でＣＭＯＳ型半導体
装置が製造される。
においては、上述の第１の発明によって得られる作用が
得られるほか、以下の作用が期待される。即ち、ＮＭＯ
Ｓ型半導体装置を製造するには低濃度ドレイン（ＬＤ
Ｄ）Ｎ−層を形成するために、Ｎ型不純物を注入する必
要がある。そのＮ型不純物の注入は低エネルギーで低加
速で行なう必要がある。而して、ＰＭＯＳ型半導体装置
の製造工程において、Ｎガード層を形成するのに、上述
したようにＮ型不純物を低エネルギー状態で注入するよ
うにしている。そのため、このＮガード層を形成する工
程と、ＬＤＤＮ−層を形成する工程とを兼用することが
できる。これにより、少ない工程数でＣＭＯＳ型半導体
装置が製造される。
（実施例） 以下、本発明の実施例を第１図（ａ）〜（ｈ）を参照し
て説明する。
て説明する。
第１図（ａ）に示すように、不純物濃度１×１０15cm-3
のＰ型の単結晶シリコン基板１の表面に、フォトレジス
トをマスクとして、リンイオン及びホウ素イオンを注入
し、熱処理により活性化し、Ｎウェル２及びＰウェル３
を形成する。Ｎウェル２はＰチャネルトランジスタ領域
になり、Ｐウェル３はＮチャネルトランジスタ領域にな
る。
のＰ型の単結晶シリコン基板１の表面に、フォトレジス
トをマスクとして、リンイオン及びホウ素イオンを注入
し、熱処理により活性化し、Ｎウェル２及びＰウェル３
を形成する。Ｎウェル２はＰチャネルトランジスタ領域
になり、Ｐウェル３はＮチャネルトランジスタ領域にな
る。
次に、第１図（ｂ）に示すように、Ｎウェル２及びＰウ
ェル３の表面に、シリコン窒化膜を用いた選択酸化法に
よりフィールド酸化膜４を形成する。つづいて、フィー
ルド酸化膜４で挟まれた基板１の素子領域に厚さ１５０
Åのゲート酸化膜５を形成する。この後、ソースドレイ
ン間のパンチスルー防止及び希望のゲートしきい値電圧
が得られるようにするため、Ｎチャネルトランジスタの
素子領域にはホウ素イオン６を、Ｐチャネルトランジス
タの素子領域にはリンイオン７、ヒ素イオン８及びホウ
素イオン９をイオン注入する。これらのイオン注入によ
りＰＭＯＳのチャネルのＰＮ接合は深さ８００Åの位置
に形成される。
ェル３の表面に、シリコン窒化膜を用いた選択酸化法に
よりフィールド酸化膜４を形成する。つづいて、フィー
ルド酸化膜４で挟まれた基板１の素子領域に厚さ１５０
Åのゲート酸化膜５を形成する。この後、ソースドレイ
ン間のパンチスルー防止及び希望のゲートしきい値電圧
が得られるようにするため、Ｎチャネルトランジスタの
素子領域にはホウ素イオン６を、Ｐチャネルトランジス
タの素子領域にはリンイオン７、ヒ素イオン８及びホウ
素イオン９をイオン注入する。これらのイオン注入によ
りＰＭＯＳのチャネルのＰＮ接合は深さ８００Åの位置
に形成される。
次に、全面に、第１図（ｃ）に示すように、多結晶シリ
コン層１０Ａを５０００Åの厚さに堆積する。この多結
晶シリコン層１０Ａをフォトレジストをマスクとして反
応性イオンエッチング（ＲＩＥ）法によりエッチング
し、第１図（ｃ）に示すように、ゲート電極１０を形成
する。ただし、前記多結晶シリコン膜１０Ａは、エッチ
ングする前にオキシ塩化リン（ＰＯＣｌ３）は拡散によ
り抵抗が下げられ、メタリックな導体として使用可能に
構成されている。ゲート電極として用いられる多結晶シ
リコン膜は、このようにリンが拡散されており、Ｎタイ
プであるので、基板素子領域との仕事関数の違いによ
り、−０．８Ｖ程度のゲートしきい値電圧をもつＰチャ
ネルトランジスタを形成しようとすると、第１図（ｃ）
の右半に示すように、チャネル領域にＰ層１１ＡとＮ層
（Ｎウェル２）との境界としてのＰＮ接合１１ができる
埋め込みタイプとなる。
コン層１０Ａを５０００Åの厚さに堆積する。この多結
晶シリコン層１０Ａをフォトレジストをマスクとして反
応性イオンエッチング（ＲＩＥ）法によりエッチング
し、第１図（ｃ）に示すように、ゲート電極１０を形成
する。ただし、前記多結晶シリコン膜１０Ａは、エッチ
ングする前にオキシ塩化リン（ＰＯＣｌ３）は拡散によ
り抵抗が下げられ、メタリックな導体として使用可能に
構成されている。ゲート電極として用いられる多結晶シ
リコン膜は、このようにリンが拡散されており、Ｎタイ
プであるので、基板素子領域との仕事関数の違いによ
り、−０．８Ｖ程度のゲートしきい値電圧をもつＰチャ
ネルトランジスタを形成しようとすると、第１図（ｃ）
の右半に示すように、チャネル領域にＰ層１１ＡとＮ層
（Ｎウェル２）との境界としてのＰＮ接合１１ができる
埋め込みタイプとなる。
次に、第１図（ｄ）に示すように、ゲート電極１０をマ
スクとしてリンイオン１２を７０KeVで４×１０13m-2注
入する。
スクとしてリンイオン１２を７０KeVで４×１０13m-2注
入する。
この注入されたリンイオン１２は、熱処理により、第１
図（ｅ）に示すように、Ｎチャネルトランジスタ側（左
側）ではＬＤＤのＮ-領域１３を形成し、Ｐチャネルト
ランジスタ側（右側）ではＮ-1ガード層１４を形成す
る。ＬＤＤのＮ−１領域１３は、ドレイン近傍の電界を
弱め、ホットキャリアの発生を低減させる。Ｎ-1ガード
層１４は、後に形成するＰ＋タイプのソース・ドレイン
拡散層のチャネル側への入り込みを抑える。
図（ｅ）に示すように、Ｎチャネルトランジスタ側（左
側）ではＬＤＤのＮ-領域１３を形成し、Ｐチャネルト
ランジスタ側（右側）ではＮ-1ガード層１４を形成す
る。ＬＤＤのＮ−１領域１３は、ドレイン近傍の電界を
弱め、ホットキャリアの発生を低減させる。Ｎ-1ガード
層１４は、後に形成するＰ＋タイプのソース・ドレイン
拡散層のチャネル側への入り込みを抑える。
次に、第１図（ｅ）に示す中間段階の半導体装置を、９
００℃のＯ２雰囲気中で６０分解化する。これにより、
多結晶シリコンゲート電極１０，１０の周囲には約０．
１μｍの厚さにシリコン酸化膜１５が成長する。
００℃のＯ２雰囲気中で６０分解化する。これにより、
多結晶シリコンゲート電極１０，１０の周囲には約０．
１μｍの厚さにシリコン酸化膜１５が成長する。
第１図（ｆ）には、Ｐチャネルトランジスタ側（右側）
のゲート電極１０の周囲にシリコン酸化膜１５が成長し
た状態を示す。この状態において、Ｐチャネルトランジ
スタ側においては、ゲート電極１０及びシリコン酸化膜
１５をマスクにして、フッ化ホウ素イオン（ＢＦ２ ＋）
を５×１０15cm-2注入し、熱処理する。これにより、第
１図（ｇ）に示すように、Ｐ＋タイプのソース・ドレイ
ン拡散層１６が形成される。その形成に伴い、Ｎ−ガー
ド層１４は、ソース・ドレインのホウ素の拡散により、
チャネル表面に形成されているＰ層１１Ａよりも薄いＰ
−層２１として残る。
のゲート電極１０の周囲にシリコン酸化膜１５が成長し
た状態を示す。この状態において、Ｐチャネルトランジ
スタ側においては、ゲート電極１０及びシリコン酸化膜
１５をマスクにして、フッ化ホウ素イオン（ＢＦ２ ＋）
を５×１０15cm-2注入し、熱処理する。これにより、第
１図（ｇ）に示すように、Ｐ＋タイプのソース・ドレイ
ン拡散層１６が形成される。その形成に伴い、Ｎ−ガー
ド層１４は、ソース・ドレインのホウ素の拡散により、
チャネル表面に形成されているＰ層１１Ａよりも薄いＰ
−層２１として残る。
一方、Ｎチャネルトランジスタ側（左側）においては、
シリコン酸化膜１５をＲＩＥし、その酸化膜１５の一部
をゲート電極１０の側壁に残す。その残存させたシリコ
ン酸化膜の外側にヒ素イオンを注入することにより、第
１図（ｈ）に示すように、ソース・ドレイン拡散層（Ｎ
＋）１７を形成する。
シリコン酸化膜１５をＲＩＥし、その酸化膜１５の一部
をゲート電極１０の側壁に残す。その残存させたシリコ
ン酸化膜の外側にヒ素イオンを注入することにより、第
１図（ｈ）に示すように、ソース・ドレイン拡散層（Ｎ
＋）１７を形成する。
この後、Ｐ及びＮチャネルトランジスタの両方におい
て、第１図（ｈ）に示すように、全面にＳｉＯ２絶縁膜
１８を堆積する。この絶縁膜１８にコンタクトホール１
９を開孔し、Ａｌ配線２０を施すことにより、第１図
（ｈ）に示すＣＭＯＳ半導体装置が得られる。
て、第１図（ｈ）に示すように、全面にＳｉＯ２絶縁膜
１８を堆積する。この絶縁膜１８にコンタクトホール１
９を開孔し、Ａｌ配線２０を施すことにより、第１図
（ｈ）に示すＣＭＯＳ半導体装置が得られる。
このようにして製造した半導体装置には、回路動作に悪
影響を及ぼすことなく短チャネル効果を抑制する、とい
う効果が期待できる。以下に、これを詳細に説明する。
即ち、第１図（ｄ）、（ｅ）に示すように、Ｐチャネル
トランジスタ側（右側）に前記Ｎ−ガード層１４を形成
するためにリンイオン１２を注入したが、このリンイオ
ンの注入量はトランジスタの短チャネル効果に大きな影
響を与える。第２図は、リンのドーズと短チャネル効果
の関係を示したものである。この第２図から、短チャネ
ル効果抑制のためには、１×１０13cm-2以上のドーズが
必要であることがわかる。また、リンのドーズとしきい
値電圧との関係が第３図に示される。この第３図から、
ドーズとともにしきい値電圧が深くなることがわかる。
そのように深くなるのは、Ｎ−ガード層の存在に起因す
る。一般に、半導体装置の製造プロセスにはゆらぎ、即
ち形成状態の僅かな変化がある。そのゆらぎによってＮ
−ガード層１４のでき方が微妙に異なる。Ｎ−ガード層
１４のでき方が微妙に異なるためゲートしきい値電圧に
ばらつきが生じる。しかしながら、ゲートしきい値電圧
については、±０．２Ｖ程度の余裕をもって、回路設計
がなされるのが一般的である。従つて、Ｎ−ガード層１
４のでき方の相違によるしきい値電圧の変化ΔＶ
ｔｈが、±０．２Ｖ以内であれば回路動作上問題はな
い。このような観点から、Ｎ−ガード層１４のでき方が
僅かに変化しても、ゲートしきい値電圧があまり変化し
ない部分を、第３図を参照して探せば、１×１０14cm-2
以下のドーズの部分であることがわかる。以上述べたよ
うに、短チャネル効果抑制のためには、且つプロセスの
変化によってもゲートしきい値電圧があまり変化しない
ようにするためには、ドーズは１×１０13cm-2と１×１
０14cm-2との間で行なわれればよい。しかるに、上記実
施例では、４×１０13cm-2でイオン注入していることか
ら、この条件を満足しているのては明らかである。
影響を及ぼすことなく短チャネル効果を抑制する、とい
う効果が期待できる。以下に、これを詳細に説明する。
即ち、第１図（ｄ）、（ｅ）に示すように、Ｐチャネル
トランジスタ側（右側）に前記Ｎ−ガード層１４を形成
するためにリンイオン１２を注入したが、このリンイオ
ンの注入量はトランジスタの短チャネル効果に大きな影
響を与える。第２図は、リンのドーズと短チャネル効果
の関係を示したものである。この第２図から、短チャネ
ル効果抑制のためには、１×１０13cm-2以上のドーズが
必要であることがわかる。また、リンのドーズとしきい
値電圧との関係が第３図に示される。この第３図から、
ドーズとともにしきい値電圧が深くなることがわかる。
そのように深くなるのは、Ｎ−ガード層の存在に起因す
る。一般に、半導体装置の製造プロセスにはゆらぎ、即
ち形成状態の僅かな変化がある。そのゆらぎによってＮ
−ガード層１４のでき方が微妙に異なる。Ｎ−ガード層
１４のでき方が微妙に異なるためゲートしきい値電圧に
ばらつきが生じる。しかしながら、ゲートしきい値電圧
については、±０．２Ｖ程度の余裕をもって、回路設計
がなされるのが一般的である。従つて、Ｎ−ガード層１
４のでき方の相違によるしきい値電圧の変化ΔＶ
ｔｈが、±０．２Ｖ以内であれば回路動作上問題はな
い。このような観点から、Ｎ−ガード層１４のでき方が
僅かに変化しても、ゲートしきい値電圧があまり変化し
ない部分を、第３図を参照して探せば、１×１０14cm-2
以下のドーズの部分であることがわかる。以上述べたよ
うに、短チャネル効果抑制のためには、且つプロセスの
変化によってもゲートしきい値電圧があまり変化しない
ようにするためには、ドーズは１×１０13cm-2と１×１
０14cm-2との間で行なわれればよい。しかるに、上記実
施例では、４×１０13cm-2でイオン注入していることか
ら、この条件を満足しているのては明らかである。
また、第４図から、Ｎ−ガード層形成のためのリンイオ
ン注入と、Ｐ＋ソース・ドレインイオン注入の際のオフ
セットは、１０００Å以下とする必要があることがわか
る。１０００Å以下というオフセット量は制御が難しい
ので、上記実施例では、側壁形成ではなく、多結晶シリ
コンゲート１０の周囲にシリコン酸化膜１５を形成し、
その酸化膜１５により１０００Å以下のオフセットを満
足させている。
ン注入と、Ｐ＋ソース・ドレインイオン注入の際のオフ
セットは、１０００Å以下とする必要があることがわか
る。１０００Å以下というオフセット量は制御が難しい
ので、上記実施例では、側壁形成ではなく、多結晶シリ
コンゲート１０の周囲にシリコン酸化膜１５を形成し、
その酸化膜１５により１０００Å以下のオフセットを満
足させている。
さらに、上記実施例では、Ｎ−ガード層１４形成のイオ
ン注入後、酸化という熱処理を加えて、Ｎ−ガード層１
４をより内側（チャネル側）に拡散させるようにしたの
で、ゲート電圧で制御可能にし、且つＮ−ガード層１４
の効果をより大きくすることができる。
ン注入後、酸化という熱処理を加えて、Ｎ−ガード層１
４をより内側（チャネル側）に拡散させるようにしたの
で、ゲート電圧で制御可能にし、且つＮ−ガード層１４
の効果をより大きくすることができる。
本発明の第１の発明によれば、ＰＭＯＳ型半導体装置
を、ゲートしきい値電圧が深くなることはなく、短チャ
ネル効果の防止効果に優れ、素子としての信頼性の高い
ものとして得ることができる。
を、ゲートしきい値電圧が深くなることはなく、短チャ
ネル効果の防止効果に優れ、素子としての信頼性の高い
ものとして得ることができる。
本発明の第２の発明によれば、ＣＭＯＳ型半導体装置に
おけるＰＭＯＳ型半導体装置を上記第１の発明によるの
と同様の効果をもって得ることができる。さらに、Ｐ及
びＮＭＯＳ型半導体装置のそれぞれにおける製造工程を
兼用させて、少ない工程によって効率良く安価なものと
して得ることができる。
おけるＰＭＯＳ型半導体装置を上記第１の発明によるの
と同様の効果をもって得ることができる。さらに、Ｐ及
びＮＭＯＳ型半導体装置のそれぞれにおける製造工程を
兼用させて、少ない工程によって効率良く安価なものと
して得ることができる。
【図面の簡単な説明】 第１図（ａ）〜（ｈ）は本発明の一実施例の工程断面
図、第２図及び第３図はＮ−ガード層リンのドーズと達
成可能な最短ゲート長及びしきい値電圧との関係を示す
線図、第４図は多結晶シリコンゲート周囲の酸化膜厚と
ゲートしきい値電圧との関係を示す線図、第５図は従来
のＰＭＯＳ型半導体装置の一例を示す断面図である。 １…Ｐ型単結晶シリコン基板、２…Ｎウェル（Ｎ型領
域）、３…Ｐウェル（Ｐ型領域）、４…フィールド酸化
膜、５…ゲート酸化膜、６…ホウ素イオン、７…リンイ
オン、８…ヒ素イオン、９…ホウ素イオン、１０…ゲー
ト電極、１０Ａ…多結晶シリコン層、１１…埋め込みチ
ャネルのＰＮ接合、１１Ａ…Ｐ層、１２…リンイオン、
１３…ＬＤＤＮ−（Ｎチャネル側）、１４…Ｎ−ガード
層（Ｐチャネル側）、１５…ゲート電極まわりのシリコ
ン酸化膜、１６…Ｐ＋ソース・ドレイン拡散層、１７…
Ｎ＋ソース・ドレイン拡散層、１８…ＳｉＯ２絶縁膜、
１９…コンタクトホール、２０…Ａｌ配線、２１…Ｎ−
ガード層にＰ＋層不純物が拡散してできたＰ−層。
図、第２図及び第３図はＮ−ガード層リンのドーズと達
成可能な最短ゲート長及びしきい値電圧との関係を示す
線図、第４図は多結晶シリコンゲート周囲の酸化膜厚と
ゲートしきい値電圧との関係を示す線図、第５図は従来
のＰＭＯＳ型半導体装置の一例を示す断面図である。 １…Ｐ型単結晶シリコン基板、２…Ｎウェル（Ｎ型領
域）、３…Ｐウェル（Ｐ型領域）、４…フィールド酸化
膜、５…ゲート酸化膜、６…ホウ素イオン、７…リンイ
オン、８…ヒ素イオン、９…ホウ素イオン、１０…ゲー
ト電極、１０Ａ…多結晶シリコン層、１１…埋め込みチ
ャネルのＰＮ接合、１１Ａ…Ｐ層、１２…リンイオン、
１３…ＬＤＤＮ−（Ｎチャネル側）、１４…Ｎ−ガード
層（Ｐチャネル側）、１５…ゲート電極まわりのシリコ
ン酸化膜、１６…Ｐ＋ソース・ドレイン拡散層、１７…
Ｎ＋ソース・ドレイン拡散層、１８…ＳｉＯ２絶縁膜、
１９…コンタクトホール、２０…Ａｌ配線、２１…Ｎ−
ガード層にＰ＋層不純物が拡散してできたＰ−層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｅ
Claims (2)
- 【請求項１】埋め込みチャネル型ＰＭＯＳ型半導体装置
を製造するＭＯＳ型半導体装置の製造方法において； 半導体基板におけるＮ型領域の表面の近傍に、Ｐ型の不
純物イオンを注入することにより、前記表面の下側にＰ
型の不純物層により構成した埋め込みチャネルを形成す
る工程と； 前記埋め込みチャネルの表面にゲート酸化膜を介してゲ
ート電極を形成する工程と； 前記ゲート電極をマスクとして前記埋め込みチャネル及
び前記Ｎ型領域内にＮ型不純物を注入して、前記Ｎ型領
域の表面近傍にＮガード層を形成する工程と； 前記ゲート電極の周囲に酸化膜を形成する工程と； 前記ゲート電極及び前記酸化膜をマスクとしてＰ型不純
物を前記Ｎ型領域内に注入することにより、前記Ｎガー
ド層のうち前記酸化膜下の部分はそのままとして、その
そのままとした部分の外側部分にソース・ドレイン層を
形成する工程と； その後の熱処理によって前記ソース・ドレイン層を内側
に拡散させ前記Ｎカード層をＰ型にする工程と； を備えることを特徴とするＭＯＳ型半導体装置の製造方
法。 - 【請求項２】半導体基板におけるＣＭＯＳを形成するた
めのＮ型領域及びＰ型領域にそれぞれチャネルを有する
ＣＭＯＳ半導体装置を製造するＭＯＳ型半導体装置の製
造方法において； 前記半導体基板における前記Ｎ型領域の表面の近傍に、
Ｐ型の不純物イオンを注入することにより、前記表面の
下側にＰ型の不純物層により構成した埋め込みチャネル
を形成する工程と； 前記半導体基板の前記Ｎ及びＰ型領域の表面にゲート酸
化膜を介してそれぞれゲート電極を形成する工程と； 前記各ゲート電極をマスクとして前記Ｎ及びＰ型領域内
にＮ型不純物を注入して、前記Ｎ型領域の表面近傍にＮ
ガード層を、また前記Ｐ型領域の表面近傍に低濃度ドレ
インＮ層を同時に形成する工程と； 前記各ゲート電極の周囲にそれぞれ酸化膜を形成する工
程と； 前記ゲート電極及び前記酸化膜をマスクとして前記Ｎ型
領域にはＰ型不純物を、前記Ｐ型領域にはＮ型不純物を
注入することにより、前記Ｎガード層及び前記低濃度ド
レインＮ層のうち前記各酸化膜下の部分はそのままとし
て、それらのそのままとした部分の外側部分にソース・
ドレイン層をそれぞれ形成する工程と； その後の熱処理によって前記ソース・ドレイン層を内側
に拡散させ前記Ｎガード層をＰ型にする工程と を備えることを特徴とするＭＯＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139132A JPH063808B2 (ja) | 1987-06-03 | 1987-06-03 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139132A JPH063808B2 (ja) | 1987-06-03 | 1987-06-03 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63302562A JPS63302562A (ja) | 1988-12-09 |
| JPH063808B2 true JPH063808B2 (ja) | 1994-01-12 |
Family
ID=15238274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139132A Expired - Fee Related JPH063808B2 (ja) | 1987-06-03 | 1987-06-03 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063808B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4906588A (en) * | 1988-06-23 | 1990-03-06 | Dallas Semiconductor Corporation | Enclosed buried channel transistor |
| JP2548994B2 (ja) * | 1990-03-19 | 1996-10-30 | 富士通株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP2743828B2 (ja) * | 1994-04-23 | 1998-04-22 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2586844B2 (ja) * | 1994-12-28 | 1997-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1987
- 1987-06-03 JP JP62139132A patent/JPH063808B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63302562A (ja) | 1988-12-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |