JP2586844B2 - 半導体装置の製造方法 - Google Patents
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に短チャネルのＭＯＳＦＥＴの製造方法に関す
る。
関し、特に短チャネルのＭＯＳＦＥＴの製造方法に関す
る。
【０００２】
【従来の技術】埋め込みチャネル用のＰ型拡散層を有す
るＰチャネルＭＯＳＦＥＴの場合、このＰチャネルＭＯ
ＳＦＥＴのパンチスルーを防ぐために埋め込みチャネル
層とソース・ドレイン用の高濃度のＰ型拡散層との間に
ガード用のＮ型拡散層を形成することが知らている。こ
のようなＰチャネルＭＯＳＦＥＴを含んだＣＭＯＳの形
成方法が、例えば特公平６−３８０８号公報に開示され
ており、以下のようになっている。
るＰチャネルＭＯＳＦＥＴの場合、このＰチャネルＭＯ
ＳＦＥＴのパンチスルーを防ぐために埋め込みチャネル
層とソース・ドレイン用の高濃度のＰ型拡散層との間に
ガード用のＮ型拡散層を形成することが知らている。こ
のようなＰチャネルＭＯＳＦＥＴを含んだＣＭＯＳの形
成方法が、例えば特公平６−３８０８号公報に開示され
ており、以下のようになっている。
【０００３】まず、Ｐ型シリコン基板表面の所要の領域
にＮウェルおよびＰウェルを形成し、Ｐ型シリコン基板
表面の素子分離領域にフィールド酸化膜を形成し、素子
形成領域にゲート酸化膜を形成する。次に、Ｎウェル表
面における少なくともゲート電極直下となる領域にＰ型
イオンを注入し、埋め込みチャネル用のＰ型拡散層を形
成する。このＰ型拡散層の形成と前後して、Ｎ型の多結
晶シリコン膜からなるゲート電極を形成する。次に、ゲ
ート電極をマスクにしてＮウェルおよびＰウェル表面に
Ｎ型不純物のイオン注入を行ない、ＮウェルおよびＰウ
ェル表面にそれぞれガード用のＮ型拡散層およびＮ型ソ
ース・ドレインのＬＤＤ用の低濃度のＮ型拡散層を同時
に形成する。続いて、少なくともゲート電極の側面を覆
う酸化シリコン膜を形成し、この酸化シリコン膜および
ゲート電極等をマスクにして、ＮウェルおよびＰウェル
表面にそれぞれＰ型不純物およびＮ型不純物のイオン注
入を行ない、熱処理も行なってＮウェルおよびＰウェル
表面にそれぞれＰ型ソース・ドレイン用の高濃度のＰ型
拡散層およびＮ型ソース・ドレイン用の高濃度のＮ型拡
散層を形成する。
にＮウェルおよびＰウェルを形成し、Ｐ型シリコン基板
表面の素子分離領域にフィールド酸化膜を形成し、素子
形成領域にゲート酸化膜を形成する。次に、Ｎウェル表
面における少なくともゲート電極直下となる領域にＰ型
イオンを注入し、埋め込みチャネル用のＰ型拡散層を形
成する。このＰ型拡散層の形成と前後して、Ｎ型の多結
晶シリコン膜からなるゲート電極を形成する。次に、ゲ
ート電極をマスクにしてＮウェルおよびＰウェル表面に
Ｎ型不純物のイオン注入を行ない、ＮウェルおよびＰウ
ェル表面にそれぞれガード用のＮ型拡散層およびＮ型ソ
ース・ドレインのＬＤＤ用の低濃度のＮ型拡散層を同時
に形成する。続いて、少なくともゲート電極の側面を覆
う酸化シリコン膜を形成し、この酸化シリコン膜および
ゲート電極等をマスクにして、ＮウェルおよびＰウェル
表面にそれぞれＰ型不純物およびＮ型不純物のイオン注
入を行ない、熱処理も行なってＮウェルおよびＰウェル
表面にそれぞれＰ型ソース・ドレイン用の高濃度のＰ型
拡散層およびＮ型ソース・ドレイン用の高濃度のＮ型拡
散層を形成する。
【０００４】
【発明が解決しようとする課題】本発明者らは、上記公
告公報の実施例に記載された製造条件をサブミクロンの
短チャネルのＣＭＯＳの製造に適するように変更し、こ
の半導体装置の製造方法がサブミクロンの短チャネルの
ＣＭＯＳに適用できるか否かを検討した。
告公報の実施例に記載された製造条件をサブミクロンの
短チャネルのＣＭＯＳの製造に適するように変更し、こ
の半導体装置の製造方法がサブミクロンの短チャネルの
ＣＭＯＳに適用できるか否かを検討した。
【０００５】ＣＭＯＳの製造工程の断面模式図である図
４および図５を参照すると、上記公告公報記載の製造方
法を基礎としたＣＭＯＳは、次のように形成される。
４および図５を参照すると、上記公告公報記載の製造方
法を基礎としたＣＭＯＳは、次のように形成される。
【０００６】まず、不純物濃度が１×１０15ｃｍ-3のＰ
型シリコン基板２０１の表面のそれぞれ所要の領域に、
それぞれフォトレジスト膜をマスクにして１５０ｋｅＶ
で１×１０13ｃｍ-2の燐（Ｐ）イオンおよび３０ｋｅＶ
で４×１０13ｃｍ-2のボロン（Ｂ）イオンの注入を行な
い、１２００℃，１５０分の熱処理を行ない、Ｎウェル
２０２およびＰウェル２０３を形成する。Ｐ型シリコン
基板２０１表面の素子分離領域に、選択酸化によりフィ
ールド酸化膜２０４を形成する。イオン注入時の汚染を
防ぐために、熱酸化によりＰ型シリコン基板２０１表面
の素子形成領域に膜厚９ｎｍの酸化シリコン膜２０５を
形成する。ＮチャネルＭＯＳＦＥＴの所望のしきい値電
圧を得るために、Ｐウェル２０３表面に３０ｋｅＶで３
×１０12ｃｍ-2の注入条件でボロンイオン２０６をイオ
ン注入する。ＰチャネルＭＯＳＦＥＴでのソース，ドレ
イン間のパンチスルーを防ぎ，さらにこのＰチャネルＭ
ＯＳＦＥＴの所望のしきい値電圧を得るために、Ｎウェ
ル２０２表面に、２２０ｋｅＶで２×１０12ｃｍ-2の注
入条件による燐イオン２０７のイオン注入を行ない、２
４０ｋｅＶで４×１０12ｃｍ-2の注入条件による砒素
（Ａｓ）イオン２０８のイオン注入を行ない、さらに、
３５ｋｅＶで４×１０12ｃｍ-2の注入条件による弗化ボ
ロン（ＢＦ2 ）イオン２０９のイオン注入を行なう〔図
４（ａ）〕。
型シリコン基板２０１の表面のそれぞれ所要の領域に、
それぞれフォトレジスト膜をマスクにして１５０ｋｅＶ
で１×１０13ｃｍ-2の燐（Ｐ）イオンおよび３０ｋｅＶ
で４×１０13ｃｍ-2のボロン（Ｂ）イオンの注入を行な
い、１２００℃，１５０分の熱処理を行ない、Ｎウェル
２０２およびＰウェル２０３を形成する。Ｐ型シリコン
基板２０１表面の素子分離領域に、選択酸化によりフィ
ールド酸化膜２０４を形成する。イオン注入時の汚染を
防ぐために、熱酸化によりＰ型シリコン基板２０１表面
の素子形成領域に膜厚９ｎｍの酸化シリコン膜２０５を
形成する。ＮチャネルＭＯＳＦＥＴの所望のしきい値電
圧を得るために、Ｐウェル２０３表面に３０ｋｅＶで３
×１０12ｃｍ-2の注入条件でボロンイオン２０６をイオ
ン注入する。ＰチャネルＭＯＳＦＥＴでのソース，ドレ
イン間のパンチスルーを防ぎ，さらにこのＰチャネルＭ
ＯＳＦＥＴの所望のしきい値電圧を得るために、Ｎウェ
ル２０２表面に、２２０ｋｅＶで２×１０12ｃｍ-2の注
入条件による燐イオン２０７のイオン注入を行ない、２
４０ｋｅＶで４×１０12ｃｍ-2の注入条件による砒素
（Ａｓ）イオン２０８のイオン注入を行ない、さらに、
３５ｋｅＶで４×１０12ｃｍ-2の注入条件による弗化ボ
ロン（ＢＦ2 ）イオン２０９のイオン注入を行なう〔図
４（ａ）〕。
【０００７】次に、酸化シリコン膜２０５を除去し、そ
の部分に熱酸化により膜厚８ｎｍのゲート酸化膜２１０
を形成する。気相成長法により全面に膜厚３００ｎｍの
多結晶シリコン膜を形成し、この多結晶シリコン膜に燐
の熱拡散を行ない高濃度のＮ型にする。この熱拡散の際
の熱処理により上記ボロンイオン２０６，燐イオン２０
７，砒素イオン２０８および弗化ボロンイオン２０９が
それぞれ活性化され、その結果、Ｎウェル表面には埋め
込みチャネル用のＰ型拡散層２１２が形成される。上記
高濃度Ｎ型の多結晶シリコン膜をパターニングし、４０
０ｎｍ程度の幅（ゲート長４００ｎｍ程度）の高濃度Ｎ
型の多結晶シリコン膜からなるゲート電極２１１を形成
する。ＰチャネルＭＯＳＦＥＴのゲート電極２１１も高
濃度Ｎ型の多結晶シリコン膜からなり，Ｎウェル２０２
とこのゲート電極２１１との間の仕事関数とから、ここ
で形成されるＰチャネルＭＯＳＦＥＴがエンハンスメン
ト型であり，負の値のしきい値電圧（例えば−０．６
Ｖ）を有するためにするには、上記の埋め込みチャネル
用のＰ型拡散層２１２が不可欠になる。次に、２０ｋｅ
Ｖで２×１０13ｃｍ-2程度の燐イオン２１３，２１４
を、それぞれＰウェル２０３表面，Ｎウェル２０２表面
に垂直に，それぞれゲート電極２１１をマスクにして、
イオン注入する〔図４（ｂ）〕。
の部分に熱酸化により膜厚８ｎｍのゲート酸化膜２１０
を形成する。気相成長法により全面に膜厚３００ｎｍの
多結晶シリコン膜を形成し、この多結晶シリコン膜に燐
の熱拡散を行ない高濃度のＮ型にする。この熱拡散の際
の熱処理により上記ボロンイオン２０６，燐イオン２０
７，砒素イオン２０８および弗化ボロンイオン２０９が
それぞれ活性化され、その結果、Ｎウェル表面には埋め
込みチャネル用のＰ型拡散層２１２が形成される。上記
高濃度Ｎ型の多結晶シリコン膜をパターニングし、４０
０ｎｍ程度の幅（ゲート長４００ｎｍ程度）の高濃度Ｎ
型の多結晶シリコン膜からなるゲート電極２１１を形成
する。ＰチャネルＭＯＳＦＥＴのゲート電極２１１も高
濃度Ｎ型の多結晶シリコン膜からなり，Ｎウェル２０２
とこのゲート電極２１１との間の仕事関数とから、ここ
で形成されるＰチャネルＭＯＳＦＥＴがエンハンスメン
ト型であり，負の値のしきい値電圧（例えば−０．６
Ｖ）を有するためにするには、上記の埋め込みチャネル
用のＰ型拡散層２１２が不可欠になる。次に、２０ｋｅ
Ｖで２×１０13ｃｍ-2程度の燐イオン２１３，２１４
を、それぞれＰウェル２０３表面，Ｎウェル２０２表面
に垂直に，それぞれゲート電極２１１をマスクにして、
イオン注入する〔図４（ｂ）〕。
【０００８】次に、低温ＣＶＤ法により、全面に膜厚１
１０ｎｍの酸化シリコン膜を堆積する。異方性の反応性
イオンエッチング（ＲＩＥ）による酸化シリコン膜のエ
ッチバックを行ない、ゲート電極２１１の側面のみに、
この酸化シリコン膜からなるサイドウォール・スペーサ
２１５を残置，形成する。その後、熱処理が行なわれ
る。これにより、Ｐウェル２０３表面では、燐イオン２
１３が活性化され、ＬＤＤ用の低濃度のＮ型拡散層２１
６が形成される。一方、Ｎウェル２０２表面では、燐イ
オン２１４が活性化されることにより、ゲート電極２１
１直下の部分を除く埋め込みチャネル用のＰ型拡散層２
１２がキャンセルされ（Ｐ型拡散層の消滅領域２１７
ａ）、ゲート電極２１１直下の部分のみの埋め込みチャ
ネル用のＰ型拡散層２１２がＰ型拡散層２１７として残
置される〔図４（ｃ）〕。
１０ｎｍの酸化シリコン膜を堆積する。異方性の反応性
イオンエッチング（ＲＩＥ）による酸化シリコン膜のエ
ッチバックを行ない、ゲート電極２１１の側面のみに、
この酸化シリコン膜からなるサイドウォール・スペーサ
２１５を残置，形成する。その後、熱処理が行なわれ
る。これにより、Ｐウェル２０３表面では、燐イオン２
１３が活性化され、ＬＤＤ用の低濃度のＮ型拡散層２１
６が形成される。一方、Ｎウェル２０２表面では、燐イ
オン２１４が活性化されることにより、ゲート電極２１
１直下の部分を除く埋め込みチャネル用のＰ型拡散層２
１２がキャンセルされ（Ｐ型拡散層の消滅領域２１７
ａ）、ゲート電極２１１直下の部分のみの埋め込みチャ
ネル用のＰ型拡散層２１２がＰ型拡散層２１７として残
置される〔図４（ｃ）〕。
【０００９】その後、イオン注入による汚染を防ぐため
に、低温ＣＶＤ法により膜厚１０ｎｍ程度の酸化シリコ
ン膜２１８を全面に再び堆積する。Ｎウェル２０２表面
をフォトレジスト膜で覆い、このフォトレジスト膜とゲ
ート電極２１１とサイドウォール・スペーサ２１５とを
マスクにして、７０ｋｅＶで２×１０15ｃｍ-2の砒素イ
オン２１９をＰウェル２０３表面に垂直にイオン注入す
る。上記フォトレジスト膜を除去した後、Ｐウェル２０
３表面を別のフォトレジスト膜で覆い、この別のフォト
レジスト膜とゲート電極２１１とサイドウォール・スペ
ーサ２１５とをマスクにして、５０ｋｅＶで５×１０15
ｃｍ-2の弗化ボロンイオン２２０をＮウェル２０２表面
に垂直にイオン注入する〔図４（ｄ）〕。
に、低温ＣＶＤ法により膜厚１０ｎｍ程度の酸化シリコ
ン膜２１８を全面に再び堆積する。Ｎウェル２０２表面
をフォトレジスト膜で覆い、このフォトレジスト膜とゲ
ート電極２１１とサイドウォール・スペーサ２１５とを
マスクにして、７０ｋｅＶで２×１０15ｃｍ-2の砒素イ
オン２１９をＰウェル２０３表面に垂直にイオン注入す
る。上記フォトレジスト膜を除去した後、Ｐウェル２０
３表面を別のフォトレジスト膜で覆い、この別のフォト
レジスト膜とゲート電極２１１とサイドウォール・スペ
ーサ２１５とをマスクにして、５０ｋｅＶで５×１０15
ｃｍ-2の弗化ボロンイオン２２０をＮウェル２０２表面
に垂直にイオン注入する〔図４（ｄ）〕。
【００１０】次に、８５０℃，３０分の熱処理により上
記砒素イオン２１９，弗化ボロンイオン２２０を活性化
し、ＮチャネルＭＯＳＦＥＴのソース・ドレイン用の高
濃度のＮ型拡散層２２１，ＰチャネルＭＯＳＦＥＴのソ
ース・ドレイン用の高濃度のＰ型拡散層２２２を形成す
る。Ｎ型拡散層２２１およびＰ型拡散層２２２の接合の
深さは、それぞれ約１５０ｎｍおよび約２５０ｎｍであ
る。続いて、低温ＣＶＤ法により、全面に酸化シリコン
膜からなる層間絶縁膜２２３を形成する。さらに、層間
絶縁膜２２３および酸化シリコン膜２１８を貫通し，Ｎ
型拡散層２２１あるいはＰ型拡散層２２２等に達するコ
ンタクトホール２２４を開口し、アルミ配線２２５を形
成することより、ＣＭＯＳが形成される〔図５〕。
記砒素イオン２１９，弗化ボロンイオン２２０を活性化
し、ＮチャネルＭＯＳＦＥＴのソース・ドレイン用の高
濃度のＮ型拡散層２２１，ＰチャネルＭＯＳＦＥＴのソ
ース・ドレイン用の高濃度のＰ型拡散層２２２を形成す
る。Ｎ型拡散層２２１およびＰ型拡散層２２２の接合の
深さは、それぞれ約１５０ｎｍおよび約２５０ｎｍであ
る。続いて、低温ＣＶＤ法により、全面に酸化シリコン
膜からなる層間絶縁膜２２３を形成する。さらに、層間
絶縁膜２２３および酸化シリコン膜２１８を貫通し，Ｎ
型拡散層２２１あるいはＰ型拡散層２２２等に達するコ
ンタクトホール２２４を開口し、アルミ配線２２５を形
成することより、ＣＭＯＳが形成される〔図５〕。
【００１１】なお、サイドウォール・スペーサ２１５を
構成する酸化シリコン膜，酸化シリコン膜２１８および
層間絶縁膜を低温ＣＶＤ法により形成するのは、Ｐチャ
ネルＭＯＳＦＥＴの短チャネル効果を抑えるためであ
り，Ｐ型拡散層２１７の接合の深さを深くしないためで
ある。
構成する酸化シリコン膜，酸化シリコン膜２１８および
層間絶縁膜を低温ＣＶＤ法により形成するのは、Ｐチャ
ネルＭＯＳＦＥＴの短チャネル効果を抑えるためであ
り，Ｐ型拡散層２１７の接合の深さを深くしないためで
ある。
【００１２】ＣＶＤ法により酸化シリコン膜を形成する
場合、現在の技術では、酸化シリコン膜の膜厚の製造ば
らつきは±１０％程度である。このことから、サイドウ
ォール・スペーサ２１５の幅（＝ＬSW）も±１０％程度
ばらつくことになる。
場合、現在の技術では、酸化シリコン膜の膜厚の製造ば
らつきは±１０％程度である。このことから、サイドウ
ォール・スペーサ２１５の幅（＝ＬSW）も±１０％程度
ばらつくことになる。
【００１３】ＰチャネルＭＯＳＦＥＴのソース・ドレイ
ン用の高濃度のＰ型拡散層２２２と埋め込みチャネル用
のＰ型拡散層２１７との水平方向の不純物プロファイル
（図５においてＰチャネルＭＯＳＦＥＴのゲート電極２
１１の左端直下のゲート酸化膜２１０とＮウェル２０２
との界面近傍におけるＰ型拡散層を原点（０）とし，右
に水平な方向をＸとした）を示す図６，図７および図８
を参照すると、ＬSWのばらつきに対して次のことが明ら
かになる。
ン用の高濃度のＰ型拡散層２２２と埋め込みチャネル用
のＰ型拡散層２１７との水平方向の不純物プロファイル
（図５においてＰチャネルＭＯＳＦＥＴのゲート電極２
１１の左端直下のゲート酸化膜２１０とＮウェル２０２
との界面近傍におけるＰ型拡散層を原点（０）とし，右
に水平な方向をＸとした）を示す図６，図７および図８
を参照すると、ＬSWのばらつきに対して次のことが明ら
かになる。
【００１４】まず、燐とボロンとの不純物分布は、次の
ようになる。ＬSW＝１１０±１０ｎｍのとき、燐イオン
２１４はＰチャネルＭＯＳＦＥＴのゲート電極２１１を
マスクにしたイオン注入のため、燐の不純物分布に対す
るＬSWのばらつきによる影響はない。他方、ソース・ド
レイン用の高濃度のＰ型拡散層２２２の形成するために
注入される弗化ボロンイオン２２０はこのゲート電極２
１１とサイドウォール・スペーサ２１５とをマスクにし
てイオン注入されることから、Ｐ型拡散層２２２とＰ型
拡散層２１７との境界近傍でのボロンの不純物分布に対
してはＬSWのばらつきが影響する〔図６〕。
ようになる。ＬSW＝１１０±１０ｎｍのとき、燐イオン
２１４はＰチャネルＭＯＳＦＥＴのゲート電極２１１を
マスクにしたイオン注入のため、燐の不純物分布に対す
るＬSWのばらつきによる影響はない。他方、ソース・ド
レイン用の高濃度のＰ型拡散層２２２の形成するために
注入される弗化ボロンイオン２２０はこのゲート電極２
１１とサイドウォール・スペーサ２１５とをマスクにし
てイオン注入されることから、Ｐ型拡散層２２２とＰ型
拡散層２１７との境界近傍でのボロンの不純物分布に対
してはＬSWのばらつきが影響する〔図６〕。
【００１５】このＬSWのばらつきを反映して、（燐によ
るキャンセルを考慮した）実効的なボロンの不純物分布
は、次のようになる。サイドウォール・スペーサ２１５
の幅が狭い（ＬSW＝１００ｎｍ）ときにはＰチャネルＭ
ＯＳＦＥＴのゲート電極２１１の端部直下のボロン濃度
はＰ型拡散層２１７のボロン濃度より高くなるが、サイ
ドウォール・スペーサ２１５の幅が広い（ＬSW＝１２０
ｎｍ）ときにはＰチャネルＭＯＳＦＥＴのゲート電極２
１１の端部直下のボロン濃度はＰ型拡散層２１７のボロ
ン濃度より低くなる〔図７〕。
るキャンセルを考慮した）実効的なボロンの不純物分布
は、次のようになる。サイドウォール・スペーサ２１５
の幅が狭い（ＬSW＝１００ｎｍ）ときにはＰチャネルＭ
ＯＳＦＥＴのゲート電極２１１の端部直下のボロン濃度
はＰ型拡散層２１７のボロン濃度より高くなるが、サイ
ドウォール・スペーサ２１５の幅が広い（ＬSW＝１２０
ｎｍ）ときにはＰチャネルＭＯＳＦＥＴのゲート電極２
１１の端部直下のボロン濃度はＰ型拡散層２１７のボロ
ン濃度より低くなる〔図７〕。
【００１６】ＰチャネルＭＯＳＦＥＴにおいて、実効的
なボロン濃度が５×１０17ｃｍ-3となるソース側の位置
とドレイン側の位置との間の距離を実効的なチャネル長
（Ｌeff ）と定義するならば、ＬSW＝１２０ｎｍの場合
のＰチャネルＭＯＳＦＥＴではＬeff ＝４２０ｎｍとな
り、ＬSW＝１００ｎｍの場合のＰチャネルＭＯＳＦＥＴ
ではＬeff ＝３４０ｎｍとなる。すなわち、２×ＬSWの
差が４０ｎｍであるのに対してＬeff の差は８０ｎｍと
なる〔図８〕。
なボロン濃度が５×１０17ｃｍ-3となるソース側の位置
とドレイン側の位置との間の距離を実効的なチャネル長
（Ｌeff ）と定義するならば、ＬSW＝１２０ｎｍの場合
のＰチャネルＭＯＳＦＥＴではＬeff ＝４２０ｎｍとな
り、ＬSW＝１００ｎｍの場合のＰチャネルＭＯＳＦＥＴ
ではＬeff ＝３４０ｎｍとなる。すなわち、２×ＬSWの
差が４０ｎｍであるのに対してＬeff の差は８０ｎｍと
なる〔図８〕。
【００１７】さらにまた、ＰチャネルＭＯＳＦＥＴのゲ
ート電極２１１端部直下の実効的なボロン濃度は、ソー
ス，ドレインの寄生抵抗（ＲSD）に影響する。ＬSW＝１
２０ｎｍの場合に比べてＬSW＝１００ｎｍの場合には、
この部分の実効的なボロン濃度が高くなり、ＲSDは低く
なる。これらの結果から、図９に示すように、ＬSWの±
５％のばらつきに対して、ソース，ドレイン間を流れる
オン電流（ＩON）のばらつき（ΔＩON）は±７％にな
る。
ート電極２１１端部直下の実効的なボロン濃度は、ソー
ス，ドレインの寄生抵抗（ＲSD）に影響する。ＬSW＝１
２０ｎｍの場合に比べてＬSW＝１００ｎｍの場合には、
この部分の実効的なボロン濃度が高くなり、ＲSDは低く
なる。これらの結果から、図９に示すように、ＬSWの±
５％のばらつきに対して、ソース，ドレイン間を流れる
オン電流（ＩON）のばらつき（ΔＩON）は±７％にな
る。
【００１８】従って本発明の目的は、ゲート電極の側面
に形成される絶縁膜からなるサイドウォール・スペーサ
の幅のばらつきに対してオン電流のばらつきの少ない短
チャネルＭＯＳＦＥＴの製造方法を提供することにあ
る。
に形成される絶縁膜からなるサイドウォール・スペーサ
の幅のばらつきに対してオン電流のばらつきの少ない短
チャネルＭＯＳＦＥＴの製造方法を提供することにあ
る。
【００１９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型領域を少なくとも有するシリコン基
板の主面の素子形成領域にゲート酸化膜を形成し、この
ゲート酸化膜を介してこの一導電型領域の表面にゲート
電極を形成し、これらのゲート電極の側面に絶縁膜から
なるサイドウォール・スペーサを形成する工程と、上記
ゲート電極および上記サイドウォール・スペーサとをマ
スクにして、一導電型不純物の斜め回転イオン注入を行
ない、上記一導電型領域の不純物濃度より高い不純物濃
度を有し，この一導電型領域表面から第１の所定の深さ
に達する一導電型イオン注入層を形成する工程と、上記
ゲート電極および上記サイドウォール・スペーサとをマ
スクにして、逆導電型不純物の垂直イオン注入を行な
い、上記一導電型イオン注入層の不純物濃度より高い不
純物濃度を有し，上記一導電型領域表面から上記第１の
所定の深さより深い第２の所定の深さに達する逆導電型
イオン注入層を形成する工程と、熱処理により、上記一
導電型イオン注入層および上記逆導電型イオン注入層を
活性化する工程とを有する。
造方法は、一導電型領域を少なくとも有するシリコン基
板の主面の素子形成領域にゲート酸化膜を形成し、この
ゲート酸化膜を介してこの一導電型領域の表面にゲート
電極を形成し、これらのゲート電極の側面に絶縁膜から
なるサイドウォール・スペーサを形成する工程と、上記
ゲート電極および上記サイドウォール・スペーサとをマ
スクにして、一導電型不純物の斜め回転イオン注入を行
ない、上記一導電型領域の不純物濃度より高い不純物濃
度を有し，この一導電型領域表面から第１の所定の深さ
に達する一導電型イオン注入層を形成する工程と、上記
ゲート電極および上記サイドウォール・スペーサとをマ
スクにして、逆導電型不純物の垂直イオン注入を行な
い、上記一導電型イオン注入層の不純物濃度より高い不
純物濃度を有し，上記一導電型領域表面から上記第１の
所定の深さより深い第２の所定の深さに達する逆導電型
イオン注入層を形成する工程と、熱処理により、上記一
導電型イオン注入層および上記逆導電型イオン注入層を
活性化する工程とを有する。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２１】半導体装置の製造工程の断面模式図である
図１を参照すると、本発明の一実施例によるＣＭＯＳ
は、以下のように形成される。
図１を参照すると、本発明の一実施例によるＣＭＯＳ
は、以下のように形成される。
【００２２】まず、不純物濃度が１×１０15ｃｍ-3のＰ
型シリコン基板１０１の表面のそれぞれ所要の領域に、
それぞれフォトレジスト膜をマスクにして１５０ｋｅＶ
で１×１０13ｃｍ-2の燐イオンおよび３０ｋｅＶで４×
１０13ｃｍ-2のボロンイオンの注入を行ない、１２００
℃で１５０分の熱処理を行ない、Ｎウェル１０２および
Ｐウェル１０３を形成する。Ｐ型シリコン基板１０１表
面の素子分離領域と素子形成領域とに、選択酸化による
フィールド酸化膜１０４とイオン注入時の汚染を防ぐた
めの熱酸化による膜厚９ｎｍの酸化シリコン膜１０５を
それぞれ形成する。ＮチャネルＭＯＳＦＥＴの所望のし
きい値電圧を得るために、Ｐウェル１０３表面に３５ｋ
ｅＶで３×１０12ｃｍ-2の注入条件でボロンイオン１０
６をイオン注入する。ＰチャネルＭＯＳＦＥＴでのソー
ス，ドレイン間のパンチスルーを防ぎ，さらにこのＰチ
ャネルＭＯＳＦＥＴの所望のしきい値電圧を得るため
に、Ｎウェル１０２表面に、２２０ｋｅＶで２×１０12
ｃｍ-2の注入条件による燐イオン１０７のイオン注入を
行ない、２４０ｋｅＶで４×１０12ｃｍ-2の注入条件に
よる砒素イオン１０８のイオン注入を行ない、さらに、
３０ｋｅＶで４×１０12ｃｍ-2の注入条件による弗化ボ
ロンイオン１０９のイオン注入を行なう〔図１
（ａ）〕。
型シリコン基板１０１の表面のそれぞれ所要の領域に、
それぞれフォトレジスト膜をマスクにして１５０ｋｅＶ
で１×１０13ｃｍ-2の燐イオンおよび３０ｋｅＶで４×
１０13ｃｍ-2のボロンイオンの注入を行ない、１２００
℃で１５０分の熱処理を行ない、Ｎウェル１０２および
Ｐウェル１０３を形成する。Ｐ型シリコン基板１０１表
面の素子分離領域と素子形成領域とに、選択酸化による
フィールド酸化膜１０４とイオン注入時の汚染を防ぐた
めの熱酸化による膜厚９ｎｍの酸化シリコン膜１０５を
それぞれ形成する。ＮチャネルＭＯＳＦＥＴの所望のし
きい値電圧を得るために、Ｐウェル１０３表面に３５ｋ
ｅＶで３×１０12ｃｍ-2の注入条件でボロンイオン１０
６をイオン注入する。ＰチャネルＭＯＳＦＥＴでのソー
ス，ドレイン間のパンチスルーを防ぎ，さらにこのＰチ
ャネルＭＯＳＦＥＴの所望のしきい値電圧を得るため
に、Ｎウェル１０２表面に、２２０ｋｅＶで２×１０12
ｃｍ-2の注入条件による燐イオン１０７のイオン注入を
行ない、２４０ｋｅＶで４×１０12ｃｍ-2の注入条件に
よる砒素イオン１０８のイオン注入を行ない、さらに、
３０ｋｅＶで４×１０12ｃｍ-2の注入条件による弗化ボ
ロンイオン１０９のイオン注入を行なう〔図１
（ａ）〕。
【００２３】次に、酸化シリコン膜１０５を除去し、そ
の部分に熱酸化により膜厚８ｎｍのゲート酸化膜１１０
を形成する。気相成長法により全面に膜厚３００ｎｍの
多結晶シリコン膜を形成し、この多結晶シリコン膜に燐
の熱拡散を行ない高濃度のＮ型にする。この熱拡散の際
の熱処理により上記ボロンイオン１０６，燐イオン１０
７，砒素イオン１０８および弗化ボロンイオン１０９が
それぞれ活性化され、その結果、Ｎウェル表面には埋め
込みチャネル用のＰ型拡散層１１２が形成される。上記
高濃度Ｎ型の多結晶シリコン膜をパターニングし、４０
０ｎｍ程度の幅（ゲート長４００ｎｍ程度）の高濃度Ｎ
型の多結晶シリコン膜からなるゲート電極１１１を形成
する。ＰチャネルＭＯＳＦＥＴのゲート電極１１１も高
濃度Ｎ型の多結晶シリコン膜からなり，Ｎウェル１０２
とこのゲート電極１１１との間の仕事関数とから、ここ
で形成されるＰチャネルＭＯＳＦＥＴがエンハンスメン
ト型であり，負の値のしきい値電圧（例えば−０．６
Ｖ）を有するためにするには、上記の埋め込みチャネル
用のＰ型拡散層１１２が不可欠になる〔図１（ｂ）〕。
の部分に熱酸化により膜厚８ｎｍのゲート酸化膜１１０
を形成する。気相成長法により全面に膜厚３００ｎｍの
多結晶シリコン膜を形成し、この多結晶シリコン膜に燐
の熱拡散を行ない高濃度のＮ型にする。この熱拡散の際
の熱処理により上記ボロンイオン１０６，燐イオン１０
７，砒素イオン１０８および弗化ボロンイオン１０９が
それぞれ活性化され、その結果、Ｎウェル表面には埋め
込みチャネル用のＰ型拡散層１１２が形成される。上記
高濃度Ｎ型の多結晶シリコン膜をパターニングし、４０
０ｎｍ程度の幅（ゲート長４００ｎｍ程度）の高濃度Ｎ
型の多結晶シリコン膜からなるゲート電極１１１を形成
する。ＰチャネルＭＯＳＦＥＴのゲート電極１１１も高
濃度Ｎ型の多結晶シリコン膜からなり，Ｎウェル１０２
とこのゲート電極１１１との間の仕事関数とから、ここ
で形成されるＰチャネルＭＯＳＦＥＴがエンハンスメン
ト型であり，負の値のしきい値電圧（例えば−０．６
Ｖ）を有するためにするには、上記の埋め込みチャネル
用のＰ型拡散層１１２が不可欠になる〔図１（ｂ）〕。
【００２４】次に、低温ＣＶＤ法により、全面に膜厚７
０ｎｍの酸化シリコン膜を堆積する。ＲＩＥによる酸化
シリコン膜のエッチバックを行ない、ゲート電極１１１
の側面のみに、この酸化シリコン膜からなるサイドウォ
ール・スペーサ１１５を残置，形成する。その後、イオ
ン注入による汚染を防ぐために、低温ＣＶＤ法により膜
厚１０ｎｍ程度の酸化シリコン膜１１８を全面に再び堆
積する。Ｎウェル１０２表面をフォトレジスト膜で覆
い、このフォトレジスト膜とゲート電極１１１とサイド
ウォール・スペーサ１１５とをマスクにして、４０ｋｅ
Ｖで８×１０13ｃｍ-2の燐イオン１２６を、Ｐ型シリコ
ン基板１０１の主面に対する法線に対して４５°程度の
傾きで、Ｐウェル１０３表面に斜め回転イオン注入す
る。さらに、このフォトレジスト膜とゲート電極１１１
とサイドウォール・スペーサ１１５とをマスクにして、
７０ｋｅＶで２×１０15ｃｍ-2の砒素イオン１１９を、
Ｐ型シリコン基板１０１の主面に垂直に、Ｐウェル１０
３表面にイオン注入する。上記フォトレジスト膜を除去
した後、Ｐウェル１０３表面を別のフォトレジスト膜で
覆い、この別のフォトレジスト膜とゲート電極１１１と
サイドウォール・スペーサ１１５とをマスクにして、４
０ｋｅＶで８×１０13ｃｍ-2の燐イオン１２７を、Ｐ型
シリコン基板１０１の主面に対する法線に対して４５°
程度の傾きで、Ｎウェル１０２表面に斜め回転イオン注
入する。さらに、この別のフォトレジスト膜とゲート電
極１１１とサイドウォール・スペーサ１１５とをマスク
にして、５０ｋｅＶで５×１０15ｃｍ-2の弗化ボロンイ
オン１２０を、Ｐ型シリコン基板１０１の主面に垂直
に、Ｎウェル１０２表面にイオン注入する。
０ｎｍの酸化シリコン膜を堆積する。ＲＩＥによる酸化
シリコン膜のエッチバックを行ない、ゲート電極１１１
の側面のみに、この酸化シリコン膜からなるサイドウォ
ール・スペーサ１１５を残置，形成する。その後、イオ
ン注入による汚染を防ぐために、低温ＣＶＤ法により膜
厚１０ｎｍ程度の酸化シリコン膜１１８を全面に再び堆
積する。Ｎウェル１０２表面をフォトレジスト膜で覆
い、このフォトレジスト膜とゲート電極１１１とサイド
ウォール・スペーサ１１５とをマスクにして、４０ｋｅ
Ｖで８×１０13ｃｍ-2の燐イオン１２６を、Ｐ型シリコ
ン基板１０１の主面に対する法線に対して４５°程度の
傾きで、Ｐウェル１０３表面に斜め回転イオン注入す
る。さらに、このフォトレジスト膜とゲート電極１１１
とサイドウォール・スペーサ１１５とをマスクにして、
７０ｋｅＶで２×１０15ｃｍ-2の砒素イオン１１９を、
Ｐ型シリコン基板１０１の主面に垂直に、Ｐウェル１０
３表面にイオン注入する。上記フォトレジスト膜を除去
した後、Ｐウェル１０３表面を別のフォトレジスト膜で
覆い、この別のフォトレジスト膜とゲート電極１１１と
サイドウォール・スペーサ１１５とをマスクにして、４
０ｋｅＶで８×１０13ｃｍ-2の燐イオン１２７を、Ｐ型
シリコン基板１０１の主面に対する法線に対して４５°
程度の傾きで、Ｎウェル１０２表面に斜め回転イオン注
入する。さらに、この別のフォトレジスト膜とゲート電
極１１１とサイドウォール・スペーサ１１５とをマスク
にして、５０ｋｅＶで５×１０15ｃｍ-2の弗化ボロンイ
オン１２０を、Ｐ型シリコン基板１０１の主面に垂直
に、Ｎウェル１０２表面にイオン注入する。
【００２５】次に、８５０℃，３０分の熱処理が施され
る。これにより、上記砒素イオン１１９，弗化ボロンイ
オン１２０，燐イオン１２６および燐イオン１２７が活
性化され、ＮチャネルＭＯＳＦＥＴのソース・ドレイン
用の高濃度のＮ型拡散層１２１，ＮチャネルＭＯＳＦＥ
ＴのＬＤＤ用の低濃度のＮ型拡散層１２８，Ｐチャネル
ＭＯＳＦＥＴのソース・ドレイン用の高濃度のＰ型拡散
層１２２が形成され、さらに、ＰチャネルＭＯＳＦＥＴ
の埋め込みチャネル用のＰ型拡散層１１２は燐イオン１
２７等による干渉を受けてＰ型拡散層１１７になる。Ｎ
型拡散層１２１およびＰ型拡散層１２２の接合の深さ
は、それぞれ約１５０ｎｍおよび約２５０ｎｍである。
続いて、低温ＣＶＤ法により、全面に酸化シリコン膜か
らなる層間絶縁膜１２３を形成する。さらに、層間絶縁
膜１２３および酸化シリコン膜１１８を貫通し，Ｎ型拡
散層１２１あるいはＰ型拡散層１２２等に達するコンタ
クトホール１２４を開口し、アルミ配線１２５を形成す
ることより、本実施例によるＣＭＯＳが完成する〔図１
（ｄ）〕。
る。これにより、上記砒素イオン１１９，弗化ボロンイ
オン１２０，燐イオン１２６および燐イオン１２７が活
性化され、ＮチャネルＭＯＳＦＥＴのソース・ドレイン
用の高濃度のＮ型拡散層１２１，ＮチャネルＭＯＳＦＥ
ＴのＬＤＤ用の低濃度のＮ型拡散層１２８，Ｐチャネル
ＭＯＳＦＥＴのソース・ドレイン用の高濃度のＰ型拡散
層１２２が形成され、さらに、ＰチャネルＭＯＳＦＥＴ
の埋め込みチャネル用のＰ型拡散層１１２は燐イオン１
２７等による干渉を受けてＰ型拡散層１１７になる。Ｎ
型拡散層１２１およびＰ型拡散層１２２の接合の深さ
は、それぞれ約１５０ｎｍおよび約２５０ｎｍである。
続いて、低温ＣＶＤ法により、全面に酸化シリコン膜か
らなる層間絶縁膜１２３を形成する。さらに、層間絶縁
膜１２３および酸化シリコン膜１１８を貫通し，Ｎ型拡
散層１２１あるいはＰ型拡散層１２２等に達するコンタ
クトホール１２４を開口し、アルミ配線１２５を形成す
ることより、本実施例によるＣＭＯＳが完成する〔図１
（ｄ）〕。
【００２６】なお、サイドウォール・スペーサ１１５を
構成する酸化シリコン膜，酸化シリコン膜１１８および
層間絶縁膜１２３を低温ＣＶＤ法により形成するのは、
ＰチャネルＭＯＳＦＥＴの短チャネル効果を抑えるため
であり，Ｐ型拡散層１１７（Ｐ型拡散層１１２）の接合
の深さを深くしないためである。
構成する酸化シリコン膜，酸化シリコン膜１１８および
層間絶縁膜１２３を低温ＣＶＤ法により形成するのは、
ＰチャネルＭＯＳＦＥＴの短チャネル効果を抑えるため
であり，Ｐ型拡散層１１７（Ｐ型拡散層１１２）の接合
の深さを深くしないためである。
【００２７】上記一実施例では、ＰチャネルＭＯＳＦＥ
Ｔのソース・ドレイン用の高濃度のＰ型拡散層１２２と
埋め込みチャネル用のＰ型拡散層１１７との水平方向の
不純物プロファイル（ＰチャネルＭＯＳＦＥＴのゲート
電極１１１の左端直下のゲート酸化膜１１０とＮウェル
１０２との界面近傍におけるＰ型拡散層を原点（０）と
し，右に水平な方向をＸとした）を示す図２を参照する
と、ＬSWの±１０％のばらつきに対して次のことが明ら
かになる。
Ｔのソース・ドレイン用の高濃度のＰ型拡散層１２２と
埋め込みチャネル用のＰ型拡散層１１７との水平方向の
不純物プロファイル（ＰチャネルＭＯＳＦＥＴのゲート
電極１１１の左端直下のゲート酸化膜１１０とＮウェル
１０２との界面近傍におけるＰ型拡散層を原点（０）と
し，右に水平な方向をＸとした）を示す図２を参照する
と、ＬSWの±１０％のばらつきに対して次のことが明ら
かになる。
【００２８】ＰチャネルＭＯＳＦＥＴにおいて、実効的
なボロン濃度が５×１０17ｃｍ-3となるソース側の位置
とドレイン側の位置との間の距離を実効的なチャネル長
（Ｌeff ）と定義するならば、ＬSW＝７７ｎｍの場合の
ＰチャネルＭＯＳＦＥＴではＬeff ＝３９４ｎｍとな
り、ＬSW＝６３ｎｍの場合のＰチャネルＭＯＳＦＥＴで
はＬeff ＝３７０ｎｍとなる。すなわち、２×ＬSWの差
が２８ｎｍであるのに対してＬeff の差は２４ｎｍのみ
となる。
なボロン濃度が５×１０17ｃｍ-3となるソース側の位置
とドレイン側の位置との間の距離を実効的なチャネル長
（Ｌeff ）と定義するならば、ＬSW＝７７ｎｍの場合の
ＰチャネルＭＯＳＦＥＴではＬeff ＝３９４ｎｍとな
り、ＬSW＝６３ｎｍの場合のＰチャネルＭＯＳＦＥＴで
はＬeff ＝３７０ｎｍとなる。すなわち、２×ＬSWの差
が２８ｎｍであるのに対してＬeff の差は２４ｎｍのみ
となる。
【００２９】これは、次の理由による。ＰチャネルＭＯ
ＳＦＥＴのゲート電極１１１の端部直下近傍のＰ型拡散
層（Ｐ型拡散層１１２）におけるＰ型不純物濃度を低く
する目的で、Ｎ型イオン（燐イオン１２７）のイオン注
入が行なわれる。このイオン注入は、従来の方法と異な
り、サイドウォール・スペーサ１１５を形成した後、斜
め回転イオン注入である。一方、ソース・ドレイン用の
高濃度のＰ型拡散層１２２を形成するためのイオン注入
（弗化ボロンイオン１２０）は従来と同様に、サイドウ
ォール・スペーサ１１５を形成した後に行なわれる。そ
の結果、サイドウォール・スペーサ１１５のＬSWのばら
つきに対して、ＰチャネルＭＯＳＦＥＴのゲート電極１
１１の端部直下近傍のＰ型拡散層（Ｐ型拡散層１１２）
におけるＰ型不純物濃度のばらつきは、従来の方法に比
べて、極めて低くなる。
ＳＦＥＴのゲート電極１１１の端部直下近傍のＰ型拡散
層（Ｐ型拡散層１１２）におけるＰ型不純物濃度を低く
する目的で、Ｎ型イオン（燐イオン１２７）のイオン注
入が行なわれる。このイオン注入は、従来の方法と異な
り、サイドウォール・スペーサ１１５を形成した後、斜
め回転イオン注入である。一方、ソース・ドレイン用の
高濃度のＰ型拡散層１２２を形成するためのイオン注入
（弗化ボロンイオン１２０）は従来と同様に、サイドウ
ォール・スペーサ１１５を形成した後に行なわれる。そ
の結果、サイドウォール・スペーサ１１５のＬSWのばら
つきに対して、ＰチャネルＭＯＳＦＥＴのゲート電極１
１１の端部直下近傍のＰ型拡散層（Ｐ型拡散層１１２）
におけるＰ型不純物濃度のばらつきは、従来の方法に比
べて、極めて低くなる。
【００３０】このＰチャネルＭＯＳＦＥＴのゲート電極
１１１の端部直下近傍のＰ型拡散層（Ｐ型拡散層１１
２）部分のＰ型不純物濃度のばらつきの低さを反映し
て、サイドウォール・スペーサ１１５のＬSWのばらつき
に対するソース・ドレインの寄生抵抗（ＲSD）のばらつ
きも少なくなる。その結果．本実施例の採用により、図
３に示すように、ＬSWの±５％のばらつきに対して、ソ
ース，ドレイン間を流れるオン電流（ＩON）のばらつき
（ΔＩON）は±３％になる。
１１１の端部直下近傍のＰ型拡散層（Ｐ型拡散層１１
２）部分のＰ型不純物濃度のばらつきの低さを反映し
て、サイドウォール・スペーサ１１５のＬSWのばらつき
に対するソース・ドレインの寄生抵抗（ＲSD）のばらつ
きも少なくなる。その結果．本実施例の採用により、図
３に示すように、ＬSWの±５％のばらつきに対して、ソ
ース，ドレイン間を流れるオン電流（ＩON）のばらつき
（ΔＩON）は±３％になる。
【００３１】なお、上記一実施例では埋め込みチャネル
用のＰ型拡散層１１７（Ｐ型拡散層１１２）を形成して
いたが、本実施例は表面チャネル型で（埋め込みチャネ
ル用の）Ｐ型拡散層の無い場合にも適用することができ
る。
用のＰ型拡散層１１７（Ｐ型拡散層１１２）を形成して
いたが、本実施例は表面チャネル型で（埋め込みチャネ
ル用の）Ｐ型拡散層の無い場合にも適用することができ
る。
【００３２】また上記一実施例は、本発明を短チャネル
のＰチャネルＭＯＳＦＥＴに適用したものであるが、本
発明はこれに限定されるものではない。短チャネルのＮ
チャネルＭＯＳＦＥＴがＬＤＤ（もしくはＤＤＤ）構造
を採用している限り本発明をＮチャネルＭＯＳＦＥＴに
適用することはできないが、ＮチャネルＭＯＳＦＥＴの
短チャネル化がさらに進み、基板濃度（あるいはＰウェ
ルの表面不純物濃度）がさらに高くなり，あるいはＮ型
の埋め込みチャネル（例えば砒素イオンのイオン注入等
により形成）が必要となる場合、パンチスルー防止のた
めＮチャネルＭＯＳＦＥＴのゲート電極端部直下のＮ型
の埋め込みチャネルのＮ型不純物濃度を低下させるのに
本発明を適用することが有効となる。
のＰチャネルＭＯＳＦＥＴに適用したものであるが、本
発明はこれに限定されるものではない。短チャネルのＮ
チャネルＭＯＳＦＥＴがＬＤＤ（もしくはＤＤＤ）構造
を採用している限り本発明をＮチャネルＭＯＳＦＥＴに
適用することはできないが、ＮチャネルＭＯＳＦＥＴの
短チャネル化がさらに進み、基板濃度（あるいはＰウェ
ルの表面不純物濃度）がさらに高くなり，あるいはＮ型
の埋め込みチャネル（例えば砒素イオンのイオン注入等
により形成）が必要となる場合、パンチスルー防止のた
めＮチャネルＭＯＳＦＥＴのゲート電極端部直下のＮ型
の埋め込みチャネルのＮ型不純物濃度を低下させるのに
本発明を適用することが有効となる。
【００３３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、一導電型のシリコン基板に逆導電型チャ
ネルを有するＭＯＳＦＥＴを形成するに際して、ゲート
電極の側面に絶縁膜からなるサイドウォール・スペーサ
を形成した後、一導電型不純物の斜め回転イオン注入に
より上記一導電型領域の不純物濃度より高い不純物濃度
を有し，この一導電型領域表面から第１の所定の深さに
達する一導電型イオン注入層を形成し、逆導電型不純物
の垂直イオン注入により上記一導電型イオン注入層の不
純物濃度より高い不純物濃度を有し，上記一導電型領域
表面から上記第１の所定の深さより深い第２の所定の深
さに達する逆導電型イオン注入層を形成する。このた
め、サイドウォール・スペーサの膜厚のばらつきに対し
て、（実効チャネル長のばらつきを含めて）オン電流の
ばらつきが少なくなる。
の製造方法は、一導電型のシリコン基板に逆導電型チャ
ネルを有するＭＯＳＦＥＴを形成するに際して、ゲート
電極の側面に絶縁膜からなるサイドウォール・スペーサ
を形成した後、一導電型不純物の斜め回転イオン注入に
より上記一導電型領域の不純物濃度より高い不純物濃度
を有し，この一導電型領域表面から第１の所定の深さに
達する一導電型イオン注入層を形成し、逆導電型不純物
の垂直イオン注入により上記一導電型イオン注入層の不
純物濃度より高い不純物濃度を有し，上記一導電型領域
表面から上記第１の所定の深さより深い第２の所定の深
さに達する逆導電型イオン注入層を形成する。このた
め、サイドウォール・スペーサの膜厚のばらつきに対し
て、（実効チャネル長のばらつきを含めて）オン電流の
ばらつきが少なくなる。
【図１】本発明の一実施例の製造工程の断面模式図であ
る。
る。
【図２】上記一実施例の効果を説明するための図であ
り、ゲート電極直下近傍でのボロンの濃度分布を示すグ
ラフである。
り、ゲート電極直下近傍でのボロンの濃度分布を示すグ
ラフである。
【図３】上記一実施例の効果を説明するための図であ
り、サイドウォール・スペーサの幅のばらつきに対する
オン電流のばらつきを示すグラフである。
り、サイドウォール・スペーサの幅のばらつきに対する
オン電流のばらつきを示すグラフである。
【図４】従来の半導体装置の製造工程の断面模式図であ
る。
る。
【図５】従来の半導体装置の製造工程の断面模式図であ
る。
る。
【図６】従来の半導体装置の製造方法の問題点を説明す
るための図であり、ゲート電極直下近傍での不純物の濃
度分布を示すグラフである。
るための図であり、ゲート電極直下近傍での不純物の濃
度分布を示すグラフである。
【図７】従来の半導体装置の製造方法の問題点を説明す
るための図であり、ゲート電極直下近傍でのボロンの濃
度分布を示すグラフである。
るための図であり、ゲート電極直下近傍でのボロンの濃
度分布を示すグラフである。
【図８】従来の半導体装置の製造方法の問題点を説明す
るための図であり、ゲート電極直下近傍でのボロンの濃
度分布を示すグラフである。
るための図であり、ゲート電極直下近傍でのボロンの濃
度分布を示すグラフである。
【図９】従来の半導体装置の製造方法の問題点を説明す
るための図であり、サイドウォール・スペーサの幅のば
らつきに対するオン電流のばらつきを示すグラフであ
る。
るための図であり、サイドウォール・スペーサの幅のば
らつきに対するオン電流のばらつきを示すグラフであ
る。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ Ｎウェル １０３，２０３ Ｐウェル １０４，２０４ フィールド酸化膜 １０５，１１８，２０５，２１８ 酸化シリコン膜 １０６，２０６ ボロンイオン １０７，１２６，１２７，２０７，２１３，２１４
燐イオン １０８，１１９，２０８，２１９ 砒素イオン １０９，１２０，２０９，２２０ 弗化ボロンイオン １１０，２１０ ゲート酸化膜 １１１，２１１ ゲート電極 １１２，１１７，１２２，２１２，２１７，２２２
Ｐ型拡散層 １１５，２１５ サイドウォール・スペーサ １２１，１２８，２１６，２２１ Ｎ型拡散層 １２３，２２３ 層間絶縁膜 １２４，２２４ コンタクトホール １２５，２２５ アルミ配線 ２１７ａ Ｐ型拡散層の消滅領域
燐イオン １０８，１１９，２０８，２１９ 砒素イオン １０９，１２０，２０９，２２０ 弗化ボロンイオン １１０，２１０ ゲート酸化膜 １１１，２１１ ゲート電極 １１２，１１７，１２２，２１２，２１７，２２２
Ｐ型拡散層 １１５，２１５ サイドウォール・スペーサ １２１，１２８，２１６，２２１ Ｎ型拡散層 １２３，２２３ 層間絶縁膜 １２４，２２４ コンタクトホール １２５，２２５ アルミ配線 ２１７ａ Ｐ型拡散層の消滅領域
Claims (1)
- 【請求項１】 一導電型領域を少なくとも有するシリコ
ン基板の主面の素子形成領域にゲート酸化膜を形成し、
該ゲート酸化膜を介して該一導電型領域の表面にゲート
電極を形成し、該ゲート電極の側面に絶縁膜からなるサ
イドウォール・スペーサを形成する工程と、 前記ゲート電極および前記サイドウォール・スペーサと
をマスクにして、一導電型不純物の斜め回転イオン注入
を行ない、前記一導電型領域の不純物濃度より高い不純
物濃度を有し，該一導電型領域表面から第１の所定の深
さに達する一導電型イオン注入層を形成する工程と、 前記ゲート電極および前記サイドウォール・スペーサと
をマスクにして、逆導電型不純物の垂直イオン注入を行
ない、前記一導電型イオン注入層の不純物濃度より高い
不純物濃度を有し，前記一導電型領域表面から前記第１
の所定の深さより深い第２の所定の深さに達する逆導電
型イオン注入層を形成する工程と、 熱処理により、前記一導電型イオン注入層および前記逆
導電型イオン注入層を活性化する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327910A JP2586844B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体装置の製造方法 |
| EP95120247A EP0720215A1 (en) | 1994-12-28 | 1995-12-21 | Fabrication process for MOSFET |
| US08/577,335 US5736416A (en) | 1994-12-28 | 1995-12-22 | Fabrication process for MOSFET using oblique rotation ion implantation |
| KR1019950059699A KR0163461B1 (ko) | 1994-12-28 | 1995-12-27 | 모스 전계 효과 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327910A JP2586844B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186250A JPH08186250A (ja) | 1996-07-16 |
| JP2586844B2 true JP2586844B2 (ja) | 1997-03-05 |
Family
ID=18204366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327910A Expired - Lifetime JP2586844B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5736416A (ja) |
| EP (1) | EP0720215A1 (ja) |
| JP (1) | JP2586844B2 (ja) |
| KR (1) | KR0163461B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321239A (ja) * | 1996-05-30 | 1997-12-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| TW425692B (en) | 1996-12-13 | 2001-03-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and its fabrication method |
| TW359860B (en) * | 1997-03-24 | 1999-06-01 | United Microelectronics Corp | Method for producing metal oxide semiconductor element with light doped drain (LDD) region |
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| US6331873B1 (en) | 1998-12-03 | 2001-12-18 | Massachusetts Institute Of Technology | High-precision blooming control structure formation for an image sensor |
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-
1994
- 1994-12-28 JP JP6327910A patent/JP2586844B2/ja not_active Expired - Lifetime
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1995
- 1995-12-21 EP EP95120247A patent/EP0720215A1/en not_active Withdrawn
- 1995-12-22 US US08/577,335 patent/US5736416A/en not_active Expired - Fee Related
- 1995-12-27 KR KR1019950059699A patent/KR0163461B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0720215A1 (en) | 1996-07-03 |
| JPH08186250A (ja) | 1996-07-16 |
| US5736416A (en) | 1998-04-07 |
| KR960026463A (ko) | 1996-07-22 |
| KR0163461B1 (ko) | 1999-02-01 |
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|---|---|---|---|
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