JP3050717B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3050717B2
JP3050717B2 JP5065285A JP6528593A JP3050717B2 JP 3050717 B2 JP3050717 B2 JP 3050717B2 JP 5065285 A JP5065285 A JP 5065285A JP 6528593 A JP6528593 A JP 6528593A JP 3050717 B2 JP3050717 B2 JP 3050717B2
Authority
JP
Japan
Prior art keywords
semiconductor substrate
inclination angle
ion implantation
predetermined
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5065285A
Other languages
English (en)
Other versions
JPH06275636A (ja
Inventor
誠二 金子
智也 馬場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP5065285A priority Critical patent/JP3050717B2/ja
Priority to US08/215,604 priority patent/US5426063A/en
Publication of JPH06275636A publication Critical patent/JPH06275636A/ja
Priority to US08/445,018 priority patent/US5532508A/en
Application granted granted Critical
Publication of JP3050717B2 publication Critical patent/JP3050717B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にチャネル長がサブミクロンの電界効果型ト
ランジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来、チャネル長さがサブミクロンの電
界効果型トランジスタ、例えば、ＭＯＳ型トランジスタ
（ＬＤＤ構造トランジスタを含む。）では、短チャネル
効果によるしきい値電圧の低下と、ソース・ドレイン間
の耐圧の低下が生じる。これは、半導体装置を小型化す
る上で厳しい制約になっている。この制約を克服する方
法として、ゲート電極をマスクとして、半導体基板をこ
の半導体基板の法線方向から所定の傾斜角度で上記半導
体基板を法線を回転軸にして回転させながらイオン注入
を行う方法がある（特開平３−２０４９４０号公報）。
【０００３】上記方法によると、非均一な不純物濃度の
チャネルを形成し、チャネル中においては中央近傍に比
べ、ソース・ドレイン領域近傍のみチャネルポテンシャ
ルを高くすることができ、しきい値電圧の制御ができ、
且つ、ソース・ドレイン領域間の空乏層の広がりが抑え
られ、ソース・ドレイン間の耐圧が向上する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、斜め回転イオン注入の際、図２の従来技術
による半導体装置の断面図に示す様に一種類の不純物濃
度でのＰ型のイオン注入領域１１しか形成されないの
で、この場合、同時に、短チャネル効果の制御とソース
・ドレイン間の空乏層の広がりを抑え、耐圧を向上させ
るための注入条件の最適値を満足させることができない
という問題点がある。
【０００５】本発明の目的は、チャネル長さがサブミク
ロンのデバイスにおいても、しきい値電圧制御ができ、
ソース・ドレイン間の耐圧も最適値をもって制御できる
半導体装置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、ゲート酸化膜及びゲート電
極を形成する工程と該ゲート電極をマスクとして上記半
導体基板表面に上記半導体基板とは反対の導電型の不純
物を注入し、熱処理することによりソース領域及びドレ
イン領域を形成する工程との間に、上記半導体基板の法
線方向から所定の第１の傾斜角で、所定の加速エネルギ
ー及び所定のドーズ量で、上記半導体基板を上記法線を
回転軸にして回転させた状態で、上記半導体基板と同じ
導電型不純物をしきい値電圧制御用イオン注入する工程
と、上記法線方向から上記第１の傾斜角より大きい所定
の第２の傾斜角で、所定の加速エネルギー及び所定のド
ーズ量で、上記半導体基板を上記法線を回転軸にして回
転させた状態で、上記半導体基板と同じ導電型不純物を
上記ソース・ドレイン間耐圧制御用イオン注入する工程
とを行うことを特徴とするものである。また、上記第１
の傾斜角が７゜以上、且つ２０゜以下であり、上記第２
の傾斜角が３０゜以上、且つ６０゜以下であることが望
ましい。
【０００７】
【作用】図３（ａ）はしきい値電圧制御を目的としたイ
オン注入による短チャネル効果の様子を示す図であり、
図３（ａ）が示すように、ドース量を増すことにより、
しきい値が持ち上がり、しきい値の低下が抑制されてい
る。また、同（ｂ）はソース・ドレイン間の耐圧制御を
目的としたイオン注入による短チャネル効果の様子を示
した図であり、同（ｂ）同様にドース量を増すことによ
り耐圧が向上している。更に、同（ｃ）は本発明を用い
た場合の短チャネル効果の様子を示した図であり、上記
本発明を用いることにより、図３（ａ）乃至（ｃ）に示
すように、従来に比べ、チャネル長が短かくなっても、
しきい値電圧が下がらず、短チャネル効果が抑制され
る。
【０００８】
【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。
【０００９】図１（ａ）乃至（ｇ）は、本発明の一実施
例の半導体装置の製造工程図を示す。図１において、１
はＰ型半導体基板、２は素子分離領域、３はゲート酸化
膜、４はゲート電極、５はソース・ドレイン間耐圧制御
用のＰ型不純物によるイオン注入層、６はしきい値制御
用のＰ型不純物によるイオン注入層、７はＬＤＤ構造形
成のためのＮ型不純物によるイオン注入層、８はサイド
ウォール、９はソース・ドレイン領域形成のためのＮ型
不純物によるイオン注入層を示す。
【００１０】次に、本発明の一実施例の製造工程につい
て、図１（ａ）乃至（ｇ）を用いて説明する。
【００１１】まず、Ｐ型半導体基板１上にＬＯＣＯＳ法
によって素子分離領域２に囲まれた活性領域にゲート絶
縁膜３を形成する（図１（ａ））。このとき、ゲート絶
縁膜３の膜厚は、トランジスタのチャネル長が例えば
０．５μｍならば、１０〜１３ｎｍとする。
【００１２】次に、ポリシリコン膜を減圧ＣＶＤ法を用
いて、ゲート絶縁膜３上の全面に形成し、フォト・エッ
チング工程によりゲート電極４を形成する（図１
（ｂ））。ゲート電極４は、上記の様にポリシリコン単
層で形成する他、高融点金属又は高融点金属シリサイド
とポリシリコンの２層を減圧ＣＶＤ法やスパッタリング
で堆積させた後、フォト・エッチング工程により形成す
ることもできる。また、ゲート電極４には、導電性を高
めるためにリン（Ｐ）等の不純物イオンをドーピング
し、半導体基板１と反対の導電型にする。このため、Ｎ
型ゲート電極４とＰ型チャネル領域との間の仕事関数差
及びその後の熱処理におけるリンイオンのチャネルへの
拡散によってしきい値が低下することになる。このた
め、後の工程に示すようにＰ型の不純物によるイオン注
入領域６を形成することにより、しきい値を上げること
が必要となる。
【００１３】次に、半導体基板１の表面全体に半導体基
板１の法線方向に対して、約７°〜２０°の傾きをもっ
て、半導体基板１と同じＰ型の不純物イオンであるホウ
素イオンを、ゲート電極４の中央法線を中心に、半導体
基板１を回転させながら注入する。注入角度が約７°以
下ではチャネリングが生じ、約２０°以上ではチャネル
部の不純物濃度に影響が生じる。この斜め回転イオン注
入により、ゲート電極４をマスクに、ソース・ドレイン
間の耐圧制御用Ｐ型イオン注入層５が形成される（図１
（ｃ））。このイオン注入における加速エネルギーは約
４０〜７０ＫｅＶであり、約４０ＫｅＶ以下では後の工
程で形成されるＬＤＤ構造形成のためのＮ型不純物によ
るイオン注入層７よりも深い所に注入ピークを作ること
が困難であり、約７０ＫｅＶ以上では、ゲート電極４の
側面からイオン注入が行われチャネル部の濃度に大きな
影響を与える。また、ドース量は、ソース・ドレイン間
耐圧制御の最適値を用い、６〜１０×１０12ｉｏｎｓ／
ｃｍ2 程度である。
【００１４】次に、同様に半導体基板１の法線方向に対
して約３０〜６０°の傾きをもって、ホウ素イオンを回
転イオン注入を行い、しきい値電圧制御用Ｐ型イオン注
入層６が形成される（図１（ｂ））。
【００１５】注入角度が約３０°以下では、ＬＤＤ構造
形成のためのＮ型不純物によるイオン注入層７を越えて
Ｐ型チャネル層が形成されず、約６０°以上では、しき
い値電圧制御の効果が生じない。また、このイオン注入
における加速エネルギーは、約４０〜８０ＫｅＶであ
り、約４０ＫｅＶ以下では、不純物イオンがゲート電極
４の側面を通過して、Ｐ型チャネル層を形成することが
できず、約８０ＫｅＶ以上では、ゲート長が０．４μｍ
の場合、Ｐ型チャネル層分布幅がゲート長を越えてしま
う。また、ドース量は、しきい値電圧制御の最適値を用
いて、約２〜７×１０12ｉｏｎｓ／ｃｍ2程度である。
【００１６】次に、半導体基板１の表面全体に半導体基
板１の法線方向から、半導体基板１と反対の導電型であ
るＮ型の不純物イオンであるリン又はヒ素イオンをゲー
ト電極４をマスクとして、注入し、ＬＤＤ構造形成のた
めのＮ型不純物によるイオン注入層７を形成する（図１
（ｅ））。
【００１７】次に、半導体基板１への表面全体にＣＶＤ
法等によって、シリコン酸化膜を堆積し、異方性エッチ
ングを用いて、サイドウォール８を形成する（図１
（ｆ））。
【００１８】次に、半導体基板１の表面全体に、半導体
基板１の法線方向から、ゲート電極４及びサイドウォー
ル８をマスクとしてＮ型の不純物であるリン又はヒ素イ
オンを注入し、ソース・ドレイン領域形成のためのＮ型
不純物によるイオン注入層９を形成する（図１
（ｇ））。上記イオン注入層７へのイオン注入量は、Ｌ
ＤＤ構造形成のために、イオン注入層９の不純物濃度よ
りもはるかに低濃度になるように設定されている。その
後、熱処理（例えば。９００℃、２０分間）を行うこと
により、イオン注入層７及び９が活性化され、不純物イ
オンの拡散層が形成される。
【００１９】上記実施例においては、Ｐ型半導体基板を
用いたがこれに限るものではなく、半導体基板及びソー
ス・ドレイン間耐圧制御用のイオン注入層及び、しきい
値電圧制御用のイオン注入層をＮ型とし、ＬＤＤ構造形
成のためのイオン注入層及びソース・ドレイン領域形成
のためのイオン注入層をＰ型として形成することも可能
である。また、半導体基板表面から所定の深さにウエル
を形成したものを用いることも可能である。更に、図１
（ｃ）に示す工程と図１（ｄ）に示す工程との順序及び
図１（ｅ）に示す工程と図１（ｇ）に示す工程との順序
を逆に行うことも可能である。
【００２０】
【発明の効果】以上、詳細に説明した様に、本発明を用
いることによって、しきい値電圧制御用のイオン注入層
とソース・ドレイン間の耐圧制御用のイオン注入層とが
別々に形成されるので、チャネル長がサブミクロンの半
導体装置においても、しきい値電圧の制御及びソース・
ドレイン間の耐圧制御ができる半導体装置を得ることが
できる。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置の製造工程図で
ある。
【図２】従来のＬＤＤ型半導体装置の製造工程図であ
る。
【図３】（ａ）はしきい値電圧制御を目的としたイオン
注入による短チャネル効果の様子を示す図であり、
（ｂ）はソース・ドレイン間の耐圧制御を目的としたイ
オン注入による短チャネル効果の様子を示した図であ
り、（ｃ）は本発明を用いた場合の短チャネル効果の様
子を示した図である。
【符号の説明】
１ Ｐ型半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン間耐圧制御用のＰ型不純物による
イオン注入層 ６ しきい値制御用のＰ型不純物によるイオン注入層 ７ ＬＤＤ構造形成のためのＮ型不純物によるイオン注
入層 ８ サイドウォール ９ ソース・ドレイン領域形成のためのＮ型不純物によ
るイオン注入層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、ゲート酸化膜及びゲー
    ト電極を形成する工程と該ゲート電極をマスクとして上
    記半導体基板表面に上記半導体基板とは反対の導電型の
    不純物をイオン注入し、熱処理することによりソース領
    域及びドレイン領域を形成する工程との間に、 上記半導体基板の法線方向から所定の第１の傾斜角で、
    所定の加速エネルギー及び所定のドーズ量で、上記半導
    体基板を上記法線を回転軸にして回転させた状態で、上
    記半導体基板と同じ導電型不純物をしきい値電圧制御用
    イオン注入する工程と、 上記法線方向から上記第１の傾斜角より大きい所定の第
    ２の傾斜角で、所定の加速エネルギー及び所定のドーズ
    量で、上記半導体基板を上記法線を回転軸にして回転さ
    せた状態で、上記半導体基板と同じ導電型不純物を上記
    ソース・ドレイン間耐圧制御用イオン注入する工程とを
    行うことを特徴とする、半導体装置の製造方法。
  2. 【請求項２】 上記第１の傾斜角が７゜以上、且つ２０
    ゜以下であり、上記第２の傾斜角が３０゜以上、且つ６
    ０゜以下であることを特徴とする、請求項１に記載の半
    導体装置の製造方法。
JP5065285A 1993-03-24 1993-03-24 半導体装置の製造方法 Expired - Fee Related JP3050717B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5065285A JP3050717B2 (ja) 1993-03-24 1993-03-24 半導体装置の製造方法
US08/215,604 US5426063A (en) 1993-03-24 1994-03-22 Method of making a field effect transistor with submicron channel length and threshold implant using oblique implantation
US08/445,018 US5532508A (en) 1993-03-24 1995-05-22 Semiconductor device with LDD structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5065285A JP3050717B2 (ja) 1993-03-24 1993-03-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH06275636A JPH06275636A (ja) 1994-09-30
JP3050717B2 true JP3050717B2 (ja) 2000-06-12

Family

ID=13282515

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5065285A Expired - Fee Related JP3050717B2 (ja) 1993-03-24 1993-03-24 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US5426063A (ja)
JP (1) JP3050717B2 (ja)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69429915D1 (de) * 1994-07-04 2002-03-28 St Microelectronics Srl Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
US5641696A (en) * 1994-08-31 1997-06-24 Nkk Corporation Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device
JP2586844B2 (ja) * 1994-12-28 1997-03-05 日本電気株式会社 半導体装置の製造方法
EP0789401A3 (en) * 1995-08-25 1998-09-16 Matsushita Electric Industrial Co., Ltd. LD MOSFET or MOSFET with an integrated circuit containing thereof and manufacturing method
JP2787908B2 (ja) * 1995-12-25 1998-08-20 日本電気株式会社 半導体装置の製造方法
KR100214841B1 (ko) * 1996-03-29 1999-08-02 김주용 반도체 소자 및 그의 제조방법
US5763916A (en) 1996-04-19 1998-06-09 Micron Technology, Inc. Structure and method for improved storage node isolation
US5793088A (en) * 1996-06-18 1998-08-11 Integrated Device Technology, Inc. Structure for controlling threshold voltage of MOSFET
EP0817247A1 (en) * 1996-06-26 1998-01-07 STMicroelectronics S.r.l. Process for the fabrication of integrated circuits with contacts self-aligned to active areas
JP3356629B2 (ja) * 1996-07-15 2002-12-16 日本電気株式会社 横型ｍｏｓトランジスタの製造方法
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
JPH1050988A (ja) * 1996-07-31 1998-02-20 Sharp Corp 絶縁ゲート型電界効果トランジスタ及びその製造方法
US6391754B1 (en) * 1996-09-27 2002-05-21 Texas Instruments Incorporated Method of making an integrated circuit interconnect
KR100205320B1 (ko) * 1996-10-25 1999-07-01 구본준 모스펫 및 그 제조방법
US6180470B1 (en) * 1996-12-19 2001-01-30 Lsi Logic Corporation FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements
KR100232206B1 (ko) * 1996-12-26 1999-12-01 김영환 반도체 소자의 제조방법
TW359860B (en) * 1997-03-24 1999-06-01 United Microelectronics Corp Method for producing metal oxide semiconductor element with light doped drain (LDD) region
KR100223846B1 (ko) * 1997-05-28 1999-10-15 구본준 반도체 소자 및 그의 제조방법
US5972745A (en) * 1997-05-30 1999-10-26 International Business Machines Corporation Method or forming self-aligned halo-isolated wells
JP3768656B2 (ja) * 1997-09-18 2006-04-19 三菱電機株式会社 半導体装置
US6680223B1 (en) * 1997-09-23 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JPH11168069A (ja) * 1997-12-03 1999-06-22 Nec Corp 半導体装置の製造方法
US6306712B1 (en) 1997-12-05 2001-10-23 Texas Instruments Incorporated Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing
TW358236B (en) * 1997-12-19 1999-05-11 Nanya Technology Corp Improved local silicon oxidization method in the manufacture of semiconductor isolation
GB2337158B (en) * 1998-02-07 2003-04-02 United Semiconductor Corp Method of fabricating dual voltage mos transistors
EP0957521A1 (en) 1998-05-11 1999-11-17 STMicroelectronics S.r.l. Matrix of memory cells fabricated by means of a self-aligned source process, comprising ROM memory cells, and related manufacturing process
US6316809B1 (en) * 1999-01-06 2001-11-13 Lucent Technologies Inc. Analog MOSFET devices
US6194278B1 (en) * 1999-06-21 2001-02-27 Infineon Technologies North America Corp. Device performance by employing an improved method for forming halo implants
FR2796204B1 (fr) * 1999-07-07 2003-08-08 St Microelectronics Sa Transistor mosfet a canal court
KR20010057381A (ko) * 1999-12-22 2001-07-04 박종섭 반도체 소자의 제조 방법
US6465315B1 (en) * 2000-01-03 2002-10-15 Advanced Micro Devices, Inc. MOS transistor with local channel compensation implant
US6589847B1 (en) * 2000-08-03 2003-07-08 Advanced Micro Devices, Inc. Tilted counter-doped implant to sharpen halo profile
KR100377161B1 (ko) * 2000-12-30 2003-03-26 주식회사 하이닉스반도체 마스크롬 및 그의 제조 방법
JP3426587B2 (ja) * 2001-07-06 2003-07-14 沖電気工業株式会社 半導体装置及びその製造方法
US6518135B1 (en) 2001-09-24 2003-02-11 Integrated Device Technology, Inc. Method for forming localized halo implant regions
DE10148794B4 (de) * 2001-10-02 2005-11-17 Infineon Technologies Ag Verfahren zum Herstellen eines MOS-Transistors und MOS-Transistor
US6913980B2 (en) * 2003-06-30 2005-07-05 Texas Instruments Incorporated Process method of source drain spacer engineering to improve transistor capacitance
JP2005026464A (ja) 2003-07-02 2005-01-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
CN1694263A (zh) * 2004-05-07 2005-11-09 松下电器产业株式会社 半导体装置及其制造方法
US6949796B1 (en) 2004-09-21 2005-09-27 International Business Machines Corporation Halo implant in semiconductor structures
JP2009218580A (ja) * 2008-03-06 2009-09-24 Toshiba Corp ２方向ハロ注入
WO2009157237A1 (ja) * 2008-06-23 2009-12-30 日本電気株式会社 半導体装置およびその製造方法
JP5239548B2 (ja) * 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
CN101710586B (zh) * 2009-01-09 2011-12-28 深超光电（深圳）有限公司 提高开口率的储存电容及其制作方法
TW201043928A (en) * 2009-06-12 2010-12-16 Taiwan Misaki Electronics Co Tilt detection sensor
JP5423269B2 (ja) * 2009-09-15 2014-02-19 富士通セミコンダクター株式会社 半導体装置とその製造方法
US9627524B2 (en) * 2010-03-02 2017-04-18 Richtek Technology Corporation, R.O.C. High voltage metal oxide semiconductor device and method for making same
US20110233674A1 (en) * 2010-03-29 2011-09-29 International Business Machines Corporation Design Structure For Dense Layout of Semiconductor Devices
RU2606246C2 (ru) * 2015-04-23 2017-01-10 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления полупроводникового прибора
CN110034013B (zh) * 2018-01-12 2021-10-15 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE32800E (en) * 1981-12-30 1988-12-13 Sgs-Thomson Microelectronics, Inc. Method of making mosfet by multiple implantations followed by a diffusion step
US4649629A (en) * 1985-07-29 1987-03-17 Thomson Components - Mostek Corp. Method of late programming a read only memory
US5218221A (en) * 1989-10-20 1993-06-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JPH03262130A (ja) * 1990-03-13 1991-11-21 Oki Electric Ind Co Ltd 半導体素子の製造方法
KR940010930B1 (ko) * 1990-03-13 1994-11-19 가부시키가이샤 도시바 반도체장치의 제조방법
US5320974A (en) * 1991-07-25 1994-06-14 Matsushita Electric Industrial Co., Ltd. Method for making semiconductor transistor device by implanting punch through stoppers
JPH05129217A (ja) * 1991-11-05 1993-05-25 Kawasaki Steel Corp 半導体装置の製造方法
US6218221B1 (en) * 1999-05-27 2001-04-17 Chi Mei Optoelectronics Corp. Thin film transistor with a multi-metal structure and a method of manufacturing the same

Also Published As

Publication number Publication date
JPH06275636A (ja) 1994-09-30
US5532508A (en) 1996-07-02
US5426063A (en) 1995-06-20

Similar Documents

Publication Publication Date Title
JP3050717B2 (ja) 半導体装置の製造方法
US5439835A (en) Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough
US6492693B2 (en) Low voltage high performance semiconductor devices and methods
US5164806A (en) Element isolating structure of semiconductor device suitable for high density integration
US5930615A (en) Method of forming CMOS having simultaneous formation of halo regions of PMOS and part of source/drain of NMOS
JP2513402B2 (ja) 半導体装置の構造及び製造方法
KR19990028930A (ko) Mos 트랜지스터의 제조 방법
US5045486A (en) Transistor fabrication method
US6352912B1 (en) Reduction of reverse short channel effects by deep implantation of neutral dopants
US6596594B1 (en) Method for fabricating field effect transistor (FET) device with asymmetric channel region and asymmetric source and drain regions
KR20060053174A (ko) 고성능 ０．１ 서브마이크론 트랜지스터를 위한소스/드레인 구조물
JP3193845B2 (ja) 半導体装置及びその製造方法
JP2875380B2 (ja) 半導体装置およびその製造方法
JP2004508717A (ja) 薄いゲート酸化物ＭＯＳＦＥＴｓでのゲート誘起ドレイン漏洩（ＧＩＤＬ）電流を減らす方法およびデバイス
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
US6194293B1 (en) Channel formation after source and drain regions are formed
JP3417092B2 (ja) 半導体装置の製造方法
US7135373B2 (en) Reduction of channel hot carrier effects in transistor devices
JPH06163572A (ja) Ｍｏｓ電界効果トランジスタの製造方法
JPH0552069B2 (ja)
JPH02153538A (ja) 半導体装置の製造方法
JP3423081B2 (ja) 半導体装置の製造方法
JPH0888362A (ja) 半導体装置とその製造方法
JPH06260496A (ja) 半導体装置の製造方法
JP3277912B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080331

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090331

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees