JP2005026464A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005026464A
JP2005026464A JP2003190462A JP2003190462A JP2005026464A JP 2005026464 A JP2005026464 A JP 2005026464A JP 2003190462 A JP2003190462 A JP 2003190462A JP 2003190462 A JP2003190462 A JP 2003190462A JP 2005026464 A JP2005026464 A JP 2005026464A
Authority
JP
Japan
Prior art keywords
diffusion layer
gate electrode
type
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003190462A
Other languages
English (en)
Inventor
Naoki Kotani
直樹 粉谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2003190462A priority Critical patent/JP2005026464A/ja
Priority to US10/834,112 priority patent/US7053450B2/en
Priority to CNA2004100447149A priority patent/CN1577886A/zh
Publication of JP2005026464A publication Critical patent/JP2005026464A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】ショートチャネル効果及び逆ショートチャネル効果とが共に抑制され、微細なゲート電極を有するＭＩＳＦＥＴを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置内のＭＩＳＦＥＴは、基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極の側面上に設けられたサイドウォールと、基板のうちゲート電極端部の下方に設けられた低濃度拡散層と、基板のうちゲート電極及びサイドウォールの側下方に設けられた高濃度拡散層と、低濃度拡散層の下部から側方までを覆いゲート電極の下方で互いにオーバーラップするポケット拡散層とを有している。ポケット拡散層の不純物濃度はＭＩＳＦＥＴのしきい値が所望の値になるように設定される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳＦＥＴを有する半導体装置、およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置分野において微細化による動作の高速化、及び低消費電力化が急激に進展している。それに伴い、ＭＩＳＦＥＴの拡散プロファイルは大きく変化しつつある。また、従来のＭＩＳＦＥＴに比べて近年のＭＩＳＦＥＴでは、製造プロセスが複雑化し、マスク工程が増加している。
【０００３】
図７は、従来の半導体装置を示す断面図である。同図では、異なる導電型の半導体装置の説明を同時に行なうため、半導体装置に、ｎチャネル型ＭＩＳＦＥＴの形成領域（以下、ＮＭＩＳ形成領域と略す）と、ｐチャネル型ＭＩＳＦＥＴの形成領域（以下、ＰＭＩＳ形成領域と略す）とが設けられ、これらの領域が半導体基板１１０１に形成されたトレンチ型の素子分離用絶縁膜１１０２によって分離される例を示す。
【０００４】
従来の半導体装置において、ＮＭＩＳ形成領域では半導体基板１１０１上にｐウェル領域１１０１ａが形成されており、ｐウェル領域１１０１ａ上にｎチャネル型ＭＩＳＦＥＴが設けられている。また、ＰＭＩＳ形成領域では半導体基板１１０１上にｎウェル領域１１０１ｂが形成されており、ｐチャネル型ＭＩＳＦＥＴが設けられている。
【０００５】
そして、従来のｎチャネル型ＭＩＳＦＥＴは、ｐウェル領域１１０１ａ上に設けられたゲート絶縁膜１１１５ａと、ゲート絶縁膜１１１５ａ上に設けられたｎ型ゲート電極１１０３と、ｎ型ゲート電極１１０３の側面上に設けられた絶縁体からなるサイドウォール１１１１ａとを備えている。また、ｐウェル領域１１０１ａには、ゲート絶縁膜１１１５ａ直下のチャネル領域に形成されたｐ型しきい値制御層１１０５と、ｎ型ゲート電極１１０３端部の直下方に、ｐ型しきい値制御層１１０５を挟むように形成されたｎ型低濃度拡散層１１０７と、ｎ型ゲート電極１１０３及びサイドウォール１１１１ａの側下方に形成されたｎ型高濃度拡散層１１１２と、ｎ型低濃度拡散層１１０７の下に形成されたｐ型ポケット拡散層１１０８とが設けられている。さらに、ｎ型ゲート電極１１０３上及びｎ型高濃度拡散層１１１２上にはそれぞれシリサイド層１１１４、１１１８が形成されている。
【０００６】
また、従来のｐチャネル型ＭＩＳＦＥＴは、ｎウェル領域１１０１ｂ上に設けられたゲート絶縁膜１１１５ｂと、ゲート絶縁膜１１１５ｂ上に設けられたｐ型ゲート電極１１０４と、ｐ型ゲート電極１１０４の側面上に設けられ、絶縁膜からなるサイドウォール１１１１ｂとを備えている。また、ｎウェル領域１１０１ｂには、ゲート絶縁膜１１１５ｂ直下のチャネル領域に形成されたｎ型しきい値制御層１１０６と、ｐ型ゲート電極１１０４端部の直下方に、ｎ型しきい値制御層１１０６を挟むように形成されたｐ型低濃度拡散層１１０９と、ｐ型ゲート電極１１０４及びサイドウォール１１１１ｂの側下方に形成されたｐ型高濃度拡散層１１１３と、ｐ型低濃度拡散層１１０９の下に形成されたｎ型ポケット拡散層１１１０とが設けられている。さらに、ｐ型ゲート電極１１０４上及びｐ型高濃度拡散層１１１３上にはそれぞれシリサイド層１１２０、１１２２が形成されている。
【０００７】
上述した従来の半導体装置において、ｐ型しきい値制御層１１０５、ｎ型しきい値制御層１１０６は、それぞれｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのしきい値を所望の値に調節するためのものであり、マスクを用いた公知のイオン注入法によって形成される。ｐ型しきい値制御層１１０５に含まれるｐ型不純物の濃度、及びｎ型しきい値制御層１１０６に含まれるｎ型不純物の濃度は共に１×１０１２ａｔｏｍｓ／ｃｍ２以下である。これらのしきい値制御層における不純物濃度の最適値は、ゲート長及びゲート絶縁膜の厚さによって異なる。
【０００８】
また、ｐ型ポケット拡散層１１０８及びｎ型ポケット拡散層１１１０は、それぞれｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴにおいて生じるショートチャネル効果を低減するためのものであり、しきい値制御層の形成時とは異なるマスクを用いたイオン注入により形成できる。ｐ型ポケット拡散層１１０８中のｐ型不純物濃度、及びｎ型ポケット拡散層１１１０中のｎ型不純物濃度は、共に１×１０１３ａｔｏｍｓ／ｃｍ２程度である。
【０００９】
以上に説明したような従来の半導体装置は、例えば特許文献１に記載されている。
【００１０】
【特許文献１】
特開平２００２−２７０８２４号
【００１１】
【発明が解決しようとする課題】
上記従来の半導体装置では、ＭＩＳＦＥＴのゲート寸法が微細化され、例えば０．１３μｍ以下になると、ソース側に形成されたｐ型ポケット拡散層１１０８とドレイン側に形成されたｐ型ポケット拡散層１１０８とが接近あるいは接触する。これと同様に、ソース側に形成されたｎ型ポケット拡散層１１１０とドレイン側に形成されたｎ型ポケット拡散層１１１０とは接近あるいは接触する。そのため、ｐ型しきい値制御層１１０５及びｎ型しきい値制御層１１０６が有効に機能しなくなり、所望のしきい値電圧を得ることが困難になってきている。さらに、しきい値の上昇などの逆ショートチャネル効果が大きくなり、トランジスタ性能を劣化させるという不具合が生じる。
【００１２】
本発明の目的は、ショートチャネル効果と逆ショートチャネル効果とが共に抑制され、微細なゲート電極を有するＭＩＳトランジスタを備えた半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、半導体層に設けられ、共に第２導電型の不純物を含む低濃度ソース拡散層、低濃度ドレイン拡散層、高濃度ソース拡散層及び高濃度ソース拡散層を有する、いわゆるＬＤＤ構造のＭＩＳＦＥＴを備えていることを前提としている。該ＭＩＳＦＥＴには、上記ゲート電極の第１導電型のソース側ポケット拡散層と、上記ゲート電極の直下方で上記ソース側ポケット拡散層と接触またはオーバーラップするよう形成された第１導電型のドレイン側ポケット拡散層とが形成されている。
【００１４】
このように、ゲート電極の直下方でソース側ポケット拡散層とドレイン側ポケット拡散層とが互いに接触またはオーバーラップすることにより、ポケット拡散層にショートチャネル効果の低減機能だけでなく、しきい値の調節機能を持たせることができる。ここで、ソース側ポケット拡散層とドレイン側ポケット拡散層とを接触またはオーバーラップさせるのは、ソース側ポケット拡散層とドレイン側ポケット拡散層の一部をチャネル領域として機能させる必要があるためである。なお、以上の構成は、ＭＩＳＦＥＴのゲート長が０．１３μｍ以下である場合に特に効果的であり、また、ＭＩＳＦＥＴの導電型を問わない。
【００１５】
これに加えて、ポケット拡散層のみではしきい値の調整が困難である場合には、半導体層のうちポケット拡散層の上に位置する領域に、ソース側ポケット拡散層と異なる濃度で第１導電型の不純物を含むソース側しきい値制御層を形成すると共に、半導体層のうちドレイン側ポケット拡散層の上に位置する領域に、ドレイン側ポケット拡散層と異なる濃度で第１導電型の不純物を含み、ゲート絶縁膜の下方でソース側しきい値制御層と接触またはオーバーラップするドレイン側しきい値制御層を形成すればよい。
【００１６】
これにより、ＭＩＳＦＥＴのしきい値をより精度良く設定することが可能となる。
【００１７】
また、本発明の半導体装置の製造方法においては、半導体層上にゲート絶縁膜及びゲート電極を設けた後、少なくともゲート電極をマスクとしたイオン注入によって上述の低濃度ソース拡散層及び低濃度ドレイン拡散層、ソース側ポケット拡散層及びドレイン側ポケット拡散層をそれぞれ形成する。
【００１８】
特に、イオン注入工程の前に半導体層の上方を開口させたレジスト膜を作成しておくことで、低濃度ソース拡散層及び低濃度ドレイン拡散層を形成するためのイオン注入工程と、ソース側ポケット拡散層及びドレイン側ポケット拡散層を形成するためのイオン注入工程において、このレジスト膜を共通のマスクとして用いることができる。これにより、それぞれのイオン注入工程で別個にマスクを形成する場合に比べて工程数を減らすことができ、半導体装置の製造コストを低減することが可能となる。
【００１９】
また、本発明の半導体装置の製造方法において、ゲート絶縁膜及びゲート電極の形成後に、少なくとも上記ゲート電極をマスクとして上記半導体層に不純物イオンを注入し、ソース側しきい値制御層と上記ゲート電極の直下方で上記ソース側しきい値制御層と接触またはオーバーラップするドレイン側しきい値制御層とを形成する工程をさらに含んでいることにより、微細化された半導体装置であっても精度良くしきい値を設定できるようになる。
【００２０】
このソース側しきい値制御層とドレイン側しきい値制御層を形成する際のイオン注入においても、上述のレジストを共通のマスクとして用いることができる。これにより、注入マスクを別個に作成する場合に比べて工程数を低減することができるので好ましい。
【００２１】
【発明の実施の形態】
−本発明に至る経緯−
まず、本願発明者は、ゲート寸法が０．１３μｍ以下のＭＩＳＦＥＴにおいて、しきい値制御層に含まれる不純物の濃度を高めることによってＭＩＳＦＥＴのしきい値を所望の値に設定できるかどうかを検討した。その結果、しきい値制御層の不純物濃度を高めても、しきい値について考慮されていないポケット拡散層が存在することにより、所望の値にしきい値を制御することは困難であった。
【００２２】
この検討の過程において、本願発明者は、しきい値制御層中の不純物濃度が１×１０１３ａｔｏｍｓ／ｃｍ２程度であって、ポケット拡散層とほぼ同じ濃度にできる場合があることに気づいた。そこで、彼らはポケット拡散層としきい値制御層とを同時に形成することが可能ではないかと考え、検討を重ねた。その結果、ポケット拡散層を形成する工程において、ＭＩＳＦＥＴのしきい値を所望の値にするよう不純物の注入量と調節し、且つソース側のポケット拡散層とドレイン側のポケット拡散層とが互いに接するか、またはオーバーラップするようにすることで、ポケット拡散層をしきい値制御層としても機能させることが可能であることが分かった。
【００２３】
このような構成をとれば、半導体装置の製造工程を簡略化できる。さらに、ポケット拡散層としきい値制御層とを兼ねることにより、逆ショートチャネル効果の発生を抑制しつつショートチャネル効果を低減することが可能となることも分かった。
【００２４】
以下、本発明の半導体装置およびその製造方法における実施の形態について、図面を参照しながら説明する。
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。同図では、異なる導電型の半導体装置の説明を同時に行なうため、半導体装置に、ｎチャネル型ＭＩＳＦＥＴの形成領域（以下、ＮＭＩＳ形成領域２００Ｎと略す）と、ｐチャネル型ＭＩＳＦＥＴの形成領域（以下、ＰＭＩＳ形成領域２００Ｐと略す）とが設けられている例を示す。
【００２６】
図１に示す本実施形態の半導体装置において、ＮＭＩＳ形成領域２００ＮとＰＭＩＳ形成領域２００Ｐとは、半導体基板２０１の上方に形成されたトレンチ型の素子分離用絶縁膜２０２によって分離されている。また、ＮＭＩＳ形成領域２００Ｎでは、約１×１０１３ａｔｏｍｓ／ｃｍ２の濃度でｐ型不純物を含むｐウェル領域２０１ａが半導体基板２０１上に形成され、ｐウェル領域２０１ａにはｎチャネル型ＭＩＳＦＥＴが形成されている。ＰＭＩＳ形成領域２００Ｐでは、約１×１０１３ａｔｏｍｓ／ｃｍ２の濃度でｎ型不純物を含むｎウェル領域２０１ｂが半導体基板２０１上に形成され、ｎウェル領域２０１ｂにはｐチャネル型ＭＩＳＦＥＴが形成されている。
【００２７】
本実施形態のｎチャネル型ＭＩＳＦＥＴは、ｐウェル領域２０１ａ上に設けられたゲート絶縁膜２１３ａと、ゲート絶縁膜２１３ａ上に設けられたｎ型ゲート電極２０３と、ｎ型ゲート電極２０３の両側面上に設けられた絶縁体からなるサイドウォール２０９ａとを備えている。また、ｐウェル領域２０１ａには、ｎ型ゲート電極２０３の端部及びサイドウォール２０９ａの直下方に形成され、チャネル領域を挟むｎ型低濃度ソース拡散層２０５ａ及びｎ型低濃度ドレイン拡散層２０５ｂと、ｎ型ゲート電極２０３及びサイドウォール２０９ａの側下方に形成されたｎ型高濃度拡散層２１０と、ｎ型低濃度ソース拡散層２０５ａの下部からチャネル領域側の側面までを覆うソース側ｐ型ポケット拡散層２０６ａと、ｎ型低濃度ドレイン拡散層２０５ｂの下部からチャネル領域側の側面までを覆い、ソース側ｐ型ポケット拡散層２０６ａとゲート絶縁膜２１３ａの下方で互いに接触あるいはオーバーラップするドレイン側ｐ型ポケット拡散層２０６ｂとが設けられている。ここで、本明細書中では、ｎ型低濃度ソース拡散層２０５ａとｎ型低濃度ドレイン拡散層２０５ｂとを合わせてｎ型低濃度拡散層２０５と称し、ソース側ｐ型ポケット拡散層２０６ａとドレイン側ｐ型ポケット拡散層２０６ｂとを合わせてｐ型ポケット拡散層２０６と称する。また、ｎ型ゲート電極２０３上及びｎ型高濃度拡散層２１０上にはそれぞれシリサイド層２１８、２２０がそれぞれ形成されている。なお、ｎ型低濃度拡散層２０５中の不純物濃度及びｎ型高濃度拡散層２１０中のｎ型不純物濃度は、それぞれ約８×１０１４ａｔｏｍｓ／ｃｍ２、５×１０１５ａｔｏｍｓ／ｃｍ２である。また、ｐ型ポケット拡散層２０６に含まれるｐ型不純物濃度は、ｎチャネル型ＭＩＳＦＥＴのしきい値が所望の値になるように設定される。本実施形態の例では、ゲート長が約９０ｎｍ、ＳｉＯ２からなるゲート絶縁膜２１３ａの膜厚が約２ｎｍであって、ｐ型ポケット拡散層２０６に含まれるｐ型不純物濃度は約２．８×１０１３ａｔｏｍｓ／ｃｍ２である。
【００２８】
一方、ｐチャネル型ＭＩＳＦＥＴは、ｎウェル領域２０１ｂ上に設けられたゲート絶縁膜２１３ｂと、ゲート絶縁膜２１３ｂ上に設けられたｐ型ゲート電極２０４と、ｐ型ゲート電極２０４の両側面上に設けられた絶縁体からなるサイドウォール２０９ｂとを備えている。また、ｎウェル領域２０１ｂには、ｐ型ゲート電極２０４の両端部及びサイドウォール２０９ｂの直下方に、チャネル領域を挟むように設けられたｐ型低濃度ソース拡散層２０７ａ及びｐ型低濃度ドレイン拡散層２０７ｂと、ｐ型ゲート電極２０４及びサイドウォール２０９ｂの側下方に形成されたｐ型高濃度拡散層２１１と、ｐ型低濃度ソース拡散層２０７ａの下部からチャネル領域側の側面までを覆うソース側ｎ型ポケット拡散層２０８ａと、ｐ型低濃度ドレイン拡散層２０７ｂの下部からチャネル領域側の側面までを覆い、ゲート絶縁膜２１３ｂの下方でソース側ｎ型ポケット拡散層２０８ａと互いに接触あるいはオーバーラップするドレイン側ｎ型ポケット拡散層２０８ｂとが設けられている。ここで、本明細書中では、ｐ型低濃度ソース拡散層２０７ａとｐ型低濃度ドレイン拡散層２０７ｂとを合わせてｐ型低濃度拡散層２０７と称し、ソース側ｎ型ポケット拡散層２０８ａとドレイン側ｎ型ポケット拡散層２０８ｂとを合わせてｎ型ポケット拡散層２０８と称するものとする。さらに、ｐ型ゲート電極２０４上及びｐ型高濃度拡散層２１１上にはそれぞれシリサイド層２１２、２１９がそれぞれ形成されている。なお、ｐ型低濃度拡散層２０７中の不純物濃度及びｐ型高濃度拡散層２１１中のｐ型不純物濃度は、それぞれ約１．８×１０１４ａｔｏｍｓ／ｃｍ２、３．６×１０１５ａｔｏｍｓ／ｃｍ２である。また、ｎ型ポケット拡散層２０８に含まれるｎ型不純物濃度は、ｐチャネル型ＭＩＳＦＥＴのしきい値が所望の値になるように設定される。本実施形態の例では、ゲート長が約９５ｎｍ、ＳｉＯ２からなるゲート絶縁膜２１３ｂの膜厚が約２ｎｍであって、ｎ型ポケット拡散層２０８に含まれるｎ型不純物の濃度は約２．８×１０１３ａｔｏｍｓ／ｃｍ２である。
【００２９】
以上の構成をとることにより、本実施形態のＭＩＳＦＥＴは、ポケット拡散層にしきい値制御機能を持たせることができるので、従来より簡単な構成でしきい値を制御することが可能になっている。このため、後に説明するように、本実施形態の半導体装置によれば、ＭＩＳＦＥＴの製造工程を簡略化することができ、製造コストを抑えることが可能になる。また、上述のようなポケット拡散層の構成によれば、逆ショートチャネル効果の発生を抑えつつ、ショートチャネル効果を低減することができる。
【００３０】
次に、本実施形態の半導体装置の製造方法について説明する。
【００３１】
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３２】
まず、図２（ａ）に示す工程で、公知のシャロートレンチ分離形成プロセスにより、トレンチを埋め、基板内の活性領域を囲む素子分離用絶縁膜２０２を形成する。その後、Ｎ型ＭＩＳトランジスタ形成領域（ＮＭＩＳ形成領域）２００Ｎにはｐウェル領域２０１ａを形成し、Ｐ型ＭＩＳトランジスタ（ＰＭＩＳ形成領域）形成領域２００Ｐにはｎウェル領域２０１ｂを形成する。次いで、ｐウェル領域２０１ａ上及びｎウェル領域２０１ｂ上に熱酸化法によりパッド酸化膜２１５を形成する。その後、パッド酸化膜２１５をウェットエッチによって剥離し、再度基板上に酸化膜（図示せず）を成長させる。
【００３３】
次に、図２（ｂ）に示す工程で、基板上にポリシリコンを堆積後パターニングを行って、ＮＭＩＳ形成領域２００Ｎの活性領域上にはゲート絶縁膜２１３ａ及びゲート長９０ｎｍのｎ型ゲート電極２０３を形成する。また、ＰＭＩＳ形成領域２００Ｐの活性領域上にはゲート絶縁膜２１３ｂ及びゲート長９５ｎｍのｐ型ゲート電極２０４を形成する。
【００３４】
次に、図２（ｃ）に示す工程で、ｎ型ゲート電極２０３が形成されたＮＭＩＳ形成領域２００Ｎに開口を有し、ＰＭＩＳ形成領域２００Ｐを覆うレジストを形成する（図示せず）。このレジスト及びｎ型ゲート電極２０３をマスクとして、ヒ素イオンなどのｎ型不純物イオンを加速エネルギー５ＫｅＶ、ドーズ量８．０×１０１５ａｔｏｍｓ／ｃｍ２、注入角度０度の条件でｐウェル領域２０１ａに注入し、ｐウェル領域２０１ａのうちｎ型ゲート電極２０３の両側下方の領域（ソース側及びドレイン側）にｎ型低濃度拡散層２０５を形成する。続けて、同じマスクを用いて、ボロンイオンなどのｐ型不純物イオンを加速エネルギー１２ＫｅＶ、ドーズ量７．０×１０１２ａｔｏｍｓ／ｃｍ２、注入角度２５度、４回転の注入条件でｐウェル領域２０１ａに注入し、ｎ型低濃度拡散層２０５を囲むようにｐ型ポケット拡散層２０６を形成する。このとき、ドレイン側のｐ型ポケット拡散層２０６とソース側のｐ型ポケット拡散層２０６とはｎ型ゲート電極２０３の直下方で互いにオーバーラップするように形成される。
【００３５】
次に、ＮＭＩＳ領域２００Ｎと同様に、ＰＭＩＳ領域２００Ｐにおいても、低濃度拡散層及びポケット拡散層を形成する。
【００３６】
すなわち、まず、ｐ型ゲート電極２０４が形成されたＰＭＩＳ形成領域２００Ｐに開口を有し、ＮＭＩＳ形成領域２００Ｎを覆うレジストを形成する（図示せず）。次に、このレジスト及びｐ型ゲート電極２０４をマスクとして、ボロンイオンなどのｐ型不純物イオンを加速エネルギー０．７ＫｅＶ、ドーズ量１．８×１０１４ａｔｏｍｓ／ｃｍ２、注入角度０度の条件でｎウェル領域２０１ｂに注入し、ｎウェル領域２０１ｂのうちｐ型ゲート電極２０４の両側下方の領域（ソース側及びドレイン側）にｐ型低濃度拡散層２０７を形成する。続けて、同じマスクを用いて、ヒ素イオンなどのｎ型不純物イオンを加速エネルギー７０ＫｅＶ、ドーズ量７．０×１０１２ａｔｏｍｓ／ｃｍ２、注入角度２５度、４回転の条件で注入し、ｐ型低濃度拡散層２０７を囲むようにｎ型ポケット拡散層２０８を形成する。このとき、ドレイン側のｎ型ポケット拡散層２０８とソース側のｎ型ポケット拡散層２０８とはｐ型ゲート電極２０４の直下方で互いにオーバーラップするように形成される。なお、ｎ型ポケット拡散層２０８を形成する際の注入エネルギーはｐ型低濃度拡散層２０７の形成時よりも大きく設定されており、また、ｎ型ポケット拡散層２０８を形成する際の注入角度は、ｐ型低濃度拡散層２０７の形成時よりも大きく設定されている。
【００３７】
なお、本工程において、ｐ型ポケット拡散層２０６を形成した後にｎ型低濃度拡散層２０５を形成してもよい。また、ｎ型ポケット拡散層２０８を形成した後にｐ型低濃度拡散層２０７を形成してもよい。ただし、ボロンは半導体基板中で拡散しやすいため、所望のプロファイルを形成するためには、ヒ素の注入をボロンの注入より先に行なうことが好ましい。
【００３８】
また、本工程において、ポケット拡散層または低濃度拡散層を形成するためのイオン注入の前に、ゲート電極の側面上に１０ｎｍ程度のオフセット用サイドウォールを形成してもよい。
【００３９】
次に、図３（ａ）に示す工程で、基板上の全面にＳｉＯ２などからなる絶縁膜を形成した後、エッチバックプロセスにより絶縁膜をエッチングしてｎ型ゲート電極２０３の側面上にサイドウォール２０９ａを、ｐ型ゲート電極２０４の側面上にサイドウォール２０９ｂをそれぞれ同時に形成する。
【００４０】
次いで、図３（ｂ）に示す工程で、ＮＭＩＳ形成領域２００Ｎに開口を有しＰＭＩＳ形成領域２００Ｐを覆うレジストを形成する。このレジストとｎ型ゲート電極２０３及びサイドウォール２０９ａをマスクとして、ヒ素イオンなどのｎ型不純物イオンを加速エネルギー５０ＫｅＶ、ドーズ量５．０×１０１５ａｔｏｍｓ／ｃｍ２、注入角度７度の条件でｐウェル領域２０１ａに注入する。これにより、ｐウェル領域２０１ａのうちｎ型ゲート電極２０３及びサイドウォール２０９ａの側下方に位置する領域にｎ型ソース・ドレイン領域となるｎ型高濃度拡散層２１０を形成する。
【００４１】
次に、ＰＭＩＳ形成領域２００Ｐに開口を有しＮＭＩＳ形成領域２００Ｎを覆うレジストを形成する。このレジストとｐ型ゲート電極２０４及びサイドウォール２０９ｂをマスクとして、ボロンイオンなどのｐ型不純物イオンを加速エネルギー３ＫｅＶ、ドーズ量３．６×１０１５ａｔｏｍｓ／ｃｍ２、注入角度７度の条件でｎウェル領域２０１ｂに注入する。これにより、ｎウェル領域２０１ｂのうちｐ型ゲート電極２０４及びサイドウォール２０９ｂの側下方に位置する領域にｐ型ソース・ドレイン領域となるｐ型高濃度拡散層２１１を形成する。
【００４２】
次に、図３（ｃ）に示す工程で、公知のサリサイド技術を用いて、ｎ型ゲート電極２０３、ｐ型ゲート電極２０４、ｎ型高濃度拡散層２１０およびｐ型高濃度拡散層２１１の上にそれぞれシリサイド層２１８，２１２，２２０，２１９を形成する。以上のような工程により、本実施形態の半導体装置を製造することができる。
【００４３】
本実施形態の半導体装置の製造方法によれば、図２（ｃ）に示す工程において、ｐ型ポケット拡散層２０６及びｎ型ポケット拡散層２０８に含まれる不純物濃度を、しきい値制御機能を発揮するのに十分な濃度に設定することができる。これにより、しきい値制御層を設けなくてもＭＩＳＦＥＴのしきい値を所望の値に調節することが可能になる。従って、本実施形態の半導体装置の製造方法によれば、ショートチャネル効果と逆ショートチャネル効果とを共に低減した半導体装置を、従来の方法よりも少ない製造工程で製造することが可能となる。すなわち、本実施形態の方法によれば、従来に比べしきい値制御用のマスク形成工程とイオン注入工程とを省略することができるので、半導体装置の製造コストを大きく低減することができる。
【００４４】
本実施形態の半導体装置において、ポケット拡散層がしきい値制御機能を持つためには、ソース側及びドレイン側に設けられた両ポケット拡散層がゲート電極の下方、特にチャネル層を含む領域で互いに接触あるいはオーバーラップしている必要がある。このため、本実施形態の構成は、ゲート長が例えば０．１３μｍ以下にまで短くなる場合に特に好ましく適用される。また、ゲート長が微細化するに従ってしきい値制御に必要な不純物濃度は濃くなり、ポケット拡散層における不純物濃度に近くなるので、やはりゲート長が０．１３μｍ程度以下の場合に本実施形態の構成を適用することが好ましい。
【００４５】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置を示す断面図である。同図においては、図１と同じ部材については同じ符号を付している。本実施形態の半導体装置が第１の実施形態の半導体装置と異なる点は、ＭＩＳＦＥＴにしきい値制御層を設けてより詳細にしきい値の制御が可能になっている点である。この点については後に説明する。
【００４６】
図４に示す半導体装置において、ＮＭＩＳ形成領域２００ＮとＰＭＩＳ形成領域２００Ｐとは、半導体基板２０１の上方に形成されたトレンチ型の素子分離用絶縁膜２０２によって分離されている。また、ＮＭＩＳ形成領域２００Ｎでは、約１×１０１３ａｔｏｍｓ／ｃｍ２の濃度でｐ型不純物を含むｐウェル領域２０１ａが半導体基板２０１上に形成され、ｐウェル領域２０１ａにはｎチャネル型ＭＩＳＦＥＴが形成されている。ＰＭＩＳ形成領域２００Ｐでは、約１×１０１３ａｔｏｍｓ／ｃｍ２の濃度でｎ型不純物を含むｎウェル領域２０１ｂが半導体基板２０１上に形成され、ｎウェル領域２０１ｂにはｐチャネル型ＭＩＳＦＥＴが形成されている。
【００４７】
本実施形態のｎチャネル型ＭＩＳＦＥＴは、ｐウェル領域２０１ａ上に設けられたゲート絶縁膜２１３ａと、ゲート絶縁膜２１３ａ上に設けられたｎ型ゲート電極２０３と、ｎ型ゲート電極２０３の両側面上に設けられた絶縁体からなるサイドウォール２０９ａとを備えている。また、ｐウェル領域２０１ａには、ゲート絶縁膜２１３ａの下に設けられ、ｐ型不純物を含む第１しきい値制御層２１６と、ｎ型ゲート電極２０３の両端部及びサイドウォール２０９ａの直下方に形成され、第１しきい値制御層２１６を挟むｎ型低濃度拡散層２０５と、ｎ型ゲート電極２０３及びサイドウォール２０９ａの側下方に形成されたｎ型高濃度拡散層２１０と、共にｎ型低濃度拡散層２０５の下部からチャネル領域側の側面の一部までを覆い、ゲート絶縁膜２１３ａの下方で互いに接触あるいはオーバーラップするソース側ｐ型ポケット拡散層２０６ａ及びドレイン側ｐ型ポケット拡散層２０６ｂとで構成されるｐ型ポケット拡散層２０６とが設けられている。このうち、第１しきい値制御層２１６は、ゲート絶縁膜２１３ａの下（下方）で互いに接触またはオーバーラップするよう設けられたソース側第１しきい値制御層２１６ａとドレイン側第１しきい値制御層２１６ｂとから構成されている。さらに、ｎ型ゲート電極２０３上及びｎ型高濃度拡散層２１０上にはそれぞれシリサイド層２１８、２２０がそれぞれ形成されている。なお、ｎ型低濃度拡散層２０５中の不純物濃度及びｎ型高濃度拡散層２１０中のｎ型不純物濃度は、それぞれ約８×１０１４ａｔｏｍｓ／ｃｍ２、５×１０１５ａｔｏｍｓ／ｃｍ２である。本実施形態の例では、ｎ型ゲート電極２０３のゲート長が約９０ｎｍ、ＳｉＯ２からなるゲート絶縁膜２１３ａの膜厚が約２ｎｍであって、ｐ型ポケット拡散層２０６に含まれるｐ型不純物濃度は約２．８×１０１３ａｔｏｍｓ／ｃｍ２で、第１しきい値制御層２１６に含まれるｐ型不純物の濃度は約８×１０１２ａｔｏｍｓ／ｃｍ２である。
【００４８】
一方、本実施形態のｐチャネル型ＭＩＳＦＥＴは、ｎウェル領域２０１ｂ上に設けられたゲート絶縁膜２１３ｂと、ゲート絶縁膜２１３ｂ上に設けられたｐ型ゲート電極２０４と、ｐ型ゲート電極２０４の両側面上に設けられた絶縁体からなるサイドウォール２０９ｂとを備えている。また、ｎウェル領域２０１ｂには、ゲート絶縁膜２１３ｂの下に形成されたｎ型不純物を含む第２しきい値制御層２１７と、ｐ型ゲート電極２０４の両端部及びサイドウォール２０９ｂの直下方に形成され、第２しきい値制御層を挟むｐ型低濃度拡散層２０７と、ｐ型ゲート電極２０４及びサイドウォール２０９ｂの側下方に形成されたｐ型高濃度拡散層２１１と、共にｐ型低濃度拡散層２０７の下面からチャネル領域側の側面の一部までを覆い、ゲート絶縁膜２１３ｂの下方で互いに接触あるいはオーバーラップするソース側ｎ型ポケット拡散層２０８ａ及びドレイン側ｎ型ポケット拡散層２０８ｂとで構成されるｎ型ポケット拡散層２０８とが設けられている。このうち、第２しきい値制御層２１７は、ゲート絶縁膜２１３ｂの下（下方）で互いに接触またはオーバーラップするよう設けられたソース側第２しきい値制御層２１７ａとドレイン側第２しきい値制御層２１７ｂとから構成されている。さらに、ｐ型ゲート電極２０４上及びｐ型高濃度拡散層２１１上にはそれぞれシリサイド層２１２、２１９がそれぞれ形成されている。なお、ｐ型低濃度拡散層２０７中の不純物濃度及びｐ型高濃度拡散層２１１中のｐ型不純物濃度は、それぞれ約１．８×１０１４ａｔｏｍｓ／ｃｍ２、３．６×１０１５ａｔｏｍｓ／ｃｍ２である。また、第２しきい値制御層２１７に含まれるｎ型不純物濃度は、ｐチャネル型ＭＩＳＦＥＴのしきい値が所望の値になるように設定される。本実施形態の例では、ゲート長が約９５ｎｍ、ＳｉＯ２からなるゲート絶縁膜２１３ｂの膜厚が約２ｎｍであって、ｎ型ポケット拡散層２０８に含まれるｎ型不純物の濃度は約２．８×１０１３ａｔｏｍｓ／ｃｍ２である。また、第２しきい値制御層２１７に含まれるｎ型不純物の濃度は、約５．２×１０１２ａｔｏｍｓ／ｃｍ２である。
【００４９】
以上の構成をとることにより、本実施形態の半導体装置では、ＭＩＳＦＥＴがより微細化されてポケット拡散層のみでのしきい値制御が困難になった場合であってもしきい値の制御を行なうことができるようになる。また、本実施形態の半導体装置では、ＭＩＳＦＥＴのゲート長が０．１３ｎｍ以下の場合に、第１の実施形態の半導体装置に比べてしきい値の制御をより精度良く行なうことが可能となる。例えば、ｎチャネル型ＭＩＳＦＥＴにおいて、ｐ型ポケット拡散層２０６のｐ型不純物濃度が設定値よりも低い場合にはｐ型不純物イオンをさらに注入して第１しきい値制御層２１６を形成し、ｐ型ポケット拡散層２０６のｐ型不純物濃度が設定値よりも高い場合にはｎ型不純物イオンをさらに注入して第１しきい値制御層２１６を形成する。ｐチャネル型ＭＩＳＦＥＴのしきい値も同様にして設定することができる。
【００５０】
なお、ポケット拡散層に含まれる不純物濃度の好ましい値は、ＭＩＳＦＥＴのサイズなどによっても異なるが、ゲート長が０．１３μｍ以下の場合には、１×１０１３ａｔｏｍｓ／ｃｍ２以上１×１０１５ａｔｏｍｓ／ｃｍ２以下程度である。
【００５１】
次に、本実施形態の半導体装置の製造方法について説明する。
【００５２】
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５３】
まず、図５（ａ）に示す工程で、公知のシャロートレンチ分離形成プロセスにより、トレンチを埋め、基板内の活性領域を囲む素子分離用絶縁膜２０２を形成する。その後、ＮＭＩＳ形成領域２００Ｎにはｐウェル領域２０１ａを形成し、ＰＭＩＳ形成領域２００Ｐにはｎウェル領域２０１ｂを形成する。次いで、ｐウェル領域２０１ａ上及びｎウェル領域２０１ｂ上に熱酸化法などによりパッド酸化膜２１５を形成する。
【００５４】
次に、図５（ｂ）に示す工程で、基板上にポリシリコンを堆積後パターニングを行って、ＮＭＩＳ形成領域２００Ｎの活性領域上にはゲート絶縁膜２１３ａ及びゲート長９０ｎｍのｎ型ゲート電極２０３を形成する。また、ＰＭＩＳ形成領域２００Ｐの活性領域上にはゲート絶縁膜２１３ｂ及びゲート長９５ｎｍのｐ型ゲート電極２０４を形成する。
【００５５】
次に、図５（ｃ）に示す工程で、ｎ型ゲート電極２０３が形成されたＮＭＩＳ形成領域２００Ｎに開口を有し、ＰＭＩＳ形成領域２００Ｐを覆うレジストを形成する（図示せず）。このレジスト及びｎ型ゲート電極２０３をマスクとして、ヒ素イオンなどのｎ型不純物イオンを加速エネルギー５ＫｅＶ、ドーズ量８．０×１０１５ａｔｏｍｓ／ｃｍ２、注入角度０度の注入条件でｐウェル領域２０１ａに注入し、ｐウェル領域２０１ａのうちｎ型ゲート電極２０３の両側下方の領域（ソース側及びドレイン側）にｎ型低濃度拡散層２０５を形成する。続けて、同じマスクを用いて、ボロンイオンなどのｐ型不純物イオンを加速エネルギー１２ＫｅＶ、ドーズ量７．０×１０１２ａｔｏｍｓ／ｃｍ２、注入角度２５度、４回転の注入条件でｐウェル領域２０１ａに注入し、ｎ型低濃度拡散層２０５を囲むようにｐ型ポケット拡散層２０６を形成する。このとき、ドレイン側のｐ型ポケット拡散層２０６とソース側のｐ型ポケット拡散層２０６とはｎ型ゲート電極２０３の直下方で互いにオーバーラップするように形成される。
【００５６】
続いて、ｎ型低濃度拡散層２０５の形成工程と同じマスクを用いてボロンイオンなどのｐ型不純物を、加速エネルギー２０ｋｅＶ、ドーズ量７．０×１０１２ａｔｏｍｓ／ｃｍ２、注入角度４５度、４回転の条件でｐウェル領域２０１ａに注入する。これにより、ｐウェル領域２０１ａのうち、ゲート絶縁膜２１３ａの下で且つソース側ｎ型低濃度拡散層とドレイン側ｎ型低濃度拡散層とに挟まれた領域に第１しきい値制御層２１６が形成される。ここで、ｐ型ポケット拡散層２０６を形成する際の注入エネルギーはｎ型低濃度拡散層２０５の形成時よりも大きく設定されている。また、ｐ型ポケット拡散層２０６を形成する際の注入角度は、ｎ型低濃度拡散層２０５の形成時よりも大きく設定され、第１しきい値制御層２１６を形成する際のイオン注入の角度は、ｐ型ポケット拡散層２０６を形成する際のイオン注入の角度より大きく設定される。この第１しきい値制御層２１６は、ソース側第１しきい値制御層２１６ａと、ｎ型ゲート電極２０３及びゲート絶縁膜２１３ａの下でソース側第１しきい値制御層２１６ａと接触またはオーバーラップするドレイン側第１しきい値制御層２１６ｂとで構成されている。
【００５７】
次に、ＰＭＩＳ領域２００Ｐにおいても、低濃度拡散層、ポケット拡散層及びしきい値制御層を形成する。
【００５８】
すなわち、まず、ｐ型ゲート電極２０４が形成されたＰＭＩＳ形成領域２００Ｐに開口を有し、ＮＭＩＳ形成領域２００Ｎを覆うレジストを形成する（図示せず）。次に、このレジスト及びｐ型ゲート電極２０４をマスクとして、ボロンイオンなどのｐ型不純物イオンを加速エネルギー０．７ＫｅＶ、ドーズ量１．８×１０１４ａｔｏｍｓ／ｃｍ２、注入角度０度の条件でｎウェル領域２０１ｂに注入し、ｎウェル領域２０１ｂのうちｐ型ゲート電極２０４の両側下方の領域（ソース側及びドレイン側）にｐ型低濃度拡散層２０７を形成する。続けて、同じマスクを用いて、ヒ素イオンなどのｎ型不純物イオンを加速エネルギー７０ＫｅＶ、ドーズ量７．０×１０１２ａｔｏｍｓ／ｃｍ２、注入角度２５度、４回転の条件で注入し、ｐ型低濃度拡散層２０７を囲むようにｎ型ポケット拡散層２０８を形成する。このとき、ドレイン側のｎ型ポケット拡散層２０８とソース側のｎ型ポケット拡散層２０８とはｐ型ゲート電極２０４の直下方で互いにオーバーラップするように形成される。
【００５９】
続いて、ｐ型低濃度拡散層２０７の形成工程と同じマスクを用いてヒ素イオンなどのｎ型不純物を、加速エネルギー８５ｋｅＶ、ドーズ量７．０×１０１２ａｔｏｍｓ／ｃｍ２、注入角度４５度、４回転の条件でｎウェル領域２０１ｂに注入する。これにより、ｎウェル領域２０１ｂのうち、ゲート絶縁膜２１３ｂの下で且つｐ型低濃度ソース拡散層とｐ型低濃度ドレイン拡散層とに挟まれた領域に第２しきい値制御層２１７が形成される。ここで、ｎ型ポケット拡散層２０８を形成する際の注入エネルギーはｐ型低濃度拡散層２０７の形成時よりも大きく設定されている。また、ｎ型ポケット拡散層２０８を形成する際の注入角度は、ｐ型低濃度拡散層２０７の形成時よりも大きく設定され、第２しきい値制御層２１７を形成する際のイオン注入の角度は、ｎ型ポケット拡散層２０８を形成する際のイオン注入の角度より大きく設定される。この第２しきい値制御層２１７は、ソース側第２しきい値制御層２１７ａと、ｐ型ゲート電極２０４及びゲート絶縁膜２１３ｂの直下方でソース側第２しきい値制御層２１７ａと接触またはオーバーラップするドレイン側第２しきい値制御層２１７ｂとで構成されている。
【００６０】
なお、本工程においては、低濃度拡散層、ポケット拡散層、しきい値制御層の順に形成する例を示したが、これらの層をいずれの順番で形成してもよい。ただし、ボロンはＳｉなどの半導体基板内で拡散しやすいので、所望のプロファイルを形成するためにはヒ素の注入をボロンよりも先に行うことが好ましい。
【００６１】
次に、図６（ａ）に示す工程で、基板上の全面に絶縁膜を形成した後、エッチバックプロセスにより絶縁膜をエッチングしてｎ型ゲート電極２０３の側面上にサイドウォール２０９ａを、ｐ型ゲート電極２０４の側面上にサイドウォール２０９ｂをそれぞれ同時に形成する。
【００６２】
次いで、図６（ｂ）に示す工程で、ＮＭＩＳ形成領域２００Ｎに開口を有しＰＭＩＳ形成領域２００Ｐを覆うレジストを形成する。このレジストとｎ型ゲート電極２０３及びサイドォウール２０９ａをマスクとして、ヒ素イオンなどのｎ型不純物イオンを加速エネルギー５０ＫｅＶ、ドーズ量５．０×１０１５ａｔｏｍｓ／ｃｍ２、注入角度７度の条件でｐウェル領域２０１ａに注入する。これにより、ｐウェル領域２０１ａのうちｎ型ゲート電極２０３及びサイドウォール２０９ａの側下方に位置する領域にｎ型ソース・ドレイン領域となるｎ型高濃度拡散層２１０を形成する。
【００６３】
次に、ＰＭＩＳ形成領域２００Ｐに開口を有しＮＭＩＳ形成領域２００Ｎを覆うレジストを形成する。このレジストとｐ型ゲート電極２０４及びサイドウォール２０９ｂをマスクとして、ボロンイオンなどのｐ型不純物イオンを加速エネルギー３ＫｅＶ、ドーズ量３．６×１０１５ａｔｏｍｓ／ｃｍ２、注入角度７度の条件でｎウェル領域２０１ｂに注入する。これにより、ｎウェル領域２０１ｂのうちｐ型ゲート電極２０４及びサイドウォール２０９ｂの側下方に位置する領域にｐ型ソース・ドレイン領域となるｐ型高濃度拡散層２１１を形成する。
【００６４】
次に、図６（ｃ）に示す工程で、公知のサリサイド技術を用いて、ｎ型ゲート電極２０３、ｐ型ゲート電極２０４、ｎ型高濃度拡散層２１０およびｐ型高濃度拡散層２１１の上にそれぞれシリサイド層２１８，２１２，２２０，２１９を形成する。以上のような工程により、本実施形態の半導体装置を製造することができる。
【００６５】
本実施形態の半導体装置の製造方法によれば、微細化がさらに進んでポケット拡散層だけではしきい値の制御を行なうことが困難な場合でも、しきい値制御層を設けることによって正確にしきい値の設定を行なうことができるようになる。また、本実施形態の半導体装置の製造方法によれば、低濃度拡散層、ポケット拡散層及びしきい値制御層を共通のマスクを用いて形成することができるので、従来の方法に比べて製造工程を簡略化することができる。
【００６６】
なお、以上の実施形態で説明したのは本発明の半導体装置の一態様であり、イオン注入の条件やサイドウォールの形状、ソース・ドレイン領域の形状などは、これらの実施形態に限られるものではない。
【００６７】
【発明の効果】
本発明の半導体装置の製造方法によれば、ＭＩＳＦＥＴの微細化に伴い、しきい値制御用のイオン注入とショートチャネル効果を低減するためのポケット注入とを兼用することで、注入工程、マスク工程を削減することができる。
【００６８】
また、しきい値制御注入とポケット注入を兼用することに併せて、しきい値制御層をゲート電極形成後に追加注入で形成することで、マスク工程の削減とドーズ量の削減をすることができる。これにより、ゲート電極に負のバイアスをかけた時に流れるリーク電流（ＧＩＤＬ）を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】従来の半導体装置を示す断面図である。
【符号の説明】
２００Ｎ ｎチャネル型ＭＩＳトランジスタ形成領域
２００Ｐ ｐチャネル型ＭＩＳトランジスタ形成領域
２０１ 半導体基板
２０１ａ ｐウェル領域
２０１ｂ ｎウェル領域
２０２ 素子分離用絶縁膜
２０３ ｎ型ゲート電極
２０４ ｐ型ゲート電極
２０５ ｎ型低濃度拡散層
２０６ ｐ型ポケット拡散層
２０６ａ ソース側ｐ型ポケット拡散層
２０６ｂ ドレイン側ｐ型ポケット拡散層
２０７ ｐ型低濃度拡散層
２０８ ｎ型ポケット拡散層
２０８ａ ソース側ｎ型ポケット拡散層
２０８ｂ ドレイン側ｎ型ポケット拡散層
２０９ａ，２０９ｂ サイドウォール
２１０ ｎ型高濃度拡散層
２１１ ｐ型高濃度拡散層
２１２，２１８，２１９，２２０ シリサイド層
２１３ａ，２１３ｂ ゲート絶縁膜
２１５ パッド酸化膜
２１６ 第１しきい値制御層
２１６ａ ソース側第１しきい値制御層
２１６ｂ ドレイン側第１しきい値制御層
２１７ 第２しきい値制御層
２１７ａ ソース側第２しきい値制御層
２１７ｂ ドレイン側第２しきい値制御層

Claims (10)

  1. 基板と、
    上記基板上に設けられた第１導電型の半導体層と、
    上記半導体層上に設けられたゲート絶縁膜と、
    上記ゲート絶縁膜上に設けられたゲート電極と、
    上記ゲート電極の側面上に設けられた絶縁体からなるサイドウォールと、
    上記半導体層のうち上記ゲート電極の側下方に位置する領域に形成された第２導電型の低濃度ソース拡散層及び低濃度ドレイン拡散層と、
    上記半導体層のうち上記サイドウォールの側下方に位置する領域に形成され、第２導電型の不純物を上記低濃度ソース拡散層及び上記低濃度ドレイン拡散層よりも高濃度で含む高濃度ソース拡散層及び高濃度ドレイン拡散層と、
    上記半導体層に、上記低濃度ソース拡散層の側面の一部及び下面を覆うように形成された第１導電型のソース側ポケット拡散層と、
    上記半導体層に、上記低濃度ドレイン拡散層の側面の一部及び下面を覆い、上記ゲート電極の直下方で上記ソース側ポケット拡散層と接触またはオーバーラップするよう形成された第１導電型のドレイン側ポケット拡散層とを備えている半導体装置。
  2. 請求項１記載の半導体装置において、
    上記ソース側ポケット拡散層と上記ドレイン側ポケット拡散層とは、上記ゲート電極の直下方で互いにオーバーラップしている、半導体装置。
  3. 請求項１又は２記載の半導体装置において、
    上記半導体層のうち上記ソース側ポケット拡散層の上に位置する領域には、上記ソース側ポケット拡散層と異なる濃度で第１導電型の不純物を含むソース側しきい値制御層がさらに形成され、
    上記半導体層のうち上記ドレイン側ポケット拡散層の上に位置する領域には、上記ドレイン側ポケット拡散層と異なる濃度で第１導電型の不純物を含み、上記ゲート絶縁膜の下方で上記ソース側しきい値制御層と接触またはオーバーラップするドレイン側しきい値制御層がさらに形成されている、半導体装置。
  4. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
    上記ソース側ポケット拡散層及び上記ドレイン側ポケット拡散層に含まれる第１導電型不純物の濃度は、１×１０１３ａｔｏｍｓ／ｃｍ２以上１×１０１５ａｔｏｍｓ／ｃｍ２である、半導体装置。
  5. 請求項１〜４のうちいずれか１つに記載の半導体装置において、
    上記ゲート電極のゲート長は０．１３μｍ以下である、半導体装置。
  6. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
    上記サイドウォールは、上記ゲート電極の側面上に設けられた第１のサイドウォールと、上記第１のサイドウォールの上に設けられた第２のサイドウォールとを有している、半導体装置。
  7. 基板上に設けられた第１導電型の半導体層上にゲート絶縁膜を形成する工程（ａ）と、
    上記ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
    少なくとも上記ゲート電極をマスクとして第２導電型の不純物イオンを上記半導体層に注入し、上記半導体層のうち上記ゲート電極の側下方に位置する領域に低濃度ソース拡散層及び低濃度ドレイン拡散層を形成する工程（ｃ）と、
    少なくとも上記ゲート電極をマスクとして第１導電型の不純物イオンを上記半導体層に注入し、上記低濃度ソース拡散層の側面及び下面を覆うソース側ポケット拡散層と、上記低濃度ドレイン拡散層の側面及び下面を覆い、上記ゲート電極の下方で上記ソース側ポケット拡散層と接触あるいはオーバーラップするドレイン側ポケット拡散層とを形成する工程（ｄ）と、
    上記工程（ｃ）及び工程（ｄ）の後に、上記ゲート電極の側面上に絶縁体からなるサイドウォールを形成する工程（ｅ）と、
    上記ゲート電極及び上記サイドウォールをマスクとして第２導電型の不純物イオンを上記半導体層に注入し、上記半導体層のうち上記ゲート電極及び上記サイドウォールの側下方に位置する領域に高濃度ソース拡散層及び高濃度ドレイン拡散層を形成する工程（ｆ）とを含んでいる半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    上記工程（ａ）及び工程（ｂ）の後、上記工程（ｃ）及び工程（ｄ）の前に、上記半導体層が設けられた領域に開口部が形成された第１のレジスト膜を上記基板の上方に形成する工程をさらに含んでおり、
    上記工程（ｃ）及び工程（ｄ）でのイオン注入は、共に上記第１のレジスト膜をマスクとして行なう、半導体装置の製造方法。
  9. 請求項７に記載の半導体装置の製造方法において、
    上記工程（ａ）及び工程（ｂ）の後、上記工程（ｅ）の前に、少なくとも上記ゲート電極をマスクとして上記半導体層に不純物イオンを注入し、ソース側しきい値制御層と上記ゲート電極の直下方で上記ソース側しきい値制御層と接触またはオーバーラップするドレイン側しきい値制御層とを形成する工程（ｇ）をさらに含んでいる、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    上記工程（ａ）及び工程（ｂ）の後、上記工程（ｃ）、工程（ｇ）及び工程（ｄ）の前に、上記半導体層が設けられた領域に開口部が形成された第２のレジスト膜を上記基板の上方に形成する工程をさらに含んでおり、
    上記工程（ｃ）、工程（ｄ）及び工程（ｇ）でのイオン注入は、共に上記第２のレジスト膜をマスクとして行なう、半導体装置の製造方法。
JP2003190462A 2003-07-02 2003-07-02 半導体装置およびその製造方法 Pending JP2005026464A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003190462A JP2005026464A (ja) 2003-07-02 2003-07-02 半導体装置およびその製造方法
US10/834,112 US7053450B2 (en) 2003-07-02 2004-04-29 Semiconductor device and method for fabricating the same
CNA2004100447149A CN1577886A (zh) 2003-07-02 2004-05-17 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003190462A JP2005026464A (ja) 2003-07-02 2003-07-02 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005026464A true JP2005026464A (ja) 2005-01-27

Family

ID=33549814

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003190462A Pending JP2005026464A (ja) 2003-07-02 2003-07-02 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US7053450B2 (ja)
JP (1) JP2005026464A (ja)
CN (1) CN1577886A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008111437A1 (ja) * 2007-03-05 2008-09-18 Nec Corporation 半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8216903B2 (en) * 2005-09-29 2012-07-10 Texas Instruments Incorporated SRAM cell with asymmetrical pass gate
JP2007165627A (ja) * 2005-12-14 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100724577B1 (ko) * 2006-07-28 2007-06-04 삼성전자주식회사 높은 출력저항을 갖는 반도체소자 및 그 형성방법
US7602017B2 (en) * 2007-03-13 2009-10-13 Fairchild Semiconductor Corporation Short channel LV, MV, and HV CMOS devices
CN104078360B (zh) 2013-03-28 2016-11-23 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US20150041916A1 (en) * 2013-08-08 2015-02-12 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same
US10312334B2 (en) 2016-04-29 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid doping profile

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1261723A (en) * 1968-03-11 1972-01-26 Associated Semiconductor Mft Improvements in and relating to semiconductor devices
US5218221A (en) * 1989-10-20 1993-06-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JPH0637309A (ja) 1992-07-16 1994-02-10 Toshiba Corp 半導体装置の製造方法
JP3050717B2 (ja) 1993-03-24 2000-06-12 シャープ株式会社 半導体装置の製造方法
JPH0778984A (ja) 1993-09-07 1995-03-20 Hitachi Ltd 半導体装置及びその製造方法
US5427964A (en) * 1994-04-04 1995-06-27 Motorola, Inc. Insulated gate field effect transistor and method for fabricating
DE69413960T2 (de) * 1994-07-18 1999-04-01 St Microelectronics Srl Nicht-flüchtiger EPROM und Flash-EEPROM-Speicher und Verfahren zu seiner Herstellung
US6333217B1 (en) * 1999-05-14 2001-12-25 Matsushita Electric Industrial Co., Ltd. Method of forming MOSFET with channel, extension and pocket implants
JP2000340671A (ja) 1999-05-26 2000-12-08 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US6548842B1 (en) * 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
JP2002270824A (ja) 2001-03-07 2002-09-20 Hitachi Ltd 半導体集積回路装置の製造方法
US6452236B1 (en) 2001-05-31 2002-09-17 Texas Instruments, Incorporated Channel implant for improving NMOS ESD robustness
US6613637B1 (en) * 2002-05-31 2003-09-02 Lsi Logic Corporation Composite spacer scheme with low overlapped parasitic capacitance

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008111437A1 (ja) * 2007-03-05 2008-09-18 Nec Corporation 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1577886A (zh) 2005-02-09
US20050001297A1 (en) 2005-01-06
US7053450B2 (en) 2006-05-30

Similar Documents

Publication Publication Date Title
US6867462B2 (en) Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same
JPH10150195A (ja) Ｍｏｓｆｅｔ及びその製造方法
KR100391959B1 (ko) 반도체 장치 및 제조 방법
JP2010212636A (ja) 半導体装置及びその製造方法
US6054357A (en) Semiconductor device and method for fabricating the same
JP3448546B2 (ja) 半導体装置とその製造方法
US20050191833A1 (en) Method of fabricating MOS transistor having fully silicided gate
US7683432B2 (en) Semiconductor device having high-k gate dielectric layer and method for manufacturing the same
JPH0730107A (ja) 高耐圧トランジスタ及びその製造方法
JP2005026464A (ja) 半導体装置およびその製造方法
US6525380B2 (en) CMOS with a fixed charge in the gate dielectric
US6855590B2 (en) Method of manufacturing the semiconductor device intended to prevent a leakage current from occuring due to a gate induced drain leakage effect
US7588987B2 (en) Semiconductor device and method for fabricating the same
US6882013B2 (en) Transistor with reduced short channel effects and method
KR101602446B1 (ko) 문턱전압 조절 영역을 갖는 반도체소자의 제조방법
US7271414B2 (en) Semiconductor device and method for fabricating the same
JP2000260989A (ja) 半導体装置とその製造方法
US20050170620A1 (en) Transistors for semiconductor device and methods of fabricating the same
JP2003249567A (ja) 半導体装置
JP4178240B2 (ja) 半導体装置の製造方法
JP2001274382A (ja) 半導体装置およびその製造方法
JPH08148585A (ja) 半導体装置及びその製造方法
JPH10261795A (ja) 絶縁ゲート型電界効果トランジスタ及びその製造方法
KR100673139B1 (ko) 반도체 소자 및 그 제조 방법
US20050142719A1 (en) Method of fabricating MOS transistor

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051115

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060530