JP2000260989A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000260989A JP2000260989A JP11066872A JP6687299A JP2000260989A JP 2000260989 A JP2000260989 A JP 2000260989A JP 11066872 A JP11066872 A JP 11066872A JP 6687299 A JP6687299 A JP 6687299A JP 2000260989 A JP2000260989 A JP 2000260989A
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Abstract
(57)【要約】
【課題】 電流駆動能力を低下させずに、ＧＩＤＬ電流
の発生を抑止する。 【解決手段】 本発明の半導体装置は、半導体基板１上
のゲート絶縁膜３上に形成されたゲート電極６に隣接す
るように基板表層に形成された低濃度のソース・ドレイ
ン領域１０，１１と、前記ゲート電極６の側壁部を被覆
する側壁絶縁膜１２に隣接するように基板表層に形成さ
れた高濃度のソース・ドレイン領域１３，１４とを有す
るものにおいて、少なくとも前記低濃度のドレイン領域
１１の不純物濃度が、前記低濃度のソース領域１０の不
純物濃度よりも低くなるように形成されていることを特
徴とする。
の発生を抑止する。 【解決手段】 本発明の半導体装置は、半導体基板１上
のゲート絶縁膜３上に形成されたゲート電極６に隣接す
るように基板表層に形成された低濃度のソース・ドレイ
ン領域１０，１１と、前記ゲート電極６の側壁部を被覆
する側壁絶縁膜１２に隣接するように基板表層に形成さ
れた高濃度のソース・ドレイン領域１３，１４とを有す
るものにおいて、少なくとも前記低濃度のドレイン領域
１１の不純物濃度が、前記低濃度のソース領域１０の不
純物濃度よりも低くなるように形成されていることを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えばＧＩＤＬ（Gate Induced D
rain Leakage）の発生を抑止するＬＤＤ構造ＭＯＳトラ
ンジスタを提供する技術に関する。
製造方法に関し、更に言えばＧＩＤＬ（Gate Induced D
rain Leakage）の発生を抑止するＬＤＤ構造ＭＯＳトラ
ンジスタを提供する技術に関する。
【０００２】
【従来の技術】図７は従来の半導体装置（ＬＤＤ構造Ｍ
ＯＳトランジスタ）の基本構成を説明するための断面図
である。
ＯＳトランジスタ）の基本構成を説明するための断面図
である。
【０００３】５１は半導体基板であり、この基板５１上
には素子分離膜５２とゲート絶縁膜５３が形成され、５
４はこのゲート絶縁膜５３上にパターニング形成された
ゲート電極で、５５は前記ゲート電極５４の側壁部を被
覆する側壁絶縁膜である。５６，５７はソース・ドレイ
ン領域で、前記ゲート電極５４に隣接するように基板表
層に形成された低濃度のソース・ドレイン領域５８，５
９と、前記側壁絶縁膜５５に隣接するように基板表層に
形成された高濃度のソース・ドレイン領域６０，６１と
から成るＬＤＤ（Lightly Doped Drain）構造を有して
いる。
には素子分離膜５２とゲート絶縁膜５３が形成され、５
４はこのゲート絶縁膜５３上にパターニング形成された
ゲート電極で、５５は前記ゲート電極５４の側壁部を被
覆する側壁絶縁膜である。５６，５７はソース・ドレイ
ン領域で、前記ゲート電極５４に隣接するように基板表
層に形成された低濃度のソース・ドレイン領域５８，５
９と、前記側壁絶縁膜５５に隣接するように基板表層に
形成された高濃度のソース・ドレイン領域６０，６１と
から成るＬＤＤ（Lightly Doped Drain）構造を有して
いる。
【０００４】
【発明が解決しようとする課題】ここで、トランジスタ
性能に影響を及ぼす要素として、電流駆動能力とゲート
に誘起されるＧＩＤＬ（Gate Induced Drain Leakage）
電流問題である。
性能に影響を及ぼす要素として、電流駆動能力とゲート
に誘起されるＧＩＤＬ（Gate Induced Drain Leakage）
電流問題である。
【０００５】この電流駆動能力は、主にソース領域の抵
抗成分とゲート絶縁膜の厚さに関係するので、電流駆動
能力を向上させるためには、ゲート絶縁膜の厚さを薄く
形成すれば良い。
抗成分とゲート絶縁膜の厚さに関係するので、電流駆動
能力を向上させるためには、ゲート絶縁膜の厚さを薄く
形成すれば良い。
【０００６】また、ＧＩＤＬ電流は、ゲートとドレイン
領域との重なる部分でバンドツーバンド・トンネリング
（Band-to-Band tunneling）によって発生する漏れ電流
であり、ＧＩＤＬ電流を減少させるためにはドレイン領
域とゲートとの重なる部分の酸化膜を厚く形成すれば良
い。
領域との重なる部分でバンドツーバンド・トンネリング
（Band-to-Band tunneling）によって発生する漏れ電流
であり、ＧＩＤＬ電流を減少させるためにはドレイン領
域とゲートとの重なる部分の酸化膜を厚く形成すれば良
い。
【０００７】このように電流駆動能力を向上させること
と、ＧＩＤＬ電流を減少させることとは、相反する（ゲ
ート絶縁膜の膜厚を薄くする、厚くする）要求となり、
最適化が困難であった。
と、ＧＩＤＬ電流を減少させることとは、相反する（ゲ
ート絶縁膜の膜厚を薄くする、厚くする）要求となり、
最適化が困難であった。
【０００８】更に、半導体素子の高集積化に応じて素子
のサイズの縮小に伴ないゲート絶縁膜の膜厚は減少する
方向である。そのため、ＧＩＤＬ電流の発生が増大する
ことになる。
のサイズの縮小に伴ないゲート絶縁膜の膜厚は減少する
方向である。そのため、ＧＩＤＬ電流の発生が増大する
ことになる。
【０００９】従って、本発明では電流駆動能力を低下さ
せることなしに、ＧＩＤＬ電流の発生の低減化を可能に
する半導体装置とその製造方法提供することを目的とす
る。
せることなしに、ＧＩＤＬ電流の発生の低減化を可能に
する半導体装置とその製造方法提供することを目的とす
る。
【００１０】
【課題を解決するための手段】そこで、本発明の半導体
装置は、図５に示すように半導体基板１上のゲート絶縁
膜３上に形成されたゲート電極６に隣接するように基板
表層に形成された低濃度のソース・ドレイン領域１０，
１１と、前記ゲート電極６の側壁部を被覆する側壁絶縁
膜１２に隣接するように基板表層に形成された高濃度の
ソース・ドレイン領域１３，１４とを有するものにおい
て、少なくとも前記低濃度のドレイン領域１１の不純物
濃度が、前記低濃度のソース領域１０の不純物濃度より
も低くなるように形成されていることを特徴とする。
装置は、図５に示すように半導体基板１上のゲート絶縁
膜３上に形成されたゲート電極６に隣接するように基板
表層に形成された低濃度のソース・ドレイン領域１０，
１１と、前記ゲート電極６の側壁部を被覆する側壁絶縁
膜１２に隣接するように基板表層に形成された高濃度の
ソース・ドレイン領域１３，１４とを有するものにおい
て、少なくとも前記低濃度のドレイン領域１１の不純物
濃度が、前記低濃度のソース領域１０の不純物濃度より
も低くなるように形成されていることを特徴とする。
【００１１】また、図６に示すようにドレイン領域１６
側の側壁絶縁膜２３の幅が、ソース領域１５側の側壁絶
縁膜２２の幅よりも広く形成されていることを特徴とす
る。
側の側壁絶縁膜２３の幅が、ソース領域１５側の側壁絶
縁膜２２の幅よりも広く形成されていることを特徴とす
る。
【００１２】更に、本発明の半導体装置の製造方法は、
図１に示すように半導体基板１上に素子分離膜２を形成
し、この素子分離膜２以外の活性領域の基板上にゲート
絶縁膜３を形成した後に、このゲート絶縁膜３上にゲー
ト電極形成用の導電膜６Ａを形成する。次に、図２に示
すように前記導電膜６Ａ上に形成したレジスト膜７をマ
スクにしてソース形成領域側の導電膜６Ａをパターニン
グし、このパターニングされた導電膜６Ｂをマスクとし
て不純物をイオン注入してこの導電膜６Ｂに隣接するよ
うに基板表層に低濃度の第１のソース領域８を形成す
る。続いて、図３に示すように前記導電膜６Ｂ上に形成
したレジスト膜９をマスクにしてドレイン形成領域側の
導電膜６Ｂをパターニングしてゲート電極６を形成す
る。更に、図４に示すように前記ゲート電極６をマスク
として不純物をイオン注入してこのゲート電極６に隣接
するように基板表層に低濃度の第２のソース領域１０及
び低濃度のドレイン領域１１を形成する。そして、図５
に示すように前記ゲート電極６の側壁部を被覆するよう
に側壁絶縁膜１２を形成し、前記ゲート電極６及び側壁
絶縁膜１２をマスクとして不純物をイオン注入して側壁
絶縁膜１２に隣接するように基板表層に高濃度のソース
・ドレイン領域１３，１４を形成する工程とを有するこ
とを特徴とする。
図１に示すように半導体基板１上に素子分離膜２を形成
し、この素子分離膜２以外の活性領域の基板上にゲート
絶縁膜３を形成した後に、このゲート絶縁膜３上にゲー
ト電極形成用の導電膜６Ａを形成する。次に、図２に示
すように前記導電膜６Ａ上に形成したレジスト膜７をマ
スクにしてソース形成領域側の導電膜６Ａをパターニン
グし、このパターニングされた導電膜６Ｂをマスクとし
て不純物をイオン注入してこの導電膜６Ｂに隣接するよ
うに基板表層に低濃度の第１のソース領域８を形成す
る。続いて、図３に示すように前記導電膜６Ｂ上に形成
したレジスト膜９をマスクにしてドレイン形成領域側の
導電膜６Ｂをパターニングしてゲート電極６を形成す
る。更に、図４に示すように前記ゲート電極６をマスク
として不純物をイオン注入してこのゲート電極６に隣接
するように基板表層に低濃度の第２のソース領域１０及
び低濃度のドレイン領域１１を形成する。そして、図５
に示すように前記ゲート電極６の側壁部を被覆するよう
に側壁絶縁膜１２を形成し、前記ゲート電極６及び側壁
絶縁膜１２をマスクとして不純物をイオン注入して側壁
絶縁膜１２に隣接するように基板表層に高濃度のソース
・ドレイン領域１３，１４を形成する工程とを有するこ
とを特徴とする。
【００１３】また、前記低濃度のソース領域１０の不純
物濃度が、前記低濃度のドレイン領域１１の不純物濃度
よりも高くなるように形成していることを特徴とする。
物濃度が、前記低濃度のドレイン領域１１の不純物濃度
よりも高くなるように形成していることを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１５】図５において、１は一導電型、例えばＰ型
の半導体基板であり、この基板１上には素子分離膜２と
ゲート絶縁膜３が形成され、６はこのゲート絶縁膜３上
にパターニング形成されたゲート電極で、１２は前記ゲ
ート電極６の側壁部を被覆する側壁絶縁膜である。１
５，１６はソース・ドレイン領域で、前記ゲート電極６
に隣接するように基板表層に形成された低濃度のソース
・ドレイン領域１０，１１と、前記側壁絶縁膜１２に隣
接するように基板表層に形成された高濃度のソース・ド
レイン領域１３，１４とから成るＬＤＤ（Lightly Dope
d D rain）構造を有した半導体装置（ＭＯＳトランジス
タ）である。
の半導体基板であり、この基板１上には素子分離膜２と
ゲート絶縁膜３が形成され、６はこのゲート絶縁膜３上
にパターニング形成されたゲート電極で、１２は前記ゲ
ート電極６の側壁部を被覆する側壁絶縁膜である。１
５，１６はソース・ドレイン領域で、前記ゲート電極６
に隣接するように基板表層に形成された低濃度のソース
・ドレイン領域１０，１１と、前記側壁絶縁膜１２に隣
接するように基板表層に形成された高濃度のソース・ド
レイン領域１３，１４とから成るＬＤＤ（Lightly Dope
d D rain）構造を有した半導体装置（ＭＯＳトランジス
タ）である。
【００１６】ここで、本発明の半導体装置の特徴は、少
なくとも前記低濃度のドレイン領域１１の不純物濃度
が、前記低濃度のソース領域１０の不純物濃度よりも低
くなるように形成されていることであり、ドレイン領域
側のゲート下の不純物濃度分布を最適化したことにより
電流駆動能力を低下させることなしに、ＧＩＤＬ電流の
発生を抑止するものである。
なくとも前記低濃度のドレイン領域１１の不純物濃度
が、前記低濃度のソース領域１０の不純物濃度よりも低
くなるように形成されていることであり、ドレイン領域
側のゲート下の不純物濃度分布を最適化したことにより
電流駆動能力を低下させることなしに、ＧＩＤＬ電流の
発生を抑止するものである。
【００１７】以下、上記半導体装置の製造方法について
説明する。
説明する。
【００１８】先ず、図１において、前記基板１上に周知
のＬＯＣＯＳ（Local Oxida tion Of Silicon）法によ
り素子分離膜２を形成し、この素子分離膜２以外の活性
領域の基板１上にゲート絶縁膜３を形成した後に、この
ゲート絶縁膜３上にゲート電極形成用の導電膜６Ａを形
成する。ここで、導電膜６Ａは、例えば、ポリシリコン
膜４とタングステンシリサイド（ＷＳｉｘ）膜５から成
る積層膜である。尚、導電膜６Ａは、ポリシリコン膜４
の単層膜であっても良い。
のＬＯＣＯＳ（Local Oxida tion Of Silicon）法によ
り素子分離膜２を形成し、この素子分離膜２以外の活性
領域の基板１上にゲート絶縁膜３を形成した後に、この
ゲート絶縁膜３上にゲート電極形成用の導電膜６Ａを形
成する。ここで、導電膜６Ａは、例えば、ポリシリコン
膜４とタングステンシリサイド（ＷＳｉｘ）膜５から成
る積層膜である。尚、導電膜６Ａは、ポリシリコン膜４
の単層膜であっても良い。
【００１９】次に、図２において、前記導電膜６Ａ上に
形成したレジスト膜７をマスクにしてソース形成領域側
の導電膜６Ａをパターニングして導電膜６Ｂを形成す
る。続いて、前記導電膜６Ｂ及びレジスト膜７をマスク
にして逆導電型、Ｎ型不純物をイオン注入して、この導
電膜６Ｂに隣接するように基板表層に低濃度の第１のソ
ース領域８を形成する。本工程では、例えばリンイオン
をおよそ３０ＫｅＶの加速電圧で、８×１０12／ｃｍ2
の注入量でイオン注入している。
形成したレジスト膜７をマスクにしてソース形成領域側
の導電膜６Ａをパターニングして導電膜６Ｂを形成す
る。続いて、前記導電膜６Ｂ及びレジスト膜７をマスク
にして逆導電型、Ｎ型不純物をイオン注入して、この導
電膜６Ｂに隣接するように基板表層に低濃度の第１のソ
ース領域８を形成する。本工程では、例えばリンイオン
をおよそ３０ＫｅＶの加速電圧で、８×１０12／ｃｍ2
の注入量でイオン注入している。
【００２０】更に、図３において、前記導電膜６Ｂ上に
形成したレジスト膜８をマスクにしてドレイン形成領域
側の導電膜をパターニングしてゲート電極６を形成す
る。
形成したレジスト膜８をマスクにしてドレイン形成領域
側の導電膜をパターニングしてゲート電極６を形成す
る。
【００２１】次に、図４において、前記レジスト膜８を
除去した後に、前記ゲート電極６をマスクとして逆導電
型、Ｎ型不純物をイオン注入して、このゲート電極６に
隣接するように基板表層に低濃度の第２のソース領域１
０及び低濃度のドレイン領域１１を形成する。本工程で
は、例えばリンイオンをおよそ３０ＫｅＶの加速電圧
で、５×１０12／ｃｍ2の注入量でイオン注入してい
る。
除去した後に、前記ゲート電極６をマスクとして逆導電
型、Ｎ型不純物をイオン注入して、このゲート電極６に
隣接するように基板表層に低濃度の第２のソース領域１
０及び低濃度のドレイン領域１１を形成する。本工程で
は、例えばリンイオンをおよそ３０ＫｅＶの加速電圧
で、５×１０12／ｃｍ2の注入量でイオン注入してい
る。
【００２２】そして、図５において、前記ゲート電極６
の側壁部を被覆するように側壁絶縁膜１２を形成した後
に、前記ゲート電極６及び側壁絶縁膜１２をマスクにし
て逆導電型、Ｎ型不純物をイオン注入して、この側壁絶
縁膜１２に隣接するように基板表層に高濃度のソース・
ドレイン領域１３，１４を形成する。本工程では、例え
ばヒ素イオンをおよそ４０ＫｅＶの加速電圧で、４×１
０15／ｃｍ2の注入量でイオン注入している。これによ
り、前記ゲート電極６に隣接するように基板表層に形成
された低濃度のソース・ドレイン領域１０，１１と、前
記側壁絶縁膜１２に隣接するように基板表層に形成され
た高濃度のソース・ドレイン領域１３，１４とから成る
ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイ
ン領域１５，１６を有した半導体装置が形成される。
の側壁部を被覆するように側壁絶縁膜１２を形成した後
に、前記ゲート電極６及び側壁絶縁膜１２をマスクにし
て逆導電型、Ｎ型不純物をイオン注入して、この側壁絶
縁膜１２に隣接するように基板表層に高濃度のソース・
ドレイン領域１３，１４を形成する。本工程では、例え
ばヒ素イオンをおよそ４０ＫｅＶの加速電圧で、４×１
０15／ｃｍ2の注入量でイオン注入している。これによ
り、前記ゲート電極６に隣接するように基板表層に形成
された低濃度のソース・ドレイン領域１０，１１と、前
記側壁絶縁膜１２に隣接するように基板表層に形成され
た高濃度のソース・ドレイン領域１３，１４とから成る
ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイ
ン領域１５，１６を有した半導体装置が形成される。
【００２３】以上説明したように、本発明の半導体装置
では、低濃度のソース領域１０は第１及び第２のイオン
注入工程により形成し、低濃度のドレイン領域１１は第
２のイオン注入工程により形成し、低濃度のドレイン領
域１１の不純物濃度が、前記低濃度のソース領域１０の
不純物濃度よりも低くなるように形成しているため、電
流駆動能力を低下させることなしに、ＧＩＤＬ電流の発
生を抑止することができる。即ち、主にソース領域の抵
抗成分とゲート絶縁膜の厚さに関係する電流駆動能力に
対しては、ソース領域側のゲート下不純物濃度分布を濃
くし、電流駆動能力の低下を防ぎ、ＧＩＤＬ電流が発生
するドレイン領域側のゲート下不純物濃度分布は薄くす
ることで、ＧＩＤＬ電流の発生を抑止することができ
る。このように本発明では、ドレイン領域側のゲート下
の不純物濃度分布を最適化したことによるＧＩＤＬ電流
発生の抑止が図れる。
では、低濃度のソース領域１０は第１及び第２のイオン
注入工程により形成し、低濃度のドレイン領域１１は第
２のイオン注入工程により形成し、低濃度のドレイン領
域１１の不純物濃度が、前記低濃度のソース領域１０の
不純物濃度よりも低くなるように形成しているため、電
流駆動能力を低下させることなしに、ＧＩＤＬ電流の発
生を抑止することができる。即ち、主にソース領域の抵
抗成分とゲート絶縁膜の厚さに関係する電流駆動能力に
対しては、ソース領域側のゲート下不純物濃度分布を濃
くし、電流駆動能力の低下を防ぎ、ＧＩＤＬ電流が発生
するドレイン領域側のゲート下不純物濃度分布は薄くす
ることで、ＧＩＤＬ電流の発生を抑止することができ
る。このように本発明では、ドレイン領域側のゲート下
の不純物濃度分布を最適化したことによるＧＩＤＬ電流
発生の抑止が図れる。
【００２４】更に本発明によれば、従来、ＧＩＤＬ電流
を減少させるために行われていたゲート絶縁膜の膜厚を
厚くする必要がなくなるため、更なる微細化への要求に
対応できる。
を減少させるために行われていたゲート絶縁膜の膜厚を
厚くする必要がなくなるため、更なる微細化への要求に
対応できる。
【００２５】また、本発明技術をゲート電極の側壁部を
被覆する側壁絶縁膜の幅を変更する（ＧＩＤＬ電流が発
生するドレイン領域側の側壁絶縁膜幅を広くする）こと
で、ＧＩＤＬ電流発生の低減化を図る技術（例えば、特
開平７−２３５６７５号公報に見られる。）に適用すれ
ば、更なるＧＩＤＬ電流の発生を抑止することが期待で
きる。
被覆する側壁絶縁膜の幅を変更する（ＧＩＤＬ電流が発
生するドレイン領域側の側壁絶縁膜幅を広くする）こと
で、ＧＩＤＬ電流発生の低減化を図る技術（例えば、特
開平７−２３５６７５号公報に見られる。）に適用すれ
ば、更なるＧＩＤＬ電流の発生を抑止することが期待で
きる。
【００２６】ここで、図６は上述した本発明の他の実施
形態の半導体装置の基本構成を説明するための断面図で
あり、一実施形態と同等の構成については同符号を付し
て説明を簡略する。
形態の半導体装置の基本構成を説明するための断面図で
あり、一実施形態と同等の構成については同符号を付し
て説明を簡略する。
【００２７】例えばＰ型の半導体基板１上には素子分離
膜２とゲート絶縁膜３が形成され、ゲート電極６の側壁
部を被覆するように側壁絶縁膜２２，２３が形成されて
いる。ここで、ドレイン形成領域側の側壁絶縁膜２３の
幅は、ソース形成領域側の側壁絶縁膜２２の幅よりも広
く形成されている。
膜２とゲート絶縁膜３が形成され、ゲート電極６の側壁
部を被覆するように側壁絶縁膜２２，２３が形成されて
いる。ここで、ドレイン形成領域側の側壁絶縁膜２３の
幅は、ソース形成領域側の側壁絶縁膜２２の幅よりも広
く形成されている。
【００２８】そして、１５，１６はソース・ドレイン領
域で、上記一実施形態と同様に前記ゲート電極６に隣接
するように基板表層に形成された低濃度のソース・ドレ
イン領域１０，１１と、前記側壁絶縁膜２２，２３に隣
接するように基板表層に形成された高濃度のソース・ド
レイン領域１３，１４とから成るＬＤＤ（Lightly Dope
d Drain）構造を有した半導体装置（ＭＯＳトランジス
タ）である。
域で、上記一実施形態と同様に前記ゲート電極６に隣接
するように基板表層に形成された低濃度のソース・ドレ
イン領域１０，１１と、前記側壁絶縁膜２２，２３に隣
接するように基板表層に形成された高濃度のソース・ド
レイン領域１３，１４とから成るＬＤＤ（Lightly Dope
d Drain）構造を有した半導体装置（ＭＯＳトランジス
タ）である。
【００２９】このように本発明の他の実施形態の半導体
装置によると、一実施形態で説明したドレイン領域側の
ゲート下の不純物濃度分布を最適化したことによるＧＩ
ＤＬ電流発生の抑止効果に加えて、ドレイン領域側の側
壁絶縁膜幅を広くしたことによるＧＩＤＬ電流発生の低
減効果が相乗作用して、更なるＧＩＤＬ電流発生の抑止
効果が期待できる。
装置によると、一実施形態で説明したドレイン領域側の
ゲート下の不純物濃度分布を最適化したことによるＧＩ
ＤＬ電流発生の抑止効果に加えて、ドレイン領域側の側
壁絶縁膜幅を広くしたことによるＧＩＤＬ電流発生の低
減効果が相乗作用して、更なるＧＩＤＬ電流発生の抑止
効果が期待できる。
【００３０】尚、本実施形態の説明では、Ｐ型半導体層
（基板あるいはウエル領域等）上にＮチャネル型ＭＯＳ
トランジスタを形成した一例を紹介したが、Ｎ型半導体
層（基板あるいはウエル領域等）上にＰチャネル型ＭＯ
Ｓトランジスタを形成する場合も同様である。
（基板あるいはウエル領域等）上にＮチャネル型ＭＯＳ
トランジスタを形成した一例を紹介したが、Ｎ型半導体
層（基板あるいはウエル領域等）上にＰチャネル型ＭＯ
Ｓトランジスタを形成する場合も同様である。
【００３１】
【発明の効果】本発明によれば、低濃度のドレイン領域
の不純物濃度が、低濃度のソース領域の不純物濃度より
も低く形成されているため、電流駆動能力を低下させる
ことなしに、ＧＩＤＬ電流の発生を抑止できる。
の不純物濃度が、低濃度のソース領域の不純物濃度より
も低く形成されているため、電流駆動能力を低下させる
ことなしに、ＧＩＤＬ電流の発生を抑止できる。
【００３２】更に本発明によれば、従来、ＧＩＤＬ電流
を減少させるために行われていたゲート絶縁膜の膜厚を
厚くする必要がなくなるため、更なる微細化が図れる。
を減少させるために行われていたゲート絶縁膜の膜厚を
厚くする必要がなくなるため、更なる微細化が図れる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の他の実施形態の半導体装置を示す断面
図である。
図である。
【図７】従来の半導体装置を示す断面図である。
Claims (5)
- 【請求項１】 半導体基板上のゲート絶縁膜上に形成さ
れたゲート電極に隣接するように基板表層に形成された
低濃度のソース・ドレイン領域と、前記ゲート電極の側
壁部を被覆する側壁絶縁膜に隣接するように基板表層に
形成された高濃度のソース・ドレイン領域とを有する半
導体装置において、 前記低濃度のソース・ドレイン領域の不純物濃度が、少
なくともソース領域側よりもドレイン領域側が低くなる
ように形成されていることを特徴とする半導体装置。 - 【請求項２】 ドレイン領域側の前記側壁絶縁膜の幅
が、ソース領域側の前記側壁絶縁膜の幅よりも広く形成
されていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 半導体基板上のゲート絶縁膜上に形成さ
れたゲート電極に隣接するように基板表層に形成された
低濃度のソース・ドレイン領域と、前記ゲート電極の側
壁部を被覆する側壁絶縁膜に隣接するように基板表層に
形成された高濃度のソース・ドレイン領域とを有する半
導体装置の製造方法において、 前記低濃度のソース・ドレイン領域の不純物濃度が、少
なくともソース領域側よりもドレイン領域側が低くなる
ように形成することを特徴とする半導体装置の製造方
法。 - 【請求項４】 半導体基板上に素子分離膜を形成する工
程と、 前記素子分離膜以外の活性領域の基板上にゲート絶縁膜
を形成した後にこのゲート絶縁膜上にゲート電極形成用
の導電膜を形成する工程と、 前記導電膜上に形成したレジスト膜をマスクにしてソー
ス形成領域側の導電膜をパターニングする工程と、 前記ソース形成領域側がパターニングされた導電膜をマ
スクとして不純物をイオン注入してこの導電膜に隣接す
るように基板表層に低濃度の第１のソース領域を形成す
る工程と、 前記導電膜上に形成したレジスト膜をマスクにしてドレ
イン形成領域側の導電膜をパターニングしてゲート電極
を形成する工程と、 前記ゲート電極をマスクとして不純物をイオン注入して
このゲート電極に隣接するように基板表層に低濃度の第
２のソース領域及び低濃度のドレイン領域を形成する工
程と、 前記ゲート電極の側壁部を被覆するように側壁絶縁膜を
形成する工程と、 前記ゲート電極及び側壁絶縁膜をマスクとして不純物を
イオン注入して側壁絶縁膜に隣接するように基板表層に
高濃度のソース・ドレイン領域を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記低濃度のソース領域の不純物濃度
が、前記低濃度のドレイン領域の不純物濃度よりも高く
なるように形成していることを特徴とする請求項４に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11066872A JP2000260989A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11066872A JP2000260989A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260989A true JP2000260989A (ja) | 2000-09-22 |
Family
ID=13328401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11066872A Pending JP2000260989A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260989A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720213B1 (en) | 2003-01-15 | 2004-04-13 | International Business Machines Corporation | Low-K gate spacers by fluorine implantation |
| JP2006332110A (ja) * | 2005-05-23 | 2006-12-07 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
| JP2008147693A (ja) * | 2008-01-28 | 2008-06-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2008153567A (ja) * | 2006-12-20 | 2008-07-03 | Elpida Memory Inc | 半導体メモリ及びその製造方法 |
| JP2010109138A (ja) * | 2008-10-30 | 2010-05-13 | Sony Corp | 半導体装置、その製造方法および固体撮像装置 |
-
1999
- 1999-03-12 JP JP11066872A patent/JP2000260989A/ja active Pending
Cited By (6)
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|---|---|---|---|---|
| US6720213B1 (en) | 2003-01-15 | 2004-04-13 | International Business Machines Corporation | Low-K gate spacers by fluorine implantation |
| US7227230B2 (en) | 2003-01-15 | 2007-06-05 | International Business Machines Corporation | Low-K gate spacers by fluorine implantation |
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| JP2008153567A (ja) * | 2006-12-20 | 2008-07-03 | Elpida Memory Inc | 半導体メモリ及びその製造方法 |
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