JP2000332244A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 ＧＩＤＬ電流の発生を抑止すると共に、ゲー
ト電極とソース・ドレイン電極との間の絶縁耐性の向上
を図る。 【解決手段】 本発明の半導体装置は、半導体基板１上
のゲート絶縁膜３上に形成されたポリサイド膜構造のゲ
ート電極６に隣接するように基板表層に形成された低濃
度のソース・ドレイン領域７，８と、前記ゲート電極６
のソース領域側の側壁部を被覆するシリコン窒化膜とシ
リコン酸化膜から成る側壁絶縁膜１０と１２に隣接する
ように基板表層に形成された高濃度のソース・ドレイン
領域１４，１５と、このソース・ドレイン領域１４，１
５にコンタクト接続されたソース・ドレイン電極１６，
１７とを有することを特徴とする。
ト電極とソース・ドレイン電極との間の絶縁耐性の向上
を図る。 【解決手段】 本発明の半導体装置は、半導体基板１上
のゲート絶縁膜３上に形成されたポリサイド膜構造のゲ
ート電極６に隣接するように基板表層に形成された低濃
度のソース・ドレイン領域７，８と、前記ゲート電極６
のソース領域側の側壁部を被覆するシリコン窒化膜とシ
リコン酸化膜から成る側壁絶縁膜１０と１２に隣接する
ように基板表層に形成された高濃度のソース・ドレイン
領域１４，１５と、このソース・ドレイン領域１４，１
５にコンタクト接続されたソース・ドレイン電極１６，
１７とを有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えばＧＩＤＬ（Gate Induced D
rain Leakage）の発生を抑止すると共に、絶縁耐性の向
上を可能にするＬＤＤ構造ＭＯＳトランジスタを提供す
る技術に関する。
製造方法に関し、更に言えばＧＩＤＬ（Gate Induced D
rain Leakage）の発生を抑止すると共に、絶縁耐性の向
上を可能にするＬＤＤ構造ＭＯＳトランジスタを提供す
る技術に関する。
【０００２】
【従来の技術】図８は従来の半導体装置（ＬＤＤ構造Ｍ
ＯＳトランジスタ）の基本構成を説明するための断面図
である。
ＯＳトランジスタ）の基本構成を説明するための断面図
である。
【０００３】５１は半導体基板であり、この基板５１上
には素子分離膜５２とゲート絶縁膜５３が形成され、５
４はこのゲート絶縁膜５３上にパターニング形成された
ゲート電極で、５５，５６は前記ゲート電極５４の側壁
部を被覆する側壁絶縁膜である。５７，５８は前記ゲー
ト電極５４に隣接するように基板表層に形成された低濃
度のソース・ドレイン領域で、５９，６０は前記側壁絶
縁膜５５，５６に隣接するように基板表層に形成された
高濃度のソース・ドレイン領域であり、ＬＤＤ（Lightl
y Doped Drain）構造を有している。また、６１，６２
はソース・ドレイン電極である。
には素子分離膜５２とゲート絶縁膜５３が形成され、５
４はこのゲート絶縁膜５３上にパターニング形成された
ゲート電極で、５５，５６は前記ゲート電極５４の側壁
部を被覆する側壁絶縁膜である。５７，５８は前記ゲー
ト電極５４に隣接するように基板表層に形成された低濃
度のソース・ドレイン領域で、５９，６０は前記側壁絶
縁膜５５，５６に隣接するように基板表層に形成された
高濃度のソース・ドレイン領域であり、ＬＤＤ（Lightl
y Doped Drain）構造を有している。また、６１，６２
はソース・ドレイン電極である。
【０００４】
【発明が解決しようとする課題】ここで、トランジスタ
性能に影響を及ぼす要素として、電流駆動能力とゲート
に誘起されるＧＩＤＬ（Gate Induced Drain Leakage）
電流問題がある。
性能に影響を及ぼす要素として、電流駆動能力とゲート
に誘起されるＧＩＤＬ（Gate Induced Drain Leakage）
電流問題がある。
【０００５】この電流駆動能力は、主にソース領域の抵
抗成分とゲート絶縁膜の厚さに関係するので、電流駆動
能力を向上させるためには、ゲート絶縁膜の厚さを薄く
形成すれば良い。
抗成分とゲート絶縁膜の厚さに関係するので、電流駆動
能力を向上させるためには、ゲート絶縁膜の厚さを薄く
形成すれば良い。
【０００６】また、ＧＩＤＬ電流は、ゲートとドレイン
領域との重なる部分でバンドツーバンド・トンネリング
（Band-to-Band tunneling）によって発生する漏れ電流
であり、ＧＩＤＬ電流を減少させるためにはドレイン領
域とゲートとの重なる部分の酸化膜を厚く形成すれば良
い。
領域との重なる部分でバンドツーバンド・トンネリング
（Band-to-Band tunneling）によって発生する漏れ電流
であり、ＧＩＤＬ電流を減少させるためにはドレイン領
域とゲートとの重なる部分の酸化膜を厚く形成すれば良
い。
【０００７】このように電流駆動能力を向上させること
と、ＧＩＤＬ電流を減少させることとは、相反する（ゲ
ート絶縁膜の膜厚を薄くする、厚くする）要求となり、
最適化が困難であった。
と、ＧＩＤＬ電流を減少させることとは、相反する（ゲ
ート絶縁膜の膜厚を薄くする、厚くする）要求となり、
最適化が困難であった。
【０００８】更に、半導体素子の高集積化に応じて素子
のサイズの縮小に伴ないゲート絶縁膜の膜厚は減少する
方向である。そのため、ＧＩＤＬ電流の発生が増大する
ことになる。
のサイズの縮小に伴ないゲート絶縁膜の膜厚は減少する
方向である。そのため、ＧＩＤＬ電流の発生が増大する
ことになる。
【０００９】また、図８に示すように、微細化が進むに
つれて前記ゲート電極５４と、例えば、ソース・ドレイ
ン領域５９，６０とセルフアラインコンタクトされるソ
ース・ドレイン電極６１，６２との間で、絶縁耐性が低
下するという問題が発生した。
つれて前記ゲート電極５４と、例えば、ソース・ドレイ
ン領域５９，６０とセルフアラインコンタクトされるソ
ース・ドレイン電極６１，６２との間で、絶縁耐性が低
下するという問題が発生した。
【００１０】そこで、本発明者は適正な膜厚（幅）を有
する側壁絶縁膜５５，５６を形成したにも係わらず、絶
縁耐性が低下することに疑問を感じ、このゲート電極５
４と側壁絶縁膜５５，５６との因果関係に注目した。
する側壁絶縁膜５５，５６を形成したにも係わらず、絶
縁耐性が低下することに疑問を感じ、このゲート電極５
４と側壁絶縁膜５５，５６との因果関係に注目した。
【００１１】そして、解析の結果、ポリシリコン膜及び
タングステンシリサイド（ＷＳｉｘ）膜から成るポリサ
イド構造のゲート電極５４において、その側壁絶縁膜５
５，５６として広く一般的に利用されているシリコン酸
化膜を用いた場合に、このゲート電極５４のタングステ
ンシリサイド膜が、ソース・ドレイン領域の拡散工程に
おける熱処理時に酸化されることによって発生すること
がわかった。また、前記側壁絶縁膜５５，５６を構成し
た後で、酸化した場合にも発生することがわかった。
タングステンシリサイド（ＷＳｉｘ）膜から成るポリサ
イド構造のゲート電極５４において、その側壁絶縁膜５
５，５６として広く一般的に利用されているシリコン酸
化膜を用いた場合に、このゲート電極５４のタングステ
ンシリサイド膜が、ソース・ドレイン領域の拡散工程に
おける熱処理時に酸化されることによって発生すること
がわかった。また、前記側壁絶縁膜５５，５６を構成し
た後で、酸化した場合にも発生することがわかった。
【００１２】その結果、ゲート電極５４とソース・ドレ
イン電極６１，６２との間で絶縁耐性が低下するという
ことを突き止めた。
イン電極６１，６２との間で絶縁耐性が低下するという
ことを突き止めた。
【００１３】また、この現象は、特に側壁絶縁膜５５，
５６の膜厚（例えば、底部での幅がおよそ１０００Å程
度）が薄くなると、上記突起物とソース・ドレイン電極
６１，６２とがショートしたり、その絶縁耐性が低下し
ていることが判った。更に、図９に示すように、縦型炉
において、炉のボトム側よりもトップ側の方で、その不
良率が高いことが判った。これは、炉内に最初に入れた
ウエハは、熱に晒され酸化される時間が長くなるためと
考えられ、炉のトップ側の不良率が７０〜８０％と高い
ことも判った。
５６の膜厚（例えば、底部での幅がおよそ１０００Å程
度）が薄くなると、上記突起物とソース・ドレイン電極
６１，６２とがショートしたり、その絶縁耐性が低下し
ていることが判った。更に、図９に示すように、縦型炉
において、炉のボトム側よりもトップ側の方で、その不
良率が高いことが判った。これは、炉内に最初に入れた
ウエハは、熱に晒され酸化される時間が長くなるためと
考えられ、炉のトップ側の不良率が７０〜８０％と高い
ことも判った。
【００１４】従って、本発明では電流駆動能力を低下さ
せることなしに、ＧＩＤＬ電流の発生の低減化を図ると
共に、絶縁耐性の向上を可能にする半導体装置とその製
造方法を提供することを目的とする。
せることなしに、ＧＩＤＬ電流の発生の低減化を図ると
共に、絶縁耐性の向上を可能にする半導体装置とその製
造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】そこで、本発明の半導体
装置は、図６に示すように半導体基板１上のゲート絶縁
膜３上に形成されたポリシリコン膜とタングステンシリ
サイド膜から成るゲート電極６に隣接するように基板表
層に形成された低濃度のソース・ドレイン領域７，８
と、前記ゲート電極６の側壁部を被覆する側壁絶縁膜
９，側壁絶縁膜１０と１２に隣接するように基板表層に
形成された高濃度のソース・ドレイン領域１４，１５
と、このソース・ドレイン領域１４，１５にコンタクト
接続されたソース・ドレイン電極１６，１７を有するも
のにおいて、ソース領域側の側壁絶縁膜９はシリコン窒
化膜から成り、前記ドレイン領域側の側壁絶縁膜１０と
１２はシリコン窒化膜とシリコン酸化膜から成ることを
特徴とする。
装置は、図６に示すように半導体基板１上のゲート絶縁
膜３上に形成されたポリシリコン膜とタングステンシリ
サイド膜から成るゲート電極６に隣接するように基板表
層に形成された低濃度のソース・ドレイン領域７，８
と、前記ゲート電極６の側壁部を被覆する側壁絶縁膜
９，側壁絶縁膜１０と１２に隣接するように基板表層に
形成された高濃度のソース・ドレイン領域１４，１５
と、このソース・ドレイン領域１４，１５にコンタクト
接続されたソース・ドレイン電極１６，１７を有するも
のにおいて、ソース領域側の側壁絶縁膜９はシリコン窒
化膜から成り、前記ドレイン領域側の側壁絶縁膜１０と
１２はシリコン窒化膜とシリコン酸化膜から成ることを
特徴とする。
【００１６】また、その製造方法は、図１に示すように
Ｐ型の半導体基板１上に素子分離膜２を形成し、この素
子分離膜２以外の活性領域の基板１上にゲート絶縁膜３
を形成した後に、このゲート絶縁膜３を介してポリシリ
コン膜４とタングステンシリサイド膜５から成るゲート
電極６を形成する。次に、前記ゲート電極６をマスクに
してＮ型の不純物をイオン注入してこのゲート電極６に
隣接するように基板表層に低濃度のソース・ドレイン領
域７，８を形成する。続いて、図２に示すように全面に
シリコン窒化膜を形成した後に、このシリコン窒化膜を
異方性エッチングして前記ゲート電極６の側壁部を被覆
するように第１の側壁絶縁膜９，１０を形成する。更
に、図３に示すように全面にシリコン酸化膜を形成した
後に、このシリコン酸化膜を異方性エッチングして前記
第１の側壁絶縁膜９，１０の側壁部を被覆するように第
２の側壁絶縁膜１１，１２を形成する。また、図４に示
すように前記低濃度のソース領域７上を開口するレジス
ト膜１３をマスクにして、前記ソース領域側の第２の側
壁絶縁膜１１を除去する。続いて、図５に示すように前
記ゲート電極６及び側壁絶縁膜９，側壁絶縁膜１０と１
２をマスクとしてＮ型の不純物をイオン注入して、側壁
絶縁膜９，側壁絶縁膜１０と１２に隣接するように基板
表層に高濃度のソース・ドレイン領域１４，１５を形成
する。そして、図６に示すようにソース・ドレイン領域
１４，１５にコンタクト接続するソース・ドレイン電極
１６，１７を形成する工程とを有することを特徴とす
る。
Ｐ型の半導体基板１上に素子分離膜２を形成し、この素
子分離膜２以外の活性領域の基板１上にゲート絶縁膜３
を形成した後に、このゲート絶縁膜３を介してポリシリ
コン膜４とタングステンシリサイド膜５から成るゲート
電極６を形成する。次に、前記ゲート電極６をマスクに
してＮ型の不純物をイオン注入してこのゲート電極６に
隣接するように基板表層に低濃度のソース・ドレイン領
域７，８を形成する。続いて、図２に示すように全面に
シリコン窒化膜を形成した後に、このシリコン窒化膜を
異方性エッチングして前記ゲート電極６の側壁部を被覆
するように第１の側壁絶縁膜９，１０を形成する。更
に、図３に示すように全面にシリコン酸化膜を形成した
後に、このシリコン酸化膜を異方性エッチングして前記
第１の側壁絶縁膜９，１０の側壁部を被覆するように第
２の側壁絶縁膜１１，１２を形成する。また、図４に示
すように前記低濃度のソース領域７上を開口するレジス
ト膜１３をマスクにして、前記ソース領域側の第２の側
壁絶縁膜１１を除去する。続いて、図５に示すように前
記ゲート電極６及び側壁絶縁膜９，側壁絶縁膜１０と１
２をマスクとしてＮ型の不純物をイオン注入して、側壁
絶縁膜９，側壁絶縁膜１０と１２に隣接するように基板
表層に高濃度のソース・ドレイン領域１４，１５を形成
する。そして、図６に示すようにソース・ドレイン領域
１４，１５にコンタクト接続するソース・ドレイン電極
１６，１７を形成する工程とを有することを特徴とす
る。
【００１７】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１８】図６において、１は一導電型、例えばＰ型
の半導体基板であり、この基板１上には素子分離膜２と
ゲート絶縁膜３が形成され、６はこのゲート絶縁膜３上
にパターニング形成されたポリサイド構造（ポリシリコ
ン膜とタングステンシリサイド膜の積層構造）のゲート
電極で、９はソース領域側の前記ゲート電極６の側壁部
を被覆する側壁絶縁膜であり、１０と１２はドレイン領
域側の前記ゲート電極６の側壁部を被覆する側壁絶縁膜
である。また、７，８は前記ゲート電極６に隣接するよ
うに基板表層に形成された低濃度のソース・ドレイン領
域で、１４，１５は前記側壁絶縁膜９，側壁絶縁膜１０
と１２に隣接するように基板表層に形成された高濃度の
ソース・ドレイン領域で、ＬＤＤ（Lightly Doped Drai
n）構造を有した半導体装置（ＭＯＳトランジスタ）で
ある。また、１６，１７はソース・ドレイン電極であ
る。
の半導体基板であり、この基板１上には素子分離膜２と
ゲート絶縁膜３が形成され、６はこのゲート絶縁膜３上
にパターニング形成されたポリサイド構造（ポリシリコ
ン膜とタングステンシリサイド膜の積層構造）のゲート
電極で、９はソース領域側の前記ゲート電極６の側壁部
を被覆する側壁絶縁膜であり、１０と１２はドレイン領
域側の前記ゲート電極６の側壁部を被覆する側壁絶縁膜
である。また、７，８は前記ゲート電極６に隣接するよ
うに基板表層に形成された低濃度のソース・ドレイン領
域で、１４，１５は前記側壁絶縁膜９，側壁絶縁膜１０
と１２に隣接するように基板表層に形成された高濃度の
ソース・ドレイン領域で、ＬＤＤ（Lightly Doped Drai
n）構造を有した半導体装置（ＭＯＳトランジスタ）で
ある。また、１６，１７はソース・ドレイン電極であ
る。
【００１９】ここで、本発明の半導体装置の特徴は、ド
レイン領域側の側壁絶縁膜１０と１２の幅が、ソース領
域側の側壁絶縁膜９の幅よりも広く形成していることで
あり、このようにドレイン領域側の側壁絶縁膜幅を広く
したことで、ＧＩＤＬ電流が発生するドレイン領域側の
ゲート下不純物濃度分布を薄くし、ＧＩＤＬ電流の発生
を低減できる。
レイン領域側の側壁絶縁膜１０と１２の幅が、ソース領
域側の側壁絶縁膜９の幅よりも広く形成していることで
あり、このようにドレイン領域側の側壁絶縁膜幅を広く
したことで、ＧＩＤＬ電流が発生するドレイン領域側の
ゲート下不純物濃度分布を薄くし、ＧＩＤＬ電流の発生
を低減できる。
【００２０】更に、ゲート電極６を被覆する少なくとも
最初の側壁絶縁膜９，１０をシリコン窒化膜で形成した
ことで、絶縁耐性の向上を図ることができる。
最初の側壁絶縁膜９，１０をシリコン窒化膜で形成した
ことで、絶縁耐性の向上を図ることができる。
【００２１】即ち、従来（図８に示す）のようにゲート
電極５４と、例えば、ソース・ドレイン領域５９，６０
とセルフアラインコンタクトされるソース・ドレイン電
極６１，６２との間で、絶縁耐性が低下するという問題
が発生した。
電極５４と、例えば、ソース・ドレイン領域５９，６０
とセルフアラインコンタクトされるソース・ドレイン電
極６１，６２との間で、絶縁耐性が低下するという問題
が発生した。
【００２２】そして、本発明者の解析の結果、上記した
ようなポリサイド構造のゲート電極５４において、その
側壁絶縁膜５５，５６として広く一般的に利用されてい
るシリコン酸化膜を用いた場合に、このゲート電極５４
のタングステンシリサイド膜が、ソース・ドレイン領域
の拡散工程における熱処理時に酸化されることによって
発生し、更には前記側壁絶縁膜５５，５６を構成した後
で、酸化した場合にも発生して、その結果、ゲート電極
５４とソース・ドレイン電極６１，６２との間で絶縁耐
性が低下するということを突き止めた。
ようなポリサイド構造のゲート電極５４において、その
側壁絶縁膜５５，５６として広く一般的に利用されてい
るシリコン酸化膜を用いた場合に、このゲート電極５４
のタングステンシリサイド膜が、ソース・ドレイン領域
の拡散工程における熱処理時に酸化されることによって
発生し、更には前記側壁絶縁膜５５，５６を構成した後
で、酸化した場合にも発生して、その結果、ゲート電極
５４とソース・ドレイン電極６１，６２との間で絶縁耐
性が低下するということを突き止めた。
【００２３】そこで、タングステンシリサイド膜の側壁
部を、酸素原子または分子を含む材料で被覆しない、ま
たは外部からの酸素を遮断すれば、タングステン膜の酸
化膜の生成を抑止できると考え、本発明では少なくとも
前記ゲート電極６を被覆する少なくとも最初の側壁絶縁
膜９，１０をシリコン窒化膜で形成したことで、上記し
た問題の発生を抑止したことを特徴としている。
部を、酸素原子または分子を含む材料で被覆しない、ま
たは外部からの酸素を遮断すれば、タングステン膜の酸
化膜の生成を抑止できると考え、本発明では少なくとも
前記ゲート電極６を被覆する少なくとも最初の側壁絶縁
膜９，１０をシリコン窒化膜で形成したことで、上記し
た問題の発生を抑止したことを特徴としている。
【００２４】また、本発明は上記したゲート電極６と、
ソース・ドレイン電極１６，１７との間での絶縁耐性の
低下を抑止するだけではなく、図７に示すように、例え
ば、ポリサイド構造のゲートライン２１上に交差する形
で配線２２が配置される箇所でのゲートライン２１と配
線２２との間の絶縁耐性の低下を抑止する場合にも同様
に適用できるものである。
ソース・ドレイン電極１６，１７との間での絶縁耐性の
低下を抑止するだけではなく、図７に示すように、例え
ば、ポリサイド構造のゲートライン２１上に交差する形
で配線２２が配置される箇所でのゲートライン２１と配
線２２との間の絶縁耐性の低下を抑止する場合にも同様
に適用できるものである。
【００２５】以下、上記半導体装置の製造方法について
説明する。
説明する。
【００２６】先ず、図１において、前記基板１上に周知
のＬＯＣＯＳ（Local Oxidation OfSilicon）法により
素子分離膜２を形成し、この素子分離膜２以外の活性領
域の基板１上におよそ１５０Åの膜厚のゲート絶縁膜３
を形成した後に、このゲート絶縁膜３上にゲート電極６
を形成する。ここで、ゲート電極６は、例えば、およそ
１０００Åの膜厚のポリシリコン膜４とおよそ１５００
Åの膜厚のタングステンシリサイド（ＷＳｉｘ）膜５か
ら成る積層膜である。尚、１６は前記ゲート電極６のパ
ターニング時のハードマスクとして用いられるシリコン
酸化膜である。また、素子分離膜２はいわゆるトレンチ
法により形成しても良く、更に、ゲート電極６はポリシ
リコン膜４の単層膜であっても良い。次に、前記ゲート
電極６をマスクにして逆導電型、Ｎ型不純物をイオン注
入して、このゲート電極６に隣接するように基板表層に
低濃度の第１，第２のソース・ドレイン領域７，８を形
成する。本工程では、例えばリンイオンをおよそ３０Ｋ
ｅＶの加速電圧で、８×１０12／ｃｍ2の注入量でイオ
ン注入している。
のＬＯＣＯＳ（Local Oxidation OfSilicon）法により
素子分離膜２を形成し、この素子分離膜２以外の活性領
域の基板１上におよそ１５０Åの膜厚のゲート絶縁膜３
を形成した後に、このゲート絶縁膜３上にゲート電極６
を形成する。ここで、ゲート電極６は、例えば、およそ
１０００Åの膜厚のポリシリコン膜４とおよそ１５００
Åの膜厚のタングステンシリサイド（ＷＳｉｘ）膜５か
ら成る積層膜である。尚、１６は前記ゲート電極６のパ
ターニング時のハードマスクとして用いられるシリコン
酸化膜である。また、素子分離膜２はいわゆるトレンチ
法により形成しても良く、更に、ゲート電極６はポリシ
リコン膜４の単層膜であっても良い。次に、前記ゲート
電極６をマスクにして逆導電型、Ｎ型不純物をイオン注
入して、このゲート電極６に隣接するように基板表層に
低濃度の第１，第２のソース・ドレイン領域７，８を形
成する。本工程では、例えばリンイオンをおよそ３０Ｋ
ｅＶの加速電圧で、８×１０12／ｃｍ2の注入量でイオ
ン注入している。
【００２７】更に、図２において、全面におよそ５０〜
２００Åの膜厚のシリコン窒化膜を形成した後に異方性
エッチングして前記ゲート電極６の側壁部を被覆するよ
うに第１の側壁絶縁膜９，１０を形成する。
２００Åの膜厚のシリコン窒化膜を形成した後に異方性
エッチングして前記ゲート電極６の側壁部を被覆するよ
うに第１の側壁絶縁膜９，１０を形成する。
【００２８】次に、図３において、全面におよそ１００
〜２００Åの膜厚のシリコン酸化膜を形成した後に異方
性エッチングして前記ゲート電極６の側壁部を被覆する
ように第２の側壁絶縁膜１１，１２を形成する。
〜２００Åの膜厚のシリコン酸化膜を形成した後に異方
性エッチングして前記ゲート電極６の側壁部を被覆する
ように第２の側壁絶縁膜１１，１２を形成する。
【００２９】続いて、図４において、少なくとも前記ソ
ース領域７上に開口を有するレジスト膜１３をマスクに
して、前記第２の側壁絶縁膜１１のみ除去する。
ース領域７上に開口を有するレジスト膜１３をマスクに
して、前記第２の側壁絶縁膜１１のみ除去する。
【００３０】更に、図５において、前記レジスト膜１３
を除去した後に、前記ゲート電極６及び側壁絶縁膜９，
側壁絶縁膜１０と１２とをマスクにして逆導電型、Ｎ型
不純物をイオン注入して、この側壁絶縁膜９，側壁絶縁
膜１０と１２に隣接するように基板表層に高濃度のソー
ス・ドレイン領域１４，１５を形成する。本工程では、
例えばヒ素イオンをおよそ４０ＫｅＶの加速電圧で、４
×１０1 5／ｃｍ2の注入量でイオン注入している。これ
により、前記ゲート電極６を被覆する側壁絶縁膜におい
て、ドレイン領域側の側壁絶縁膜１０と１２の幅が、ソ
ース領域側の側壁絶縁膜９の幅よりも広く形成されてい
るため、低濃度のドレイン領域８の不純物濃度が、低濃
度のソース領域７の不純物濃度よりも低くなり、電流駆
動能力を低下させることなしに、ＧＩＤＬ電流の発生を
抑止することができる。即ち、主にソース領域の抵抗成
分とゲート絶縁膜の厚さに関係する電流駆動能力に対し
ては、ソース領域側のゲート下不純物濃度分布を濃く
し、電流駆動能力の低下を防ぎ、ＧＩＤＬ電流が発生す
るドレイン領域側のゲート下不純物濃度分布は薄くする
ことで、ＧＩＤＬ電流の発生を抑止することができる。
このように本発明では、ドレイン領域側のゲート下の不
純物濃度分布を最適化したことによるＧＩＤＬ電流発生
の抑止が図れる。
を除去した後に、前記ゲート電極６及び側壁絶縁膜９，
側壁絶縁膜１０と１２とをマスクにして逆導電型、Ｎ型
不純物をイオン注入して、この側壁絶縁膜９，側壁絶縁
膜１０と１２に隣接するように基板表層に高濃度のソー
ス・ドレイン領域１４，１５を形成する。本工程では、
例えばヒ素イオンをおよそ４０ＫｅＶの加速電圧で、４
×１０1 5／ｃｍ2の注入量でイオン注入している。これ
により、前記ゲート電極６を被覆する側壁絶縁膜におい
て、ドレイン領域側の側壁絶縁膜１０と１２の幅が、ソ
ース領域側の側壁絶縁膜９の幅よりも広く形成されてい
るため、低濃度のドレイン領域８の不純物濃度が、低濃
度のソース領域７の不純物濃度よりも低くなり、電流駆
動能力を低下させることなしに、ＧＩＤＬ電流の発生を
抑止することができる。即ち、主にソース領域の抵抗成
分とゲート絶縁膜の厚さに関係する電流駆動能力に対し
ては、ソース領域側のゲート下不純物濃度分布を濃く
し、電流駆動能力の低下を防ぎ、ＧＩＤＬ電流が発生す
るドレイン領域側のゲート下不純物濃度分布は薄くする
ことで、ＧＩＤＬ電流の発生を抑止することができる。
このように本発明では、ドレイン領域側のゲート下の不
純物濃度分布を最適化したことによるＧＩＤＬ電流発生
の抑止が図れる。
【００３１】尚、本発明技術のようにゲート電極の側壁
部を被覆する側壁絶縁膜の幅を変更する（ＧＩＤＬ電流
が発生するドレイン領域側の側壁絶縁膜幅を広くする）
ことで、ＧＩＤＬ電流発生の低減化を図る技術（例え
ば、特開平７−２３５６７５号公報に見られる。）もあ
るが、本発明は上記公報に開示された目的、効果だけで
なく、ポリサイド構造のゲート電極６を用いた場合の絶
縁耐性の向上を図るために、ゲート電極６を被覆する少
なくとも最初の側壁絶縁膜９，１０をシリコン窒化膜で
形成し、その側壁絶縁膜９，１０を被覆するようにシリ
コン酸化膜から成る側壁絶縁膜１１，１２を形成した後
に、ソース領域側の側壁絶縁膜１１を除去することで、
ソース領域側の側壁絶縁膜幅に比してドレイン領域側の
側壁絶縁膜幅を広くして、ＧＩＤＬ電流の発生を抑止す
るようにした点で、従来にない格別な効果が期待でき
る。
部を被覆する側壁絶縁膜の幅を変更する（ＧＩＤＬ電流
が発生するドレイン領域側の側壁絶縁膜幅を広くする）
ことで、ＧＩＤＬ電流発生の低減化を図る技術（例え
ば、特開平７−２３５６７５号公報に見られる。）もあ
るが、本発明は上記公報に開示された目的、効果だけで
なく、ポリサイド構造のゲート電極６を用いた場合の絶
縁耐性の向上を図るために、ゲート電極６を被覆する少
なくとも最初の側壁絶縁膜９，１０をシリコン窒化膜で
形成し、その側壁絶縁膜９，１０を被覆するようにシリ
コン酸化膜から成る側壁絶縁膜１１，１２を形成した後
に、ソース領域側の側壁絶縁膜１１を除去することで、
ソース領域側の側壁絶縁膜幅に比してドレイン領域側の
側壁絶縁膜幅を広くして、ＧＩＤＬ電流の発生を抑止す
るようにした点で、従来にない格別な効果が期待でき
る。
【００３２】尚、ゲート電極６を被覆する少なくとも最
初の側壁絶縁膜９，１０は、シリコン窒化膜膜に限定さ
れるものではなく、例えば、シリコンオキシナイトライ
ド（ＳｉＯＮ）膜等で形成しても良く、このシリコンオ
キシナイトライド（ＳｉＯＮ）膜は酸素原子または分子
を含む材料ではあるが、その比率はシリコン酸化膜に比
して十分に低く、絶縁耐性に影響を与えるほどではな
い。
初の側壁絶縁膜９，１０は、シリコン窒化膜膜に限定さ
れるものではなく、例えば、シリコンオキシナイトライ
ド（ＳｉＯＮ）膜等で形成しても良く、このシリコンオ
キシナイトライド（ＳｉＯＮ）膜は酸素原子または分子
を含む材料ではあるが、その比率はシリコン酸化膜に比
して十分に低く、絶縁耐性に影響を与えるほどではな
い。
【００３３】更に本発明によれば、従来、ＧＩＤＬ電流
を減少させるために行われていたゲート絶縁膜の膜厚を
厚くする必要がなくなるため、更なる微細化への要求に
対応できる。
を減少させるために行われていたゲート絶縁膜の膜厚を
厚くする必要がなくなるため、更なる微細化への要求に
対応できる。
【００３４】尚、本実施形態の説明では、Ｐ型半導体層
（基板あるいはウエル領域等）上にＮチャネル型ＭＯＳ
トランジスタを形成した一例を紹介したが、Ｎ型半導体
層（基板あるいはウエル領域等）上にＰチャネル型ＭＯ
Ｓトランジスタを形成する場合も同様である。
（基板あるいはウエル領域等）上にＮチャネル型ＭＯＳ
トランジスタを形成した一例を紹介したが、Ｎ型半導体
層（基板あるいはウエル領域等）上にＰチャネル型ＭＯ
Ｓトランジスタを形成する場合も同様である。
【００３５】
【発明の効果】本発明によれば、ソース領域側の側壁絶
縁膜をシリコン窒化膜で形成し、ドレイン領域側の側壁
絶縁膜をシリコン窒化膜とシリコン酸化膜とで形成する
ことにより、ドレイン領域側の側壁絶縁膜幅をソース領
域側の側壁絶縁膜幅よりも広くしたことで、低濃度のド
レイン領域の不純物濃度が、低濃度のソース領域の不純
物濃度よりも低く形成されているため、電流駆動能力を
低下させることなしに、ＧＩＤＬ電流の発生を抑止でき
ると共に、ポリサイド構造における絶縁耐性の向上が図
れる。
縁膜をシリコン窒化膜で形成し、ドレイン領域側の側壁
絶縁膜をシリコン窒化膜とシリコン酸化膜とで形成する
ことにより、ドレイン領域側の側壁絶縁膜幅をソース領
域側の側壁絶縁膜幅よりも広くしたことで、低濃度のド
レイン領域の不純物濃度が、低濃度のソース領域の不純
物濃度よりも低く形成されているため、電流駆動能力を
低下させることなしに、ＧＩＤＬ電流の発生を抑止でき
ると共に、ポリサイド構造における絶縁耐性の向上が図
れる。
【００３６】更に本発明によれば、従来、ＧＩＤＬ電流
を減少させるために行われていたゲート絶縁膜の膜厚を
厚くする必要がなくなるため、更なる微細化が図れる。
を減少させるために行われていたゲート絶縁膜の膜厚を
厚くする必要がなくなるため、更なる微細化が図れる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の他の実施形態の半導体装置を示す断面
図である。
図である。
【図８】従来の半導体装置を示す断面図である。
【図９】従来の半導体装置の課題を説明するための図で
ある。
ある。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA14 DC01 EC01 EC02 EC04 EC07 EC13 EF02 EF18 EK01 EK05 FA04 FA05 FA07 FA10 FA16 FB02 FB04
Claims (6)
- 【請求項１】 半導体基板上のゲート絶縁膜上に形成さ
れたゲート電極に隣接するように基板表層に形成された
低濃度の第１，第２の拡散領域と、前記ゲート電極の側
壁部を被覆する側壁絶縁膜に隣接するように基板表層に
形成された高濃度の第１，第２の拡散領域と、第１，第
２の拡散領域にコンタクト接続された第１，第２の電極
とを有する半導体装置において、 前記第１の拡散領域側の側壁絶縁膜は少なくとも１つ以
上の材質から成り、前記第２の拡散領域側の側壁絶縁膜
は少なくとも２つ以上の材質から成ることを特徴とする
半導体装置。 - 【請求項２】 前記ゲート電極は、ポリシリコン膜とそ
の上部がシリサイド化された積層膜から成ることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１の拡散領域側の側壁絶縁膜はシ
リコン窒化膜から成り、前記第２の拡散領域側の側壁絶
縁膜はシリコン窒化膜とシリコン酸化膜から成ることを
特徴とする請求項１あるいは請求項２に記載の半導体装
置。 - 【請求項４】 一導電型の半導体基板上に素子分離膜を
形成する工程と、 前記素子分離膜以外の活性領域の基板上にゲート絶縁膜
を形成した後にこのゲート絶縁膜を介してゲート電極を
形成する工程と、 前記ゲート電極をマスクにして逆導電型の不純物をイオ
ン注入してこのゲート電極に隣接するように基板表層に
低濃度の第１，第２の拡散領域を形成する工程と、 全面に第１の絶縁膜を形成した後にこの絶縁膜を異方性
エッチングして前記ゲート電極の側壁部を被覆するよう
に第１の側壁絶縁膜を形成する工程と、 全面に第２の絶縁膜を形成した後にこの絶縁膜を異方性
エッチングして前記第１の側壁絶縁膜の側壁部を被覆す
るように第２の側壁絶縁膜を形成する工程と、 前記低濃度の第１の拡散領域上を開口するレジスト膜を
マスクにして前記第１の拡散領域側の第２の側壁絶縁膜
を除去する工程と、 前記ゲート電極及び側壁絶縁膜をマスクとして逆導電型
の不純物をイオン注入して各側壁絶縁膜に隣接するよう
に基板表層に高濃度の第１，第２の拡散領域を形成する
工程と、 前記第１，第２の拡散領域にコンタクト接続する第１，
第２の電極を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項５】 前記ゲート電極は、ポリシリコン膜とそ
の上部がシリサイド化された積層膜から成ることを特徴
とする請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記第１の側壁絶縁膜はシリコン窒化膜
から成り、前記第２の側壁絶縁膜はシリコン酸化膜から
成ることを特徴とする請求項４あるいは請求項５に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141949A JP2000332244A (ja) | 1999-05-21 | 1999-05-21 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141949A JP2000332244A (ja) | 1999-05-21 | 1999-05-21 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332244A true JP2000332244A (ja) | 2000-11-30 |
Family
ID=15303887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11141949A Pending JP2000332244A (ja) | 1999-05-21 | 1999-05-21 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1622203A2 (fr) * | 2004-06-07 | 2006-02-01 | STMicroelectronics S.A. | Transistor DMOS et méthode de fabrication correspondante. |
-
1999
- 1999-05-21 JP JP11141949A patent/JP2000332244A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1622203A2 (fr) * | 2004-06-07 | 2006-02-01 | STMicroelectronics S.A. | Transistor DMOS et méthode de fabrication correspondante. |
| EP1622203A3 (fr) * | 2004-06-07 | 2006-10-04 | STMicroelectronics S.A. | Transistor DMOS et méthode de fabrication correspondante |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |