JPH07221298A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPH07221298A JPH07221298A JP957994A JP957994A JPH07221298A JP H07221298 A JPH07221298 A JP H07221298A JP 957994 A JP957994 A JP 957994A JP 957994 A JP957994 A JP 957994A JP H07221298 A JPH07221298 A JP H07221298A
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- polysilicon film
- polysilicon
- refractory metal
- insulating film
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Abstract
(57)【要約】
【構成】 半導体基板１上にゲート絶縁膜３を介して第
１のポリシリコン膜３と高融点シリサイド膜７とから成
るポリサイド構造のゲート電極８の高融点金属シリサイ
ド膜７の側面に第２のポリシリコン膜６が形成されてい
る。 【効果】 高融点金属のシリサイド膜とポリシリコン膜
との界面が大きくなり、密着性が向上し、また、ＷＳｉ
x中へのＳｉの拡散がＷＳｉxの底面の他に、側面からも
起こるので、ゲート酸化膜中のＳｉの吸い上げが抑えら
れ、ゲート酸化膜の劣化が抑えられる。
１のポリシリコン膜３と高融点シリサイド膜７とから成
るポリサイド構造のゲート電極８の高融点金属シリサイ
ド膜７の側面に第２のポリシリコン膜６が形成されてい
る。 【効果】 高融点金属のシリサイド膜とポリシリコン膜
との界面が大きくなり、密着性が向上し、また、ＷＳｉ
x中へのＳｉの拡散がＷＳｉxの底面の他に、側面からも
起こるので、ゲート酸化膜中のＳｉの吸い上げが抑えら
れ、ゲート酸化膜の劣化が抑えられる。
Description
【０００１】
【産業上の利用分野】本発明は、ポリサイド構造のゲー
ト電極を有する電界効果型トランジスタ及びその製造方
法に関するものである。
ト電極を有する電界効果型トランジスタ及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来、絶縁ゲート型電界効果型トランジ
スタに単層ポリシリコンゲートを用いたものが有るが、
素子の微細化に伴い、ゲート幅が狭くなり、そのためゲ
ート配線の抵抗が大きくなり動作速度が低下するという
問題があった。
スタに単層ポリシリコンゲートを用いたものが有るが、
素子の微細化に伴い、ゲート幅が狭くなり、そのためゲ
ート配線の抵抗が大きくなり動作速度が低下するという
問題があった。
【０００３】そこで、現在、上記問題点を解決するため
にポリシリコン膜と高融点金属シリサイド膜とからな
る、ポリサイド構造のゲート電極の開発が盛んに行われ
ている。
にポリシリコン膜と高融点金属シリサイド膜とからな
る、ポリサイド構造のゲート電極の開発が盛んに行われ
ている。
【０００４】このポリサイド構造にすることにより、ゲ
ート配線の抵抗を下げ、トランジスタの動作速度を速く
することができる。例えば、ドーズ量が１０20／ｃｍ3
のリンをドーピングしたシリコンの抵抗は０．７〜１×
１０-3Ω-ｃｍであるが、タングステンシリサイド（Ｗ
Ｓｉx）の抵抗は１〜１．５×１０-4Ω-ｃｍで一桁低く
なり、タングステンシリサイドの抵抗がゲートの抵抗に
対して支配的になる。
ート配線の抵抗を下げ、トランジスタの動作速度を速く
することができる。例えば、ドーズ量が１０20／ｃｍ3
のリンをドーピングしたシリコンの抵抗は０．７〜１×
１０-3Ω-ｃｍであるが、タングステンシリサイド（Ｗ
Ｓｉx）の抵抗は１〜１．５×１０-4Ω-ｃｍで一桁低く
なり、タングステンシリサイドの抵抗がゲートの抵抗に
対して支配的になる。
【０００５】以下に、図５を用いて従来のポリサイド構
造のゲート電極を有する電界効果型トランジスタの製造
工程の一例を説明する。図５は、従来のポリサイド構造
のゲート電極を有する電界効果型トランジスタの製造工
程図である。
造のゲート電極を有する電界効果型トランジスタの製造
工程の一例を説明する。図５は、従来のポリサイド構造
のゲート電極を有する電界効果型トランジスタの製造工
程図である。
【０００６】まず、半導体基板（図示せず。）にゲート
絶縁膜１２を介して、下地ポリシリコン膜１３及び第１
の絶縁膜１４を順次形成した後、チャネル領域上の第１
の絶縁膜１４を下地ポリシリコン膜１３が露出するまで
除去し、開口部を形成する（図５（ａ））。
絶縁膜１２を介して、下地ポリシリコン膜１３及び第１
の絶縁膜１４を順次形成した後、チャネル領域上の第１
の絶縁膜１４を下地ポリシリコン膜１３が露出するまで
除去し、開口部を形成する（図５（ａ））。
【０００７】次に、必要なイオン注入を施し、全面に高
融点金属のシリサイド膜１７として、タングステンシリ
サイド（ＷＳｉx）膜を堆積し、上記開口部にタングス
テンシリサイド１７を埋め込み（図５（ｂ））、エッチ
バックを行いゲート電極を形成する（図５（ｃ））。
融点金属のシリサイド膜１７として、タングステンシリ
サイド（ＷＳｉx）膜を堆積し、上記開口部にタングス
テンシリサイド１７を埋め込み（図５（ｂ））、エッチ
バックを行いゲート電極を形成する（図５（ｃ））。
【０００８】その後、第２の絶縁膜（図示せず。）を堆
積し、エッチバックをすることによって、サイドウォー
ル２１を形成し（図５（ｄ））、電界効果型トランジス
タを形成する。
積し、エッチバックをすることによって、サイドウォー
ル２１を形成し（図５（ｄ））、電界効果型トランジス
タを形成する。
【０００９】
【発明が解決しようとする課題】しかし、上述の工程に
よって製造された電界効果型トランジスタには、以下の
問題点がある。
よって製造された電界効果型トランジスタには、以下の
問題点がある。
【００１０】まず、タングステンシリサイド膜等の高融
点金属のシリサイド膜中にシリコン（Ｓｉ）が拡散する
ため、下地ポリシリコン膜を薄くするとゲート酸化膜中
のシリコンまでが高融点金属のシリサイド膜に拡散する
ことになる。このため、図６の下地ポリシリコン膜の膜
厚に対する酸化膜の耐圧分布図が示すように、図６
（ａ）の下地ポリシリコンの膜厚が７００Åの場合に比
べ、図６（ｂ）の下地ポリシリコン膜の膜厚が４００Å
の場合の方が破壊電圧が低くなり、下地ポリシリコン膜
が薄くなるにつれて、ゲート酸化膜が劣化する。一方、
下地ポリシリコン膜を通して、しきい値制御用イオン注
入を行うため、下地ポリシリコン膜の膜厚を厚くすると
しきい値のばらつきの原因となる。
点金属のシリサイド膜中にシリコン（Ｓｉ）が拡散する
ため、下地ポリシリコン膜を薄くするとゲート酸化膜中
のシリコンまでが高融点金属のシリサイド膜に拡散する
ことになる。このため、図６の下地ポリシリコン膜の膜
厚に対する酸化膜の耐圧分布図が示すように、図６
（ａ）の下地ポリシリコンの膜厚が７００Åの場合に比
べ、図６（ｂ）の下地ポリシリコン膜の膜厚が４００Å
の場合の方が破壊電圧が低くなり、下地ポリシリコン膜
が薄くなるにつれて、ゲート酸化膜が劣化する。一方、
下地ポリシリコン膜を通して、しきい値制御用イオン注
入を行うため、下地ポリシリコン膜の膜厚を厚くすると
しきい値のばらつきの原因となる。
【００１１】また、アニール工程等で少量の酸素を巻き
込んだ場合、高融点金属のシリサイド膜とポリシリコン
膜の界面の面積が、高融点金属のシリサイド膜とポリシ
リコン膜との界面に酸化膜が成長するため減少し、高融
点金属のシリサイド膜とポリシリコン膜との密着性が低
下し、高融点金属のシリサイド膜が剥がれるという問題
が生じる。
込んだ場合、高融点金属のシリサイド膜とポリシリコン
膜の界面の面積が、高融点金属のシリサイド膜とポリシ
リコン膜との界面に酸化膜が成長するため減少し、高融
点金属のシリサイド膜とポリシリコン膜との密着性が低
下し、高融点金属のシリサイド膜が剥がれるという問題
が生じる。
【００１２】
【課題を解決するための手段】請求項１に記載の本発明
の電界効果型トランジスタは、半導体基板上にゲート絶
縁膜を介して第１のポリシリコン膜と高融点金属のシリ
サイド膜とから成るポリサイド構造のゲート電極を有す
る電界効果型トランジスタにおいて、上記高融点金属の
シリサイド膜の側面に第２のポリシリコン膜が形成され
ていることを特徴とするものである。
の電界効果型トランジスタは、半導体基板上にゲート絶
縁膜を介して第１のポリシリコン膜と高融点金属のシリ
サイド膜とから成るポリサイド構造のゲート電極を有す
る電界効果型トランジスタにおいて、上記高融点金属の
シリサイド膜の側面に第２のポリシリコン膜が形成され
ていることを特徴とするものである。
【００１３】また、請求項２に記載の本発明の電界効果
型トランジスタの製造方法は、半導体基板上にゲート絶
縁膜を介して全面に第１のポリシリコン膜を堆積させた
後、上記第１のポリシリコン膜上に第１の絶縁膜を堆積
させる工程と、チャネル領域上の上記第１の絶縁膜を上
記第１のポリシリコン膜の表面が露出するまで除去して
開口部を形成する工程と、上記開口部内面及び上記露出
した第１のポリシリコン膜の表面に第２のポリシリコン
膜及び高融点金属のシリサイド膜を順次堆積させ、上記
開口部に上記第２のポリシリコン膜及び上記高融点金属
のシリサイド膜を埋め込んだ後、上記第１の絶縁膜表面
が露出するまでエッチバックを行う工程と、上記第１の
絶縁膜を除去、上記第１のポリシリコン膜の所望形状へ
のパターニング、イオン注入及びアニールを行う工程と
を有することを特徴とする請求項１に記載の電界効果型
トランジスタの製造方法である。
型トランジスタの製造方法は、半導体基板上にゲート絶
縁膜を介して全面に第１のポリシリコン膜を堆積させた
後、上記第１のポリシリコン膜上に第１の絶縁膜を堆積
させる工程と、チャネル領域上の上記第１の絶縁膜を上
記第１のポリシリコン膜の表面が露出するまで除去して
開口部を形成する工程と、上記開口部内面及び上記露出
した第１のポリシリコン膜の表面に第２のポリシリコン
膜及び高融点金属のシリサイド膜を順次堆積させ、上記
開口部に上記第２のポリシリコン膜及び上記高融点金属
のシリサイド膜を埋め込んだ後、上記第１の絶縁膜表面
が露出するまでエッチバックを行う工程と、上記第１の
絶縁膜を除去、上記第１のポリシリコン膜の所望形状へ
のパターニング、イオン注入及びアニールを行う工程と
を有することを特徴とする請求項１に記載の電界効果型
トランジスタの製造方法である。
【００１４】また、請求項３に記載の本発明の電界効果
型トランジスタの製造方法は、半導体基板上にゲート絶
縁膜を介して全面に第１のポリシリコン膜を堆積させた
後、上記第１のポリシリコン膜上に第１の絶縁膜を堆積
させる工程と、チャネル領域上の上記第１の絶縁膜を上
記第１のポリシリコン膜の表面が露出するまで除去して
開口部を形成する工程と、上記開口部内面及び上記露出
した第１のポリシリコン膜の表面に第２のポリシリコン
膜及び高融点金属のシリサイド膜を順次堆積させ、上記
開口部に上記第２のポリシリコン膜及び上記高融点金属
のシリサイド膜を埋め込んだ後、上記第１の絶縁膜表面
が露出するまでエッチバックを行う工程と、上記第１絶
縁膜を除去した後、上記第２のポリシリコン膜及び上記
高融点金属のシリサイド膜をマスクとする上記第１のポ
リシリコン膜のエッチングと上記第２のポリシリコン膜
及び上記高融点金属のシリサイド膜をマスクとするイオ
ン注入及びアニール処理による低濃度不純物領域の形成
とを行う工程と、全面に第２の絶縁膜を形成し、エッチ
バックによりサイドウォールを形成した後、上記第２の
ポリシリコン膜、高融点金属のシリサイド膜及び上記サ
イドウォールをマスクとするイオン注入及びアニール処
理による高濃度不純物領域の形成を行う工程とを有する
ことを特徴とする請求項１に記載の電界効果型トランジ
スタの製造方法である。
型トランジスタの製造方法は、半導体基板上にゲート絶
縁膜を介して全面に第１のポリシリコン膜を堆積させた
後、上記第１のポリシリコン膜上に第１の絶縁膜を堆積
させる工程と、チャネル領域上の上記第１の絶縁膜を上
記第１のポリシリコン膜の表面が露出するまで除去して
開口部を形成する工程と、上記開口部内面及び上記露出
した第１のポリシリコン膜の表面に第２のポリシリコン
膜及び高融点金属のシリサイド膜を順次堆積させ、上記
開口部に上記第２のポリシリコン膜及び上記高融点金属
のシリサイド膜を埋め込んだ後、上記第１の絶縁膜表面
が露出するまでエッチバックを行う工程と、上記第１絶
縁膜を除去した後、上記第２のポリシリコン膜及び上記
高融点金属のシリサイド膜をマスクとする上記第１のポ
リシリコン膜のエッチングと上記第２のポリシリコン膜
及び上記高融点金属のシリサイド膜をマスクとするイオ
ン注入及びアニール処理による低濃度不純物領域の形成
とを行う工程と、全面に第２の絶縁膜を形成し、エッチ
バックによりサイドウォールを形成した後、上記第２の
ポリシリコン膜、高融点金属のシリサイド膜及び上記サ
イドウォールをマスクとするイオン注入及びアニール処
理による高濃度不純物領域の形成を行う工程とを有する
ことを特徴とする請求項１に記載の電界効果型トランジ
スタの製造方法である。
【００１５】また、請求項４に記載の本発明の電界効果
型トランジスタの製造方法は、半導体基板上にゲート絶
縁膜を介して全面に第１のポリシリコン層を堆積させた
後、上記第１のポリシリコン膜上に第１の絶縁膜を堆積
させる工程と、チャネル領域上の上記第１の絶縁膜を上
記第１のポリシリコン膜の表面が露出するまで除去して
開口部を形成する工程と、上記開口部内面及び上記露出
した第１のポリシリコン膜の表面に第２のポリシリコン
膜及び高融点金属のシリサイド膜を順次堆積させ、上記
開口部に上記高融点金属のシリサイド膜を埋め込む工程
と、上記第１の絶縁膜表面が露出するまでエッチバック
を行った後、上記第１の絶縁膜を除去する工程と、上記
第２のポリシリコン膜及び高融点金属のシリサイド膜を
マスクとするイオン注入及びアニール処理を行い、低濃
度不純物領域を形成する工程と、全面に第２の絶縁膜を
堆積させた後、エッチバックによりサイドウォールを形
成し、上記高融点金属のシリサイド膜、第２のポリシリ
コン膜及び上記サイドウォールをマスクとする上記第１
のポリシリコン膜のエッチングと上記高融点金属のシリ
サイド膜、第２のポリシリコン膜及び上記サイドウォー
ルをマスクとするイオン注入及びアニール処理による高
濃度不純物領域の形成とを行う工程とを有することを特
徴とする請求項１に記載の電界効果型トランジスタの製
造方法である。
型トランジスタの製造方法は、半導体基板上にゲート絶
縁膜を介して全面に第１のポリシリコン層を堆積させた
後、上記第１のポリシリコン膜上に第１の絶縁膜を堆積
させる工程と、チャネル領域上の上記第１の絶縁膜を上
記第１のポリシリコン膜の表面が露出するまで除去して
開口部を形成する工程と、上記開口部内面及び上記露出
した第１のポリシリコン膜の表面に第２のポリシリコン
膜及び高融点金属のシリサイド膜を順次堆積させ、上記
開口部に上記高融点金属のシリサイド膜を埋め込む工程
と、上記第１の絶縁膜表面が露出するまでエッチバック
を行った後、上記第１の絶縁膜を除去する工程と、上記
第２のポリシリコン膜及び高融点金属のシリサイド膜を
マスクとするイオン注入及びアニール処理を行い、低濃
度不純物領域を形成する工程と、全面に第２の絶縁膜を
堆積させた後、エッチバックによりサイドウォールを形
成し、上記高融点金属のシリサイド膜、第２のポリシリ
コン膜及び上記サイドウォールをマスクとする上記第１
のポリシリコン膜のエッチングと上記高融点金属のシリ
サイド膜、第２のポリシリコン膜及び上記サイドウォー
ルをマスクとするイオン注入及びアニール処理による高
濃度不純物領域の形成とを行う工程とを有することを特
徴とする請求項１に記載の電界効果型トランジスタの製
造方法である。
【００１６】更に、請求項５に記載の本発明の電界効果
型トランジスタの製造方法は、請求項２、請求項３及び
請求項４に記載の第１のポリシリコン膜及び第２のポリ
シリコン膜をそれぞれ第１のアモルファスシリコン膜及
び第２のアモルファスシリコン膜としたことを特徴とす
る請求項１に記載の電界効果型トランジスタの製造方法
である。
型トランジスタの製造方法は、請求項２、請求項３及び
請求項４に記載の第１のポリシリコン膜及び第２のポリ
シリコン膜をそれぞれ第１のアモルファスシリコン膜及
び第２のアモルファスシリコン膜としたことを特徴とす
る請求項１に記載の電界効果型トランジスタの製造方法
である。
【００１７】
【作用】上記本発明を用いることにより、高融点金属の
シリサイド膜の側面がポリシリコンで覆われるので、高
融点金属のシリサイド膜とポリシリコン膜との界面の面
積が大きくなり、密着性が向上する。
シリサイド膜の側面がポリシリコンで覆われるので、高
融点金属のシリサイド膜とポリシリコン膜との界面の面
積が大きくなり、密着性が向上する。
【００１８】また、高融点金属のシリサイド膜中へのシ
リコンの拡散が、高融点金属のシリサイド膜の底面の他
に、側面からも起こるので、ゲート酸化膜中のシリコン
の吸い上げが抑制され、下地ポリシリコン膜の膜厚を従
来よりも薄くしてもゲート酸化膜の劣化を抑制すること
ができる。
リコンの拡散が、高融点金属のシリサイド膜の底面の他
に、側面からも起こるので、ゲート酸化膜中のシリコン
の吸い上げが抑制され、下地ポリシリコン膜の膜厚を従
来よりも薄くしてもゲート酸化膜の劣化を抑制すること
ができる。
【００１９】また、上記高融点金属のシリサイド膜の側
面がポリシリコン膜で覆われる構成のポリサイド構造の
ゲート電極を有する、ＬＤＤ構造及びゲートドレインオ
ーバーラップ構造の電界効果型トランジスタをセルフア
ラインで形成することができる。
面がポリシリコン膜で覆われる構成のポリサイド構造の
ゲート電極を有する、ＬＤＤ構造及びゲートドレインオ
ーバーラップ構造の電界効果型トランジスタをセルフア
ラインで形成することができる。
【００２０】更に、アモルファスシリコン膜を用いるこ
とによって、ポリシリコン膜を用いた場合に比べ、より
ゲート電極の薄膜化が可能となる。
とによって、ポリシリコン膜を用いた場合に比べ、より
ゲート電極の薄膜化が可能となる。
【００２１】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【００２２】図１は本発明の第１の実施例のポリサイド
構造のゲート電極を有する電界効果型トランジスタの構
造断面図であり、図２が図１に示す電界効果型トランジ
スタの製造工程図であり、図３は本発明の第２の実施例
の電界効果型トランジスタ製造工程図である。
構造のゲート電極を有する電界効果型トランジスタの構
造断面図であり、図２が図１に示す電界効果型トランジ
スタの製造工程図であり、図３は本発明の第２の実施例
の電界効果型トランジスタ製造工程図である。
【００２３】図１乃至図３において、１は半導体基板、
２はゲート酸化膜、３は第１のポリシリコン膜又は第１
のアモルファスシリコン膜、４は第１の絶縁膜、５はレ
ジスト、６は第２のポリシリコン膜又は第２のアモルフ
ァスシリコン膜、７は高融点金属のシリサイド膜、８は
ゲート電極、９は低濃度不純物領域、１０は高濃度不純
物領域、１１は第２の絶縁膜、１１ａはサイドウォール
を示す。
２はゲート酸化膜、３は第１のポリシリコン膜又は第１
のアモルファスシリコン膜、４は第１の絶縁膜、５はレ
ジスト、６は第２のポリシリコン膜又は第２のアモルフ
ァスシリコン膜、７は高融点金属のシリサイド膜、８は
ゲート電極、９は低濃度不純物領域、１０は高濃度不純
物領域、１１は第２の絶縁膜、１１ａはサイドウォール
を示す。
【００２４】本発明は、図１に示すように、高融点金属
のシリサイド膜７の側面にも第２のポリシリコン膜６が
形成された、ポリサイド構造のゲート電極８を有するこ
とを特徴とする。
のシリサイド膜７の側面にも第２のポリシリコン膜６が
形成された、ポリサイド構造のゲート電極８を有するこ
とを特徴とする。
【００２５】次に、図２を用いて、本発明の第１の実施
例として、ＬＤＤ構造の電界効果型トランジスタの製造
工程を説明する。
例として、ＬＤＤ構造の電界効果型トランジスタの製造
工程を説明する。
【００２６】まず、ｐ型半導体基板１上に熱酸化法によ
り、１００Å程度のゲート酸化膜２を形成する。このゲ
ート酸化膜２の膜厚は８０〜２００Å程度とすることが
可能である。そして、ＬＰＣＶＤ法を用いて、膜厚が２
００Å程度の第１のポリシリコン膜３を形成する。この
第１のポリシリコン膜の膜厚は１００〜５００Å程度と
することが可能である。
り、１００Å程度のゲート酸化膜２を形成する。このゲ
ート酸化膜２の膜厚は８０〜２００Å程度とすることが
可能である。そして、ＬＰＣＶＤ法を用いて、膜厚が２
００Å程度の第１のポリシリコン膜３を形成する。この
第１のポリシリコン膜の膜厚は１００〜５００Å程度と
することが可能である。
【００２７】また、ポリシリコン膜の代わりにアモルフ
ァスシリコン膜をＬＰＣＶＤ法を用いて堆積させても良
い。なお、ポリシリコン膜よりアモルファスシリコン膜
の方が、面内平坦性が良く、より薄膜化が可能となる。
このアモルファスシリコン膜は後のイオン注入後のアニ
ール処理時にポリシリコン膜３となる。
ァスシリコン膜をＬＰＣＶＤ法を用いて堆積させても良
い。なお、ポリシリコン膜よりアモルファスシリコン膜
の方が、面内平坦性が良く、より薄膜化が可能となる。
このアモルファスシリコン膜は後のイオン注入後のアニ
ール処理時にポリシリコン膜３となる。
【００２８】そして、第１のポリシリコン膜３上に、Ｌ
ＰＣＶＤ法を用いて、膜厚が２０００Å程度の第１の絶
縁膜４を形成する。この第１の絶縁膜４の膜厚は１００
０〜３０００Å程度とすることが可能である。次に、第
１の絶縁膜４上にフォトレジスト５を塗布し、フォトリ
ソグラフィー工程により、フォトレジストパターンを形
成し、チャネル領域の第１のポリシリコン膜３が露出す
るまで、第１の絶縁膜４をエッチングし、開口部を形成
する（図２（ａ））。
ＰＣＶＤ法を用いて、膜厚が２０００Å程度の第１の絶
縁膜４を形成する。この第１の絶縁膜４の膜厚は１００
０〜３０００Å程度とすることが可能である。次に、第
１の絶縁膜４上にフォトレジスト５を塗布し、フォトリ
ソグラフィー工程により、フォトレジストパターンを形
成し、チャネル領域の第１のポリシリコン膜３が露出す
るまで、第１の絶縁膜４をエッチングし、開口部を形成
する（図２（ａ））。
【００２９】次に、第１の絶縁膜４をマスクとして、し
きい値制御用のイオン注入を行う（図２（ｂ））。尚、
フォトレジスト５の除去は上記イオン注入の前後どちら
で行ってもかまわない。
きい値制御用のイオン注入を行う（図２（ｂ））。尚、
フォトレジスト５の除去は上記イオン注入の前後どちら
で行ってもかまわない。
【００３０】次に、少なくとも露出した第１のポリシリ
コン膜３及び上記開口部内面の第１の絶縁膜４にＬＰＣ
ＶＤ法を用いて、膜厚が４００Å程度の第２のポリシリ
コン膜６を形成する。この第２のポリシリコン膜６の膜
厚は２００〜５００Å程度であればよい。また、第２の
ポリシリコン膜６の代わりに第２のアモルファスシリコ
ン膜をＬＰＣＶＤ法を用いて形成してもよい。この第２
のアモルファスシリコン膜は後のイオン注入後のアニー
ル処理時にポリシリコン膜６となる。次に、高融点金属
のシリサイド膜７をＣＶＤ法を用いて堆積させ、上記開
口部に高融点金属のシリサイド膜７を埋め込む（図２
（ｃ））。尚、高融点金属のシリサイド膜７として、具
体的にはＷＳｉX，ＭｏＳｉX，ＴｉＳｉX，ＮｉＴｉX，
ＣｏＳｉX，ＲｕＳｉX等の高融点金属の中で加工が容易
な物質が適している。
コン膜３及び上記開口部内面の第１の絶縁膜４にＬＰＣ
ＶＤ法を用いて、膜厚が４００Å程度の第２のポリシリ
コン膜６を形成する。この第２のポリシリコン膜６の膜
厚は２００〜５００Å程度であればよい。また、第２の
ポリシリコン膜６の代わりに第２のアモルファスシリコ
ン膜をＬＰＣＶＤ法を用いて形成してもよい。この第２
のアモルファスシリコン膜は後のイオン注入後のアニー
ル処理時にポリシリコン膜６となる。次に、高融点金属
のシリサイド膜７をＣＶＤ法を用いて堆積させ、上記開
口部に高融点金属のシリサイド膜７を埋め込む（図２
（ｃ））。尚、高融点金属のシリサイド膜７として、具
体的にはＷＳｉX，ＭｏＳｉX，ＴｉＳｉX，ＮｉＴｉX，
ＣｏＳｉX，ＲｕＳｉX等の高融点金属の中で加工が容易
な物質が適している。
【００３１】次に、エッチバックを行い、上記開口部に
第２のポリシリコン膜６及び高融点金属のシリサイド膜
７を残し（図２（ｄ））、溶剤処理により第１の絶縁膜
４を除去し、第２のポリシリコン膜６及び高融点金属の
シリサイド膜７をマスクとして、異方性エッチングより
第１のポリシリコン膜３をエッチングし、図２（ｅ）に
示すようなゲート電極８を形成し、その後、ゲート電極
８をマスクとして、ｎ型不純物を、例えばリン（Ｐ+）
を加速エネルギーを２０ｋｅＶ程度、ドーズ量を３×１
０13／ｃｍ2程度として、イオン注入し、ｎ型低濃度不
純物領域９を形成する（図２（ｅ））。この加速エネル
ギーは、１０〜２０ｋｅＶ程度、ドーズ量は１〜５×１
０13／ｃｍ2程度であればよい。
第２のポリシリコン膜６及び高融点金属のシリサイド膜
７を残し（図２（ｄ））、溶剤処理により第１の絶縁膜
４を除去し、第２のポリシリコン膜６及び高融点金属の
シリサイド膜７をマスクとして、異方性エッチングより
第１のポリシリコン膜３をエッチングし、図２（ｅ）に
示すようなゲート電極８を形成し、その後、ゲート電極
８をマスクとして、ｎ型不純物を、例えばリン（Ｐ+）
を加速エネルギーを２０ｋｅＶ程度、ドーズ量を３×１
０13／ｃｍ2程度として、イオン注入し、ｎ型低濃度不
純物領域９を形成する（図２（ｅ））。この加速エネル
ギーは、１０〜２０ｋｅＶ程度、ドーズ量は１〜５×１
０13／ｃｍ2程度であればよい。
【００３２】また、上記イオン注入は、上記第１のポリ
シリコン膜３のエッチングの前に行ってもよい。この場
合、加速エネルギーは３０〜５０ｋｅＶ程度、ドーズ量
は１〜５×１０13／ｃｍ2程度であればよい。
シリコン膜３のエッチングの前に行ってもよい。この場
合、加速エネルギーは３０〜５０ｋｅＶ程度、ドーズ量
は１〜５×１０13／ｃｍ2程度であればよい。
【００３３】次に、第２の絶縁膜１１を堆積させ（図２
（ｆ））、エッチバックを行うことによって、ゲート電
極８の側壁にサイドウォール１１ａが形成される（図２
（ｇ））。
（ｆ））、エッチバックを行うことによって、ゲート電
極８の側壁にサイドウォール１１ａが形成される（図２
（ｇ））。
【００３４】次に、サイドウォール１１ａ及びゲート電
極８をマスクとして、ｎ型不純物を、例えばヒ素（Ａｓ
+）を加速エネルギーを５０ｋｅＶ程度、ドーズ量を３
×１０15／ｃｍ2程度として、イオン注入し、ｎ型高濃
度不純物領域１０を形成する（図２（ｈ））。この加速
エネルギーは４０〜６０ｋｅＶ程度、ドーズ量は１〜５
×１０15／ｃｍ2程度であればよい。
極８をマスクとして、ｎ型不純物を、例えばヒ素（Ａｓ
+）を加速エネルギーを５０ｋｅＶ程度、ドーズ量を３
×１０15／ｃｍ2程度として、イオン注入し、ｎ型高濃
度不純物領域１０を形成する（図２（ｈ））。この加速
エネルギーは４０〜６０ｋｅＶ程度、ドーズ量は１〜５
×１０15／ｃｍ2程度であればよい。
【００３５】この後、通常の工程に従って、ゲート電極
８に配線を施せば、高融点金属のシリサイド膜７の側面
を第２のポリシリコン膜６で覆ったＬＤＤ構造の電界効
果型トランジスタが形成される。
８に配線を施せば、高融点金属のシリサイド膜７の側面
を第２のポリシリコン膜６で覆ったＬＤＤ構造の電界効
果型トランジスタが形成される。
【００３６】次に、本発明の第２の実施例として、ＬＤ
Ｄ構造の電界効果型トランジスタの有する、低濃度不純
物領域が寄生抵抗となり、ドライブ電流が低下するとい
う問題点を解決する方法である、ゲートドレインオーバ
ーラップ構造の電界効果型トランジスタの製造工程を図
３を用いて説明する。
Ｄ構造の電界効果型トランジスタの有する、低濃度不純
物領域が寄生抵抗となり、ドライブ電流が低下するとい
う問題点を解決する方法である、ゲートドレインオーバ
ーラップ構造の電界効果型トランジスタの製造工程を図
３を用いて説明する。
【００３７】まず、半導体基板１上に熱酸化法により、
１００Å程度のゲート酸化膜２を形成する。このゲート
酸化膜２の膜厚は８０〜２００Å程度とすることが可能
である。そして、ＬＰＣＶＤ法を用いて、膜厚が２００
Å程度の第１のポリシリコン膜３を形成する。この第１
のポリシリコン膜３の膜厚は１００〜５００Å程度とす
ることが可能である。
１００Å程度のゲート酸化膜２を形成する。このゲート
酸化膜２の膜厚は８０〜２００Å程度とすることが可能
である。そして、ＬＰＣＶＤ法を用いて、膜厚が２００
Å程度の第１のポリシリコン膜３を形成する。この第１
のポリシリコン膜３の膜厚は１００〜５００Å程度とす
ることが可能である。
【００３８】また、ポリシリコン膜の代わりにアモルフ
ァスシリコン膜をＬＰＣＶＤ法を用いて堆積させても良
い。なお、ポリシリコン膜よりアモルファスシリコン膜
の方が、面内平坦性が良く、薄膜化が可能となる。この
アモルファスシリコン膜は後のイオン注入後のアニール
処理時にポリシリコン膜３となる。
ァスシリコン膜をＬＰＣＶＤ法を用いて堆積させても良
い。なお、ポリシリコン膜よりアモルファスシリコン膜
の方が、面内平坦性が良く、薄膜化が可能となる。この
アモルファスシリコン膜は後のイオン注入後のアニール
処理時にポリシリコン膜３となる。
【００３９】そして、第１のポリシリコン膜３上に、Ｌ
ＰＣＶＤ法を用いて、膜厚が２０００Å程度の第１の絶
縁膜４を形成する。この第１の絶縁膜４の膜厚は１００
０〜３０００Å程度とすることが可能である。次に、第
１の絶縁膜４上にフォトレジスト５を塗布し、フォトリ
ソグラフィー工程により、フォトレジストパターンを形
成し、チャネル領域の第１のポリシリコン膜が露出する
まで、第１の絶縁膜４をエッチングし、開口部を形成す
る（図３（ａ））。
ＰＣＶＤ法を用いて、膜厚が２０００Å程度の第１の絶
縁膜４を形成する。この第１の絶縁膜４の膜厚は１００
０〜３０００Å程度とすることが可能である。次に、第
１の絶縁膜４上にフォトレジスト５を塗布し、フォトリ
ソグラフィー工程により、フォトレジストパターンを形
成し、チャネル領域の第１のポリシリコン膜が露出する
まで、第１の絶縁膜４をエッチングし、開口部を形成す
る（図３（ａ））。
【００４０】次に第１の絶縁膜４をマスクとして、しき
い値制御用のイオン注入を行う（図３（ｂ））。尚、フ
ォトレジスト５の除去は上記イオン注入の前後どちらで
行ってもかまわない。
い値制御用のイオン注入を行う（図３（ｂ））。尚、フ
ォトレジスト５の除去は上記イオン注入の前後どちらで
行ってもかまわない。
【００４１】次に、少なくとも露出した第１のポリシリ
コン膜３及び上記開口部内面の第１の絶縁膜４にＬＰＣ
ＶＤ法を用いて、膜厚が４００Å程度の第２のポリシリ
コン膜６を形成する。この第２のポリシリコン膜６の膜
厚は２００〜５００Å程度であればよい。また、第２の
ポリシリコン膜６の代わりに第２のアモルファスシリコ
ンをＬＰＣＶＤ法を用いて形成してもよい。この第２の
アモルファスシリコン膜は後のイオン注入後のアニール
処理時にポリシリコン膜となる。次に、高融点金属のシ
リサイド膜７をＣＶＤ法を用いて堆積させ、上記開口部
に高融点金属のシリサイド膜７を埋め込む（図３
（ｃ））。
コン膜３及び上記開口部内面の第１の絶縁膜４にＬＰＣ
ＶＤ法を用いて、膜厚が４００Å程度の第２のポリシリ
コン膜６を形成する。この第２のポリシリコン膜６の膜
厚は２００〜５００Å程度であればよい。また、第２の
ポリシリコン膜６の代わりに第２のアモルファスシリコ
ンをＬＰＣＶＤ法を用いて形成してもよい。この第２の
アモルファスシリコン膜は後のイオン注入後のアニール
処理時にポリシリコン膜となる。次に、高融点金属のシ
リサイド膜７をＣＶＤ法を用いて堆積させ、上記開口部
に高融点金属のシリサイド膜７を埋め込む（図３
（ｃ））。
【００４２】次に、エッチバックを行い、上記開口部に
第２のポリシリコン膜６及び高融点金属のシリサイド膜
７を残す（図３（ｄ））。
第２のポリシリコン膜６及び高融点金属のシリサイド膜
７を残す（図３（ｄ））。
【００４３】以上、図３（ａ）乃至（ｄ）に示す工程
は、第１の実施例の図２（ａ）乃至（ｄ）に示す工程と
同一である。
は、第１の実施例の図２（ａ）乃至（ｄ）に示す工程と
同一である。
【００４４】次に、第１の絶縁膜４だけを溶剤処理によ
って除去し、第２のポリシリコン膜６及び高融点金属の
シリサイド膜７をマスクとして、ｎ型不純物を、例えば
リン（Ｐ+）を加速エネルギーを４０ＫｅＶ程度、ドー
ズ量を３×１０13／ｃｍ2程度として、イオン注入し、
ｎ型低濃度不純物領域９を形成する（図３（ｅ））。こ
の加速エネルギーは３０〜５０ｋｅＶ程度、ドーズ量は
１〜５×１０13／ｃｍ2程度であればよい。
って除去し、第２のポリシリコン膜６及び高融点金属の
シリサイド膜７をマスクとして、ｎ型不純物を、例えば
リン（Ｐ+）を加速エネルギーを４０ＫｅＶ程度、ドー
ズ量を３×１０13／ｃｍ2程度として、イオン注入し、
ｎ型低濃度不純物領域９を形成する（図３（ｅ））。こ
の加速エネルギーは３０〜５０ｋｅＶ程度、ドーズ量は
１〜５×１０13／ｃｍ2程度であればよい。
【００４５】次に、第２の絶縁膜１１を堆積させ（図３
（ｆ））、エッチバックを行うことによって、ゲート電
極８の側壁にサイドウォール１１ａが形成される（図３
（ｇ））。
（ｆ））、エッチバックを行うことによって、ゲート電
極８の側壁にサイドウォール１１ａが形成される（図３
（ｇ））。
【００４６】次に、サイドウォール１１ａ及びゲート電
極８をマスクとして、第１のポリシリコン膜３をエッチ
ングし、更に、ｎ型不純物を、例えばヒ素（Ａｓ+）を
加速エネルギーを５０ｋｅＶ程度、ドーズ量を３×１０
15／ｃｍ2程度として、イオン注入し、ｎ型高濃度不純
物領域１０を形成する（図３（ｈ））。この加速エネル
ギーは４０〜６０ｋｅＶ程度、ドーズ量は１〜５×１０
15／ｃｍ2程度であればよい。
極８をマスクとして、第１のポリシリコン膜３をエッチ
ングし、更に、ｎ型不純物を、例えばヒ素（Ａｓ+）を
加速エネルギーを５０ｋｅＶ程度、ドーズ量を３×１０
15／ｃｍ2程度として、イオン注入し、ｎ型高濃度不純
物領域１０を形成する（図３（ｈ））。この加速エネル
ギーは４０〜６０ｋｅＶ程度、ドーズ量は１〜５×１０
15／ｃｍ2程度であればよい。
【００４７】この後、通常の工程に従って、ゲート電極
８に配線を施せば、高融点金属のシリサイド膜７の側面
を第２のポリシリコン膜６で覆ったゲートドレインオー
バーラップ構造の電界効果型トランジスタが形成され
る。
８に配線を施せば、高融点金属のシリサイド膜７の側面
を第２のポリシリコン膜６で覆ったゲートドレインオー
バーラップ構造の電界効果型トランジスタが形成され
る。
【００４８】尚、本発明の電界効果型トランジスタの形
成方法は、ｎチャネルＭＯＳに限定されるものではな
く、ｐチャネルＭＯＳ、ＣＭＯＳにも同様に適用でき
る。
成方法は、ｎチャネルＭＯＳに限定されるものではな
く、ｐチャネルＭＯＳ、ＣＭＯＳにも同様に適用でき
る。
【００４９】
【発明の効果】以上、詳細に説明したように本発明を用
いることにより、高融点金属のシリサイド膜の側面がポ
リシリコン膜で覆われているので、高融点金属のシリサ
イド膜とポリシリコン膜との界面が大きくなり、密着性
が向上する。
いることにより、高融点金属のシリサイド膜の側面がポ
リシリコン膜で覆われているので、高融点金属のシリサ
イド膜とポリシリコン膜との界面が大きくなり、密着性
が向上する。
【００５０】例えば、ゲート幅Ｗ、ゲート高さ（但し、
下地のポリシリコン膜１３の膜厚を除く。）がＨのゲー
ト電極を形成する場合、図４（ａ）に示すように、従来
法では、両側からプロセス途中で酸化雰囲気中（例え
ば、絶縁膜にＨＴＯを用いた場合等）で高融点金属のシ
リサイド膜１７とポリシリコン膜１３との界面に酸化膜
３０が成長する。ゲート幅をＷ、酸化膜３０の成長幅を
ＷOXとすると酸化雰囲気中を通ったゲート電極の高融点
金属のシリサイド膜１７とポリシリコン膜１３との界面
の面積Ｓ1は加工後の１００（Ｗ−２ＷOX）／Ｗ（％）
となる。ＷOXはゲート幅に関係無く同一幅だけ成長する
ため、Ｗが小さくなるに従い、Ｓ1は減少し、加工限界
がＷ＞２ＷOXとなる。
下地のポリシリコン膜１３の膜厚を除く。）がＨのゲー
ト電極を形成する場合、図４（ａ）に示すように、従来
法では、両側からプロセス途中で酸化雰囲気中（例え
ば、絶縁膜にＨＴＯを用いた場合等）で高融点金属のシ
リサイド膜１７とポリシリコン膜１３との界面に酸化膜
３０が成長する。ゲート幅をＷ、酸化膜３０の成長幅を
ＷOXとすると酸化雰囲気中を通ったゲート電極の高融点
金属のシリサイド膜１７とポリシリコン膜１３との界面
の面積Ｓ1は加工後の１００（Ｗ−２ＷOX）／Ｗ（％）
となる。ＷOXはゲート幅に関係無く同一幅だけ成長する
ため、Ｗが小さくなるに従い、Ｓ1は減少し、加工限界
がＷ＞２ＷOXとなる。
【００５１】しかし、本発明によれば、図４（ｂ）に示
すように、ゲート幅がＷ、ゲート高さ（但し、第１のポ
リシリコン膜３の膜厚を除く。）がＨのゲート電極を形
成する場合、界面の面積Ｓ2は第２のポリシリコン膜６
における、底面に堆積したポリシリコン膜の膜厚をＷ
poly1，側面に堆積したポリシリコン膜の膜厚をＷpoly2
とすると、Ｓ1と比べ、 Ｓ2／Ｓ1＝（２（Ｈ−Ｗpoly1−ＷOX）＋（Ｗ−２Ｗ
poly2））／（Ｗ−２Ｗox） ＝（２（Ｈ−Ｗpoly1−Ｗpoly2）＋（Ｗ−２Ｗox））／
（Ｗ−２Ｗox） となり、Ｈ＞Ｗpoly1＋Ｗpoly2となるように、高融点金
属のシリサイド膜の膜厚（Ｈ−Ｗpoly1）を厚くし、Ｓ2
／Ｓ1＞１とすることによって、界面面積は従来法に比
べ増加し、加工限界もＨを増加させることにより、微細
化できる。
すように、ゲート幅がＷ、ゲート高さ（但し、第１のポ
リシリコン膜３の膜厚を除く。）がＨのゲート電極を形
成する場合、界面の面積Ｓ2は第２のポリシリコン膜６
における、底面に堆積したポリシリコン膜の膜厚をＷ
poly1，側面に堆積したポリシリコン膜の膜厚をＷpoly2
とすると、Ｓ1と比べ、 Ｓ2／Ｓ1＝（２（Ｈ−Ｗpoly1−ＷOX）＋（Ｗ−２Ｗ
poly2））／（Ｗ−２Ｗox） ＝（２（Ｈ−Ｗpoly1−Ｗpoly2）＋（Ｗ−２Ｗox））／
（Ｗ−２Ｗox） となり、Ｈ＞Ｗpoly1＋Ｗpoly2となるように、高融点金
属のシリサイド膜の膜厚（Ｈ−Ｗpoly1）を厚くし、Ｓ2
／Ｓ1＞１とすることによって、界面面積は従来法に比
べ増加し、加工限界もＨを増加させることにより、微細
化できる。
【００５２】なお、この場合の加工限界はＷＳｉxを埋
め込むための開口部を残すため、Ｗは２Ｗpoly2より大
きくなる。
め込むための開口部を残すため、Ｗは２Ｗpoly2より大
きくなる。
【００５３】また、本発明を用いることにより、ＷＳｉ
x中へのＳｉの拡散がＷＳｉxの底面の他に、側面からも
起こるので、ゲート酸化膜中のＳｉの吸い上げが抑えら
れ、ゲート酸化膜の劣化が抑えられる。
x中へのＳｉの拡散がＷＳｉxの底面の他に、側面からも
起こるので、ゲート酸化膜中のＳｉの吸い上げが抑えら
れ、ゲート酸化膜の劣化が抑えられる。
【００５４】例えば、ゲート幅をＷ、ゲート高さを（Ｈ
＋Ｔ）としたゲート電極を形成する場合を示す。下地ポ
リシリコンからＷＳｉxへのＳｉの移動量を単位長さ当
たりＶSi，下地の第１のポリシリコン膜３の膜厚をＴと
すると、１００ＶSi／（Ｗ・Ｔ）（％）のＳｉが下地ポ
リシリコン膜から抜ける。
＋Ｔ）としたゲート電極を形成する場合を示す。下地ポ
リシリコンからＷＳｉxへのＳｉの移動量を単位長さ当
たりＶSi，下地の第１のポリシリコン膜３の膜厚をＴと
すると、１００ＶSi／（Ｗ・Ｔ）（％）のＳｉが下地ポ
リシリコン膜から抜ける。
【００５５】しかし、本発明を用いた場合、高融点金属
のシリサイド膜７へのＳｉの移動量Ｖは、 Ｖ＝（ＶSi（Ｈ−Ｗpoly1）・（Ｗ−２Ｗpoly2））／
（Ｈ・Ｗ） となり、Ｈ≫Ｗpoly1、Ｗ≫Ｗpoly2の場合、Ｓｉの高融
点金属のシリサイド膜に移動する総量は従来の場合とほ
ぼ同量とみなすことができる。また、側面と底面のＳｉ
の移動量Ｖ1、Ｖ2の関係は、 Ｖ1：Ｖ2＝２Ｗpoly2・（Ｈ−Ｗpoly1）：（Ｔ＋Ｗ
Poly1）・（Ｗ−２Ｗpoly2） となる。
のシリサイド膜７へのＳｉの移動量Ｖは、 Ｖ＝（ＶSi（Ｈ−Ｗpoly1）・（Ｗ−２Ｗpoly2））／
（Ｈ・Ｗ） となり、Ｈ≫Ｗpoly1、Ｗ≫Ｗpoly2の場合、Ｓｉの高融
点金属のシリサイド膜に移動する総量は従来の場合とほ
ぼ同量とみなすことができる。また、側面と底面のＳｉ
の移動量Ｖ1、Ｖ2の関係は、 Ｖ1：Ｖ2＝２Ｗpoly2・（Ｈ−Ｗpoly1）：（Ｔ＋Ｗ
Poly1）・（Ｗ−２Ｗpoly2） となる。
【００５６】よって、本発明を用いた場合と従来の場合
とを比べると、底面からのＳｉの移動量は、１００（Ｔ
＋Ｗpoly1）・Ｗ／（（Ｔ＋Ｗpoly1）・（Ｗ−２Ｗ
poly2）＋２Ｗpoly2・（Ｈ−Ｗpoly1））（％）に抑え
られる。そして、下地ポリシリコン膜の膜厚も同様に、
１００（Ｔ＋Ｗpoly1）・Ｗ／（（Ｔ＋Ｗpoly1）・（Ｗ
−２Ｗpoly2）＋２Ｗpoly2・（Ｈ−Ｗpoly1））（％）
に抑えられる。
とを比べると、底面からのＳｉの移動量は、１００（Ｔ
＋Ｗpoly1）・Ｗ／（（Ｔ＋Ｗpoly1）・（Ｗ−２Ｗ
poly2）＋２Ｗpoly2・（Ｈ−Ｗpoly1））（％）に抑え
られる。そして、下地ポリシリコン膜の膜厚も同様に、
１００（Ｔ＋Ｗpoly1）・Ｗ／（（Ｔ＋Ｗpoly1）・（Ｗ
−２Ｗpoly2）＋２Ｗpoly2・（Ｈ−Ｗpoly1））（％）
に抑えられる。
【００５７】また、本発明の製造方法を用いることによ
って、上記高融点金属のシリサイドの側面がポリシリコ
ンで覆われる構成のポリサイド構造のゲート電極を有す
る、ＬＤＤ構造及びゲートドレインオーバーラップ構造
の電界効果型トランジスタをセルフアラインで形成する
ことができる。
って、上記高融点金属のシリサイドの側面がポリシリコ
ンで覆われる構成のポリサイド構造のゲート電極を有す
る、ＬＤＤ構造及びゲートドレインオーバーラップ構造
の電界効果型トランジスタをセルフアラインで形成する
ことができる。
【００５８】更に、アモルファスシリコン膜を用いるこ
とによって、ポリシリコン膜を用いた場合に比べ、より
ゲート電極の薄膜化が可能となる。
とによって、ポリシリコン膜を用いた場合に比べ、より
ゲート電極の薄膜化が可能となる。
【図１】本発明の第１の実施例の電界効果型トランジス
タの構造断面図である。
タの構造断面図である。
【図２】図１に記載の電界効果型トランジスタの製造工
程図である。
程図である。
【図３】本発明の第２の実施例の電界効果型トランジス
タの製造工程図である。
タの製造工程図である。
【図４】本発明の効果の説明に供する図である。
【図５】従来のポリサイド構造のゲート電極を有する電
界効果型トランジスタの製造工程図である。
界効果型トランジスタの製造工程図である。
【図６】下地ポリシリコン膜の酸化膜の耐圧分布図であ
る。
る。
１ 半導体基板 ２ ゲート酸化膜 ３ 第１のポリシリコン膜 ４ 第１の絶縁膜 ５ レジスト ６ 第２のポリシリコン膜 ７ 高融点金属のシリサイド膜 ８ ゲート電極 ９ 低濃度不純物領域 １０ 高濃度不純物領域 １１ 第２の絶縁膜 １１ａ サイドウォール ３０ 酸化膜
Claims (5)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して第
１のポリシリコン膜と高融点金属のシリサイド膜とから
成るポリサイド構造のゲート電極を有する電界効果型ト
ランジスタにおいて、 上記高融点金属のシリサイド膜の側面に第２のポリシリ
コン膜が形成されていることを特徴とする電界効果型ト
ランジスタ。 - 【請求項２】 半導体基板上にゲート絶縁膜を介して全
面に第１のポリシリコン膜を堆積させた後、上記第１の
ポリシリコン膜上に第１の絶縁膜を堆積させる工程と、 チャネル領域上の上記第１の絶縁膜を上記第１のポリシ
リコン膜の表面が露出するまで除去して開口部を形成す
る工程と、 上記開口部内面及び上記露出した第１のポリシリコン膜
の表面に第２のポリシリコン膜及び高融点金属のシリサ
イド膜を順次堆積させ、上記開口部に上記第２のポリシ
リコン膜及び上記高融点金属のシリサイド膜を埋め込ん
だ後、上記第１の絶縁膜表面が露出するまでエッチバッ
クを行う工程と、 上記第１の絶縁膜を除去、上記第１のポリシリコン膜の
所望形状へのパターニング、イオン注入及びアニールを
行う工程とを有することを特徴とする請求項１に記載の
電界効果型トランジスタの製造方法。 - 【請求項３】 半導体基板上にゲート絶縁膜を介して全
面に第１のポリシリコン膜を堆積させた後、上記第１の
ポリシリコン膜上に第１の絶縁膜を堆積させる工程と、 チャネル領域上の上記第１の絶縁膜を上記第１のポリシ
リコン膜の表面が露出するまで除去して開口部を形成す
る工程と、 上記開口部内面及び上記露出した第１のポリシリコン膜
の表面に第２のポリシリコン膜及び高融点金属のシリサ
イド膜を順次堆積させ、上記開口部に上記第２のポリシ
リコン膜及び上記高融点金属のシリサイド膜を埋め込ん
だ後、上記第１の絶縁膜表面が露出するまでエッチバッ
クを行う工程と、 上記第１絶縁膜を除去した後、上記第２のポリシリコン
膜及び上記高融点金属のシリサイド膜をマスクとする上
記第１のポリシリコン膜のエッチングと上記第２のポリ
シリコン膜及び上記高融点金属のシリサイド膜をマスク
とするイオン注入及びアニール処理による低濃度不純物
領域の形成とを行う工程と、 全面に第２の絶縁膜を形成し、エッチバックによりサイ
ドウォールを形成した後、上記第２のポリシリコン膜、
高融点金属のシリサイド膜及び上記サイドウォールをマ
スクとするイオン注入及びアニール処理による高濃度不
純物領域の形成を行う工程とを有することを特徴とする
請求項１に記載の電界効果型トランジスタの製造方法。 - 【請求項４】 半導体基板上にゲート絶縁膜を介して全
面に第１のポリシリコン層を堆積させた後、上記第１の
ポリシリコン膜上に第１の絶縁膜を堆積させる工程と、 チャネル領域上の上記第１の絶縁膜を上記第１のポリシ
リコン膜の表面が露出するまで除去して開口部を形成す
る工程と、 上記開口部内面及び上記露出した第１のポリシリコン膜
の表面に第２のポリシリコン膜及び高融点金属のシリサ
イド膜を順次堆積させ、上記開口部に上記第２のポリシ
リコン膜及び上記高融点金属のシリサイド膜を埋め込む
工程と、 上記第１の絶縁膜表面が露出するまでエッチバックを行
った後、上記第１の絶縁膜を除去する工程と、 上記第２のポリシリコン膜及び高融点金属のシリサイド
膜をマスクとするイオン注入及びアニール処理を行い、
低濃度不純物領域を形成する工程と、 全面に第２の絶縁膜を堆積させた後、エッチバックによ
りサイドウォールを形成し、上記第２のポリシリコン
膜、上記高融点金属のシリサイド膜及び上記サイドウォ
ールをマスクとする第１のポリシリコン膜のエッチング
と上記第２のポリシリコン膜、上記高融点金属のシリサ
イド膜及び上記サイドウォールをマスクとするイオン注
入及びアニール処理による高濃度不純物領域の形成とを
行う工程とを有することを特徴とする請求項１に記載の
電界効果型トランジスタの製造方法。 - 【請求項５】 請求項２、請求項３及び請求項４に記載
の第１のポリシリコン膜及び第２のポリシリコン膜をそ
れぞれ第１のアモルファスシリコン膜及び第２のアモル
ファスシリコン膜としたことを特徴とする請求項１に記
載の電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP957994A JPH07221298A (ja) | 1994-01-31 | 1994-01-31 | 電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP957994A JPH07221298A (ja) | 1994-01-31 | 1994-01-31 | 電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221298A true JPH07221298A (ja) | 1995-08-18 |
Family
ID=11724226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP957994A Pending JPH07221298A (ja) | 1994-01-31 | 1994-01-31 | 電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221298A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926741A2 (en) * | 1997-12-23 | 1999-06-30 | Texas Instruments Incorporated | Gate structure and method of forming same |
| KR20000001660A (ko) * | 1998-06-12 | 2000-01-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| US7494864B2 (en) | 2005-11-04 | 2009-02-24 | Elpida Memory, Inc. | Method for production of semiconductor device |
| JP4719358B2 (ja) * | 1998-08-27 | 2011-07-06 | マイクロン テクノロジー， インク． | キャパシターの製造方法 |
-
1994
- 1994-01-31 JP JP957994A patent/JPH07221298A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0926741A2 (en) * | 1997-12-23 | 1999-06-30 | Texas Instruments Incorporated | Gate structure and method of forming same |
| EP0926741A3 (en) * | 1997-12-23 | 1999-11-03 | Texas Instruments Incorporated | Gate structure and method of forming same |
| KR20000001660A (ko) * | 1998-06-12 | 2000-01-15 | 김영환 | 반도체 소자 및 그의 제조 방법 |
| JP4719358B2 (ja) * | 1998-08-27 | 2011-07-06 | マイクロン テクノロジー， インク． | キャパシターの製造方法 |
| US8461682B2 (en) | 1998-08-27 | 2013-06-11 | Micron Technology, Inc. | Ruthenium silicide diffusion barrier layers and methods of forming same |
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