JP2001127288A - ゲート構造の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 ゲート電極の高さを高くしなくても、抵抗の
低いゲート構造を得ることができ、引いてはその高さを
抑制することができるゲート構造の製造方法を得る。 【解決手段】 気相フッ酸を用いたエッチング処理を行
い、不純物を所定の濃度で含んだＴＥＯＳ酸化膜１１を
選択的に除去する。その後、ＴＥＯＳ酸化膜１２及びポ
リシリコン３で囲まれた領域に金属膜を形成する。
低いゲート構造を得ることができ、引いてはその高さを
抑制することができるゲート構造の製造方法を得る。 【解決手段】 気相フッ酸を用いたエッチング処理を行
い、不純物を所定の濃度で含んだＴＥＯＳ酸化膜１１を
選択的に除去する。その後、ＴＥＯＳ酸化膜１２及びポ
リシリコン３で囲まれた領域に金属膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタを有
するゲート構造の製造方法であって、特にトランジスタ
のゲート電極に関する。
するゲート構造の製造方法であって、特にトランジスタ
のゲート電極に関する。
【０００２】
【従来の技術】まず、従来のゲート構造の製造方法につ
いて、図１１〜図１６を用いて説明する。
いて、図１１〜図１６を用いて説明する。
【０００３】半導体基板１上にゲート酸化膜２、ポリシ
リコン３を形成する（図１１）。
リコン３を形成する（図１１）。
【０００４】次に、ＮｃｈトランジスタとＰｃｈトラン
ジスタとが形成される箇所それぞれにマスク（図示せ
ず）をしてから不純物を注入する。ポリシリコン３に注
入される不純物は、Ｐｃｈトランジスタを形成する場合
であれば、例えばボロン（Ｂ）であり、Ｎｃｈトランジ
スタを形成する場合であれば、例えばリン（Ｐ）であ
る。次に、タングステンシリサイド（ＷＳｉ）４をポリ
シリコン３上に形成し、上敷マスクとしてシリコン窒化
膜（ＳｉＮ）５を形成する（図１２）。
ジスタとが形成される箇所それぞれにマスク（図示せ
ず）をしてから不純物を注入する。ポリシリコン３に注
入される不純物は、Ｐｃｈトランジスタを形成する場合
であれば、例えばボロン（Ｂ）であり、Ｎｃｈトランジ
スタを形成する場合であれば、例えばリン（Ｐ）であ
る。次に、タングステンシリサイド（ＷＳｉ）４をポリ
シリコン３上に形成し、上敷マスクとしてシリコン窒化
膜（ＳｉＮ）５を形成する（図１２）。
【０００５】次に、レジスト（図示せず）を形成し、写
真製版技術によってレジストをパターニングする。パタ
ーニングされたレジストをマスクとして、シリコン窒化
膜５をエッチングする。次に、エッチングされたシリコ
ン窒化膜５をマスクとしてゲート酸化膜２、ポリシリコ
ン３、タングステンシリサイド４をエッチングする（図
１３）。
真製版技術によってレジストをパターニングする。パタ
ーニングされたレジストをマスクとして、シリコン窒化
膜５をエッチングする。次に、エッチングされたシリコ
ン窒化膜５をマスクとしてゲート酸化膜２、ポリシリコ
ン３、タングステンシリサイド４をエッチングする（図
１３）。
【０００６】次に、ゲート酸化膜２、ポリシリコン３、
タングステンシリサイド４をマスクとして不純物を半導
体基板１へ注入することによって、拡散層６を形成する
（図１４）。
タングステンシリサイド４をマスクとして不純物を半導
体基板１へ注入することによって、拡散層６を形成する
（図１４）。
【０００７】次に、１００％の酸素雰囲気中または窒素
ガスやアルゴン等の不活性ガスで希釈した酸素雰囲気中
で図１４に示す構造に対して酸化を行う。これによっ
て、ポリシリコン３及びタングステンシリサイド４の側
壁に酸化膜７を、半導体基板１の拡散層６の表面に酸化
膜８を形成する（図１５）。
ガスやアルゴン等の不活性ガスで希釈した酸素雰囲気中
で図１４に示す構造に対して酸化を行う。これによっ
て、ポリシリコン３及びタングステンシリサイド４の側
壁に酸化膜７を、半導体基板１の拡散層６の表面に酸化
膜８を形成する（図１５）。
【０００８】次に、図１５に示す構造上にシリコン窒化
膜を堆積して枠付けエッチングすることによって、シリ
コン窒化膜をサイドウォール層９として残す。次に、ソ
ース・ドレイン注入によってソースドレイン領域１０を
形成する（図１６）。
膜を堆積して枠付けエッチングすることによって、シリ
コン窒化膜をサイドウォール層９として残す。次に、ソ
ース・ドレイン注入によってソースドレイン領域１０を
形成する（図１６）。
【０００９】以上のようにして、図１６に示すＭＯＳト
ランジスタが完成する。ゲート電極の一部であるポリシ
リコン３及びタングステンシリサイド４をＷ（タングス
テン）ポリサイド構造と呼ぶ。ゲート酸化膜２、ポリシ
リコン３及びタングステンシリサイド４はゲート電極４
００ａを構成する。
ランジスタが完成する。ゲート電極の一部であるポリシ
リコン３及びタングステンシリサイド４をＷ（タングス
テン）ポリサイド構造と呼ぶ。ゲート酸化膜２、ポリシ
リコン３及びタングステンシリサイド４はゲート電極４
００ａを構成する。
【００１０】ところで、微細化、高集積化が進み、回路
動作の高速化が要求されている。この要求に応じるた
め、ＭＯＳトランジスタのゲート電極４００ａの抵抗を
小さくすることが考えられている。
動作の高速化が要求されている。この要求に応じるた
め、ＭＯＳトランジスタのゲート電極４００ａの抵抗を
小さくすることが考えられている。
【００１１】そこで、ゲート電極４００ａの抵抗を小さ
くするため、次の２つの方法が考えられる。 （１） タングステンシリサイド４の膜圧を厚くするこ
とによって、ゲート電極４００ａの抵抗を小さくする。 （２） タングステンシリサイド４よりも抵抗率の低い
メタル（例えばタングステン（Ｗ）等の金属）を用いる
ことによって、ゲート電極４００ａの抵抗を小さくす
る。
くするため、次の２つの方法が考えられる。 （１） タングステンシリサイド４の膜圧を厚くするこ
とによって、ゲート電極４００ａの抵抗を小さくする。 （２） タングステンシリサイド４よりも抵抗率の低い
メタル（例えばタングステン（Ｗ）等の金属）を用いる
ことによって、ゲート電極４００ａの抵抗を小さくす
る。
【００１２】
【発明が解決しようとする課題】しかしながら、方法
（１）によれば、ゲート電極４００ａの高さが高くな
り、ゲート電極４００ａが半導体基板１の垂直方向に細
長くなるので、ゲート電極４００ａが倒れやすくなった
り、隣り合うゲート電極４００ａ間への層間膜の埋め込
みに困難が生じたりするという問題点がある。
（１）によれば、ゲート電極４００ａの高さが高くな
り、ゲート電極４００ａが半導体基板１の垂直方向に細
長くなるので、ゲート電極４００ａが倒れやすくなった
り、隣り合うゲート電極４００ａ間への層間膜の埋め込
みに困難が生じたりするという問題点がある。
【００１３】一方、方法（２）によれば、ゲート電極４
００ａの抵抗を小さくするために、ゲート電極４００ａ
の高さを高くする必要がなくなるという利点はある。し
かし、図１５の酸化膜７，８を形成するための酸化によ
って、メタルの内部まで酸化が進み、はがれを起こした
り、ゲート電極４００ａの抵抗が上昇したりするという
問題点がある。
００ａの抵抗を小さくするために、ゲート電極４００ａ
の高さを高くする必要がなくなるという利点はある。し
かし、図１５の酸化膜７，８を形成するための酸化によ
って、メタルの内部まで酸化が進み、はがれを起こした
り、ゲート電極４００ａの抵抗が上昇したりするという
問題点がある。
【００１４】なお、方法（２）について、ゲート電極４
００ａの抵抗が上昇する原因の、酸化膜７，８を形成す
るための酸化を行わないことが考えられる。しかし、こ
の酸化を行わないと、酸化膜７，８が形成されず、サイ
ドウォール層９と半導体基板１の拡散層６とが接触する
ことになる。サイドウォール層９と半導体基板１の拡散
層６とが接触すると、サイドウォール層９と半導体基板
１の拡散層６との間に作用する応力の影響で界面に準位
が発生し、この準位がキャリアトラップとなってホット
キャリア耐性が悪くなる。また、メタルの内部まで酸化
が進まないように、酸化を行うことも考えられる。例え
ば、１０００度の高温で酸素が５％程度の水素と酸素と
の混合ガス雰囲気中で酸化を行えば、メタルは酸化され
ずポリシリコン３の側壁と半導体基板１の表面のみ酸化
される。しかし、このような選択酸化を行うためには新
規装置の導入が必要になる。
００ａの抵抗が上昇する原因の、酸化膜７，８を形成す
るための酸化を行わないことが考えられる。しかし、こ
の酸化を行わないと、酸化膜７，８が形成されず、サイ
ドウォール層９と半導体基板１の拡散層６とが接触する
ことになる。サイドウォール層９と半導体基板１の拡散
層６とが接触すると、サイドウォール層９と半導体基板
１の拡散層６との間に作用する応力の影響で界面に準位
が発生し、この準位がキャリアトラップとなってホット
キャリア耐性が悪くなる。また、メタルの内部まで酸化
が進まないように、酸化を行うことも考えられる。例え
ば、１０００度の高温で酸素が５％程度の水素と酸素と
の混合ガス雰囲気中で酸化を行えば、メタルは酸化され
ずポリシリコン３の側壁と半導体基板１の表面のみ酸化
される。しかし、このような選択酸化を行うためには新
規装置の導入が必要になる。
【００１５】本発明は、これらの問題点を解決するため
になされたものであり、ゲート電極の高さを高くしなく
ても、抵抗の低いゲート構造を得ることができ、引いて
はその高さを抑制することができるゲート構造の製造方
法を得ることを目的とする。
になされたものであり、ゲート電極の高さを高くしなく
ても、抵抗の低いゲート構造を得ることができ、引いて
はその高さを抑制することができるゲート構造の製造方
法を得ることを目的とする。
【００１６】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、（ａ）半導体基板上にゲート絶縁膜を
介して導電体を形成する工程と、（ｂ）前記導電体の側
壁を酸化する工程と、（ｃ）前記導電体上に、第１酸化
膜を形成する工程と、（ｄ）前記第１酸化膜を覆い、第
２酸化膜を形成する工程と、（ｅ）前記半導体基板の前
記第２酸化膜側から平坦化処理を行って前記第１酸化膜
を露出する工程と、（ｆ）前記工程（ｅ）で得られた構
造に対して気相フッ酸を用いたエッチング処理を行い、
前記第１酸化膜を選択的に除去する工程と、（ｇ）前記
第２酸化膜及び前記導電体で囲まれた領域に金属膜を形
成する工程とを備える。
課題解決手段は、（ａ）半導体基板上にゲート絶縁膜を
介して導電体を形成する工程と、（ｂ）前記導電体の側
壁を酸化する工程と、（ｃ）前記導電体上に、第１酸化
膜を形成する工程と、（ｄ）前記第１酸化膜を覆い、第
２酸化膜を形成する工程と、（ｅ）前記半導体基板の前
記第２酸化膜側から平坦化処理を行って前記第１酸化膜
を露出する工程と、（ｆ）前記工程（ｅ）で得られた構
造に対して気相フッ酸を用いたエッチング処理を行い、
前記第１酸化膜を選択的に除去する工程と、（ｇ）前記
第２酸化膜及び前記導電体で囲まれた領域に金属膜を形
成する工程とを備える。
【００１７】本発明の請求項２に係る課題解決手段は、
（ｈ）前記工程（ｄ）の後、前記工程（ｅ）の前に前記
平坦化処理において前記第２酸化膜に対しエッチングレ
ートが遅い絶縁膜を前記第２酸化膜上に形成する工程を
更に備える。
（ｈ）前記工程（ｄ）の後、前記工程（ｅ）の前に前記
平坦化処理において前記第２酸化膜に対しエッチングレ
ートが遅い絶縁膜を前記第２酸化膜上に形成する工程を
更に備える。
【００１８】本発明の請求項３に係る課題解決手段にお
いて、前記第１酸化膜は２％以上の濃度で不純物を含
む。
いて、前記第１酸化膜は２％以上の濃度で不純物を含
む。
【００１９】
【発明の実施の形態】実施の形態１．本発明の実施の形
態１のゲート構造の製造方法について、図１〜図８を用
いて説明する。
態１のゲート構造の製造方法について、図１〜図８を用
いて説明する。
【００２０】まず、半導体基板１上にゲート酸化膜（ゲ
ート絶縁膜）２を膜厚２ｎｍ〜４ｎｍ、例えば２ｎｍ程
度で形成する。次に、ゲート酸化膜２上にポリシリコン
（導電体）３を膜厚５０ｎｍ〜１５０ｎｍ、例えば８０
ｎｍ程度で形成する。
ート絶縁膜）２を膜厚２ｎｍ〜４ｎｍ、例えば２ｎｍ程
度で形成する。次に、ゲート酸化膜２上にポリシリコン
（導電体）３を膜厚５０ｎｍ〜１５０ｎｍ、例えば８０
ｎｍ程度で形成する。
【００２１】次に、ポリシリコン３上に、不純物を所定
濃度で含んだＴＥＯＳ（Tetra Ethyle Ortho Silicat
e）酸化膜（第１酸化膜）１１を膜厚５０ｎｍ〜１００
ｎｍ程度、例えば７０ｎｍで形成する。ＴＥＯＳ酸化膜
１１に添加される不純物として例えばボロン（Ｂ）が採
用される。気相ＨＦ（フッ酸）を用いたエッチング処理
によって第１酸化膜を選択的に除去することができる。
ＴＥＯＳに添加される不純物は、例えば、リンあるいは
ボロンであり、不純物の濃度は、例えば２％以上であ
る。このような不純物の濃度にすれば、後述する気相Ｈ
Ｆを用いたエッチングによって、ＴＥＯＳ酸化膜１１を
選択的に除去することが可能である。また、ポリシリコ
ン３はゲートの仕事関数を調整して（ＮＭＯＳの場合は
Ｎ−ｐｏｌｙＳｉ、ＰＭＯＳの場合はＰ−ｐｏｌｙＳ
ｉ）、適正なしきい値電圧Ｖｔｈを得るために設けられ
ている。
濃度で含んだＴＥＯＳ（Tetra Ethyle Ortho Silicat
e）酸化膜（第１酸化膜）１１を膜厚５０ｎｍ〜１００
ｎｍ程度、例えば７０ｎｍで形成する。ＴＥＯＳ酸化膜
１１に添加される不純物として例えばボロン（Ｂ）が採
用される。気相ＨＦ（フッ酸）を用いたエッチング処理
によって第１酸化膜を選択的に除去することができる。
ＴＥＯＳに添加される不純物は、例えば、リンあるいは
ボロンであり、不純物の濃度は、例えば２％以上であ
る。このような不純物の濃度にすれば、後述する気相Ｈ
Ｆを用いたエッチングによって、ＴＥＯＳ酸化膜１１を
選択的に除去することが可能である。また、ポリシリコ
ン３はゲートの仕事関数を調整して（ＮＭＯＳの場合は
Ｎ−ｐｏｌｙＳｉ、ＰＭＯＳの場合はＰ−ｐｏｌｙＳ
ｉ）、適正なしきい値電圧Ｖｔｈを得るために設けられ
ている。
【００２２】次に、レジスト（図示せず）を形成し、写
真製版技術によってレジストをパターニングする。パタ
ーニングされたレジストをマスクとして、ゲート酸化膜
２，ポリシリコン３，ＴＥＯＳ酸化膜１１をエッチング
する。このようにして、半導体基板１上にゲート酸化膜
２、ポリシリコン３及びＴＥＯＳ酸化膜１１からなるゲ
ート絶縁体１００を形成する。次に、ゲート絶縁体１０
０をマスクとして不純物を半導体基板１へ注入すること
によって、拡散層６を形成する（図１）。不純物は、Ｎ
ｃｈトランジスタを形成する場合であれば例えばＡｓで
あり、加速エネルギー１５〜３０ｋｅＶ、例えば１５ｋ
ｅＶで、またドーズ量１×１０13〜１×１０15ｃｍ-2程
度で、例えば２×１０14ｃｍ-2程度でイオン注入する。
Ｐｃｈトランジスタを形成する場合であれば例えばボロ
ンであり、加速エネルギー１０ｋｅＶ〜３０ｋｅＶ、例
えば１０ｋｅＶで、またドーズ量１×１０13〜１×１０
15ｃｍ-2程度で、例えば３×１０14ｃｍ-2程度でイオン
注入する。
真製版技術によってレジストをパターニングする。パタ
ーニングされたレジストをマスクとして、ゲート酸化膜
２，ポリシリコン３，ＴＥＯＳ酸化膜１１をエッチング
する。このようにして、半導体基板１上にゲート酸化膜
２、ポリシリコン３及びＴＥＯＳ酸化膜１１からなるゲ
ート絶縁体１００を形成する。次に、ゲート絶縁体１０
０をマスクとして不純物を半導体基板１へ注入すること
によって、拡散層６を形成する（図１）。不純物は、Ｎ
ｃｈトランジスタを形成する場合であれば例えばＡｓで
あり、加速エネルギー１５〜３０ｋｅＶ、例えば１５ｋ
ｅＶで、またドーズ量１×１０13〜１×１０15ｃｍ-2程
度で、例えば２×１０14ｃｍ-2程度でイオン注入する。
Ｐｃｈトランジスタを形成する場合であれば例えばボロ
ンであり、加速エネルギー１０ｋｅＶ〜３０ｋｅＶ、例
えば１０ｋｅＶで、またドーズ量１×１０13〜１×１０
15ｃｍ-2程度で、例えば３×１０14ｃｍ-2程度でイオン
注入する。
【００２３】次に、１００％の酸素雰囲気中または、窒
素ガスで希釈した１０％程度の酸素雰囲気中で図１に示
す構造に対して酸化を行う。これによって、半導体基板
１のゲート絶縁体１００の両脇のソースドレイン領域
（ソースドレイン領域）６の表面に酸化膜８を形成す
る。この際、ポリシリコン３も酸化されて、ポリシリコ
ン３の側壁にも酸化膜７が形成される。酸化膜７，８の
膜厚がいずれも１ｎｍ〜５ｎｍ、例えば２ｎｍ程度であ
れば、ホットキャリア耐性が確保できる（図２）。
素ガスで希釈した１０％程度の酸素雰囲気中で図１に示
す構造に対して酸化を行う。これによって、半導体基板
１のゲート絶縁体１００の両脇のソースドレイン領域
（ソースドレイン領域）６の表面に酸化膜８を形成す
る。この際、ポリシリコン３も酸化されて、ポリシリコ
ン３の側壁にも酸化膜７が形成される。酸化膜７，８の
膜厚がいずれも１ｎｍ〜５ｎｍ、例えば２ｎｍ程度であ
れば、ホットキャリア耐性が確保できる（図２）。
【００２４】次に、図２に示す構造上にＳｉＮ膜を膜厚
７０ｎｍ程度で堆積して枠付けエッチングすることによ
って、ＳｉＮ膜をサイドウォール層９として残す。次
に、サイドウォール層９をマスクとして不純物を半導体
基板１へ注入することによって、ソースドレイン領域１
０を形成する（図３）。不純物は、Ｎｃｈトランジスタ
を形成する場合であれば例えばＡｓであり、加速エネル
ギー６０ｋｅＶ、ドーズ量１×１０15〜６×１０15ｃｍ
-2、例えば２×１０14ｃｍ-2程度でイオン注入する。Ｐ
ｃｈトランジスタを形成する場合であれば例えばフッ化
ボロン（ＢＦ2）であり、３０ｋｅＶ、ドーズ量１×１
０15〜６×１０15ｃｍ-2、例えば１×１０ 15ｃｍ-2程度
でイオン注入する。
７０ｎｍ程度で堆積して枠付けエッチングすることによ
って、ＳｉＮ膜をサイドウォール層９として残す。次
に、サイドウォール層９をマスクとして不純物を半導体
基板１へ注入することによって、ソースドレイン領域１
０を形成する（図３）。不純物は、Ｎｃｈトランジスタ
を形成する場合であれば例えばＡｓであり、加速エネル
ギー６０ｋｅＶ、ドーズ量１×１０15〜６×１０15ｃｍ
-2、例えば２×１０14ｃｍ-2程度でイオン注入する。Ｐ
ｃｈトランジスタを形成する場合であれば例えばフッ化
ボロン（ＢＦ2）であり、３０ｋｅＶ、ドーズ量１×１
０15〜６×１０15ｃｍ-2、例えば１×１０ 15ｃｍ-2程度
でイオン注入する。
【００２５】次に、図３に示す構造上に、ＴＥＯＳ酸化
膜（第２酸化膜）１２を膜厚２００ｎｍ程度に堆積する
ことによって、ＴＥＯＳ酸化膜１１及びサイドウォール
層９を覆う（図４）。ＴＥＯＳ酸化膜１２はＴＥＯＳ酸
化膜１１と異なり、不純物を含まない。
膜（第２酸化膜）１２を膜厚２００ｎｍ程度に堆積する
ことによって、ＴＥＯＳ酸化膜１１及びサイドウォール
層９を覆う（図４）。ＴＥＯＳ酸化膜１２はＴＥＯＳ酸
化膜１１と異なり、不純物を含まない。
【００２６】以上の図３及び図４のようにして、図２に
示す構造上をサイドウォール層９及びＴＥＯＳ酸化膜１
２からなる絶縁膜３００で覆う。
示す構造上をサイドウォール層９及びＴＥＯＳ酸化膜１
２からなる絶縁膜３００で覆う。
【００２７】次に、半導体基板１のＴＥＯＳ酸化膜１２
側から平坦化処理としてＣＭＰ（Chemical Mechanical
Polishing：化学的機械的研磨）を行うことによって図
４に示す絶縁膜３００を平坦化する。ＣＭＰを行う時間
を調節することによって、ゲート絶縁体１００の頂部で
あるＴＥＯＳ酸化膜１１を露出させる（図５）。
側から平坦化処理としてＣＭＰ（Chemical Mechanical
Polishing：化学的機械的研磨）を行うことによって図
４に示す絶縁膜３００を平坦化する。ＣＭＰを行う時間
を調節することによって、ゲート絶縁体１００の頂部で
あるＴＥＯＳ酸化膜１１を露出させる（図５）。
【００２８】次に、気相ＨＦ（フッ酸）を用いたエッチ
ングを行う。この際、不純物が添加されたＴＥＯＳ酸化
膜１１は除去されるが、ポリシリコン３の側壁の酸化膜
７及びＴＥＯＳ酸化膜１２はドーピングされていないた
めにエッチングされないし、サイドウォール層９もＳｉ
Ｎからなるので残置する（図６）。
ングを行う。この際、不純物が添加されたＴＥＯＳ酸化
膜１１は除去されるが、ポリシリコン３の側壁の酸化膜
７及びＴＥＯＳ酸化膜１２はドーピングされていないた
めにエッチングされないし、サイドウォール層９もＳｉ
Ｎからなるので残置する（図６）。
【００２９】以上の図３〜図６のようにして、ゲート絶
縁体１００の頂部であるＴＥＯＳ酸化膜１１を除去す
る。
縁体１００の頂部であるＴＥＯＳ酸化膜１１を除去す
る。
【００３０】次に、図６に示す構造上に窒化タングステ
ン（ＷＮ）１３を膜厚１０ｎｍ〜５０ｎｍ程度に堆積
し、さらにその上にタングステン（Ｗ）１４を膜厚５０
ｎｍ〜１５０ｎｍ程度に堆積する（図７）。窒化タング
ステン１３及びタングステン１４はメタル（金属膜）２
００を構成する。
ン（ＷＮ）１３を膜厚１０ｎｍ〜５０ｎｍ程度に堆積
し、さらにその上にタングステン（Ｗ）１４を膜厚５０
ｎｍ〜１５０ｎｍ程度に堆積する（図７）。窒化タング
ステン１３及びタングステン１４はメタル（金属膜）２
００を構成する。
【００３１】次に、半導体基板１のメタル２００側から
平坦化処理としてＣＭＰを行うことによって、メタル２
００を平坦化してＴＥＯＳ酸化膜１２を露出させる（図
８）。
平坦化処理としてＣＭＰを行うことによって、メタル２
００を平坦化してＴＥＯＳ酸化膜１２を露出させる（図
８）。
【００３２】以上の図７及び図８のようにして、ゲート
絶縁体１００と絶縁膜３００とによって囲まれた領域
に、窒化タングステン１３及びタングステン１４からな
るメタル２００を埋める。
絶縁体１００と絶縁膜３００とによって囲まれた領域
に、窒化タングステン１３及びタングステン１４からな
るメタル２００を埋める。
【００３３】以上のように、ＴＥＯＳ酸化膜１１が除去
された後のゲート絶縁体１００上にメタル２００を形成
することによって、ゲート絶縁体１００及びメタル２０
０からなるゲート電極４００を形成する。これによっ
て、ＭＯＳトランジスタが完成する。ゲート電極４００
の一部であるポリシリコン３及びメタル２００をポリメ
タルゲート構造と呼ぶ。半導体基板１表面とゲート電極
４００の側壁とを覆う絶縁膜３００は、層間絶縁膜とし
て用いられる。
された後のゲート絶縁体１００上にメタル２００を形成
することによって、ゲート絶縁体１００及びメタル２０
０からなるゲート電極４００を形成する。これによっ
て、ＭＯＳトランジスタが完成する。ゲート電極４００
の一部であるポリシリコン３及びメタル２００をポリメ
タルゲート構造と呼ぶ。半導体基板１表面とゲート電極
４００の側壁とを覆う絶縁膜３００は、層間絶縁膜とし
て用いられる。
【００３４】以上のように、ゲート電極４００をタング
ステンシリサイド４（図１６）よりも抵抗率の低いメタ
ル２００を用いて構成することによって、従来と比較し
てゲート電極４００の抵抗を小さくすることができる。
ステンシリサイド４（図１６）よりも抵抗率の低いメタ
ル２００を用いて構成することによって、従来と比較し
てゲート電極４００の抵抗を小さくすることができる。
【００３５】また、上述のように、メタル２００を形成
する前に、酸化膜８を形成するための酸化を行う。これ
によって、メタル２００の酸化が起こらず、メタル２０
０のゲート絶縁体１００からのはがれを起こしたり、ゲ
ート電極４００の抵抗が上昇したりするということを防
ぐことができる。しかも、サイドウォール層９と半導体
基板１の拡散層６との間に酸化膜８が介在しており、サ
イドウォール層９と半導体基板１の拡散層６との間に作
用する応力を緩和するので、界面にはキャリアトラップ
となる準位が発生し難い。よってホットキャリア耐性が
悪くなり難い。
する前に、酸化膜８を形成するための酸化を行う。これ
によって、メタル２００の酸化が起こらず、メタル２０
０のゲート絶縁体１００からのはがれを起こしたり、ゲ
ート電極４００の抵抗が上昇したりするということを防
ぐことができる。しかも、サイドウォール層９と半導体
基板１の拡散層６との間に酸化膜８が介在しており、サ
イドウォール層９と半導体基板１の拡散層６との間に作
用する応力を緩和するので、界面にはキャリアトラップ
となる準位が発生し難い。よってホットキャリア耐性が
悪くなり難い。
【００３６】また、上述のように、ゲート電極４００を
メタル２００を用いて構成しているので、ゲート電極４
００の高さを高くしなくても、ゲート電極４００の抵抗
を小さくすることができる。さらにゲート絶縁体１００
上にメタル２００を形成する前に、ゲート絶縁体１００
の頂部（図３〜図６ではＴＥＯＳ酸化膜１１）を除去し
てゲート電極４００の高さを小さくすることによって、
ゲート電極４００の抵抗を高くすることなく、ゲート電
極４００の高さを非常に小さくすることができるので、
ゲート電極４００が倒れやすくなったり、隣り合うゲー
ト電極４００間への層間膜の埋め込みに困難が生じたり
するということを防ぐことができる。
メタル２００を用いて構成しているので、ゲート電極４
００の高さを高くしなくても、ゲート電極４００の抵抗
を小さくすることができる。さらにゲート絶縁体１００
上にメタル２００を形成する前に、ゲート絶縁体１００
の頂部（図３〜図６ではＴＥＯＳ酸化膜１１）を除去し
てゲート電極４００の高さを小さくすることによって、
ゲート電極４００の抵抗を高くすることなく、ゲート電
極４００の高さを非常に小さくすることができるので、
ゲート電極４００が倒れやすくなったり、隣り合うゲー
ト電極４００間への層間膜の埋め込みに困難が生じたり
するということを防ぐことができる。
【００３７】また、図３〜図８に示したように、ゲート
絶縁体１００の頂部であるＴＥＯＳ酸化膜１１を囲んで
いた絶縁膜３００を枠として用いてメタル２００に置き
換えることができ、しかも、絶縁膜３００を層間絶縁膜
として利用することができる。
絶縁体１００の頂部であるＴＥＯＳ酸化膜１１を囲んで
いた絶縁膜３００を枠として用いてメタル２００に置き
換えることができ、しかも、絶縁膜３００を層間絶縁膜
として利用することができる。
【００３８】さらには、メタル２００の酸化を考慮せず
に、ポリシリコン３の側壁と半導体基板１の表面のみ酸
化することができるので、従来の技術で説明したような
選択酸化を行うためには新規装置の導入が必要ない。
に、ポリシリコン３の側壁と半導体基板１の表面のみ酸
化することができるので、従来の技術で説明したような
選択酸化を行うためには新規装置の導入が必要ない。
【００３９】以上のように、実施の形態１によれば、Ｔ
ＥＯＳ酸化膜１１が除去された領域にメタル２００を形
成することにより、抵抗の低いゲート構造を得ることが
でき、引いてはその高さを抑制することができる。
ＥＯＳ酸化膜１１が除去された領域にメタル２００を形
成することにより、抵抗の低いゲート構造を得ることが
でき、引いてはその高さを抑制することができる。
【００４０】実施の形態２．実施の形態２では、図７に
おいて、窒化タングステン１３の材質を窒化タンタル
（ＴａＮ）、タングステン１４の材質を銅（Ｃｕ）１６
に置き換える。その他は、実施の形態１と同様である。
この場合でも、実施の形態１と同様の効果が得られる。
しかも、銅はタングステンの約半分の抵抗率なので、さ
らにゲート電極４００の抵抗を小さくできる。
おいて、窒化タングステン１３の材質を窒化タンタル
（ＴａＮ）、タングステン１４の材質を銅（Ｃｕ）１６
に置き換える。その他は、実施の形態１と同様である。
この場合でも、実施の形態１と同様の効果が得られる。
しかも、銅はタングステンの約半分の抵抗率なので、さ
らにゲート電極４００の抵抗を小さくできる。
【００４１】実施の形態３．実施の形態３では、図１に
おいて、ＴＥＯＳ酸化膜１１に添加されるボロンをリン
に置き換える。リンが添加されたＴＥＯＳ酸化膜１１で
も、ボロンが添加されたＴＥＯＳ酸化膜１１同様に、吸
湿性があり、気相ＨＦによって選択的に除去できる。
おいて、ＴＥＯＳ酸化膜１１に添加されるボロンをリン
に置き換える。リンが添加されたＴＥＯＳ酸化膜１１で
も、ボロンが添加されたＴＥＯＳ酸化膜１１同様に、吸
湿性があり、気相ＨＦによって選択的に除去できる。
【００４２】あるいは、リン、ボロンの両方が添加され
たＴＥＯＳ酸化膜１１でもよく、同様の効果が得られ
る。
たＴＥＯＳ酸化膜１１でもよく、同様の効果が得られ
る。
【００４３】実施の形態４．本発明の実施の形態３のゲ
ート構造の製造方法について、図９，図１０を用いて説
明する。
ート構造の製造方法について、図９，図１０を用いて説
明する。
【００４４】まず、実施の形態１と同様にして、図４に
示す構造を得る。次に、図４に示す絶縁膜３００をＣＭ
Ｐにおいて絶縁膜３００に対しエッチングレートが遅い
シリコン窒化膜（ＳｉＮ）１８（ストッパ用の絶縁膜）
で覆う（図９）。ここでは、ＴＥＯＳ酸化膜１２の膜厚
は例えば１５０ｎｍ程度であり、シリコン窒化膜１８の
膜厚は例えば２０ｎｍ程度である。
示す構造を得る。次に、図４に示す絶縁膜３００をＣＭ
Ｐにおいて絶縁膜３００に対しエッチングレートが遅い
シリコン窒化膜（ＳｉＮ）１８（ストッパ用の絶縁膜）
で覆う（図９）。ここでは、ＴＥＯＳ酸化膜１２の膜厚
は例えば１５０ｎｍ程度であり、シリコン窒化膜１８の
膜厚は例えば２０ｎｍ程度である。
【００４５】次に、図５を用いて説明したように、半導
体基板１のシリコン窒化膜１８側から平坦化処理として
ＣＭＰを行うことによって、絶縁膜３００及びシリコン
窒化膜１８を平坦化する。これによって、ゲート絶縁体
１００の頂部であるＴＥＯＳ酸化膜１１を露出させる
（図１０）。
体基板１のシリコン窒化膜１８側から平坦化処理として
ＣＭＰを行うことによって、絶縁膜３００及びシリコン
窒化膜１８を平坦化する。これによって、ゲート絶縁体
１００の頂部であるＴＥＯＳ酸化膜１１を露出させる
（図１０）。
【００４６】その後は、図６〜図８を用いて説明した工
程を行う。
程を行う。
【００４７】図９に示す構造について、ソースドレイン
領域１０の上面からＴＥＯＳ酸化膜１２とシリコン窒化
膜１８との境界までの距離Ｌ２と比較して、ソースドレ
イン領域１０の上面からＴＥＯＳ酸化膜１１の上面まで
の距離Ｌ１が短い。シリコン窒化膜１８はＴＥＯＳ酸化
膜１２と比較してＣＭＰによって研磨され難い。領域Ｌ
３は、シリコン窒化膜１８の頂部からシリコン窒化膜１
８及びＴＥＯＳ酸化膜１２の境界までの領域を示す。領
域Ｌ４は、シリコン窒化膜１８及びＴＥＯＳ酸化膜１２
の境界からシリコン窒化膜１８の主表面までの領域を示
す。領域Ｌ５は、シリコン窒化膜１８の主表面からその
主表面のシリコン窒化膜１８及びＴＥＯＳ酸化膜１２の
境界までの領域である。
領域１０の上面からＴＥＯＳ酸化膜１２とシリコン窒化
膜１８との境界までの距離Ｌ２と比較して、ソースドレ
イン領域１０の上面からＴＥＯＳ酸化膜１１の上面まで
の距離Ｌ１が短い。シリコン窒化膜１８はＴＥＯＳ酸化
膜１２と比較してＣＭＰによって研磨され難い。領域Ｌ
３は、シリコン窒化膜１８の頂部からシリコン窒化膜１
８及びＴＥＯＳ酸化膜１２の境界までの領域を示す。領
域Ｌ４は、シリコン窒化膜１８及びＴＥＯＳ酸化膜１２
の境界からシリコン窒化膜１８の主表面までの領域を示
す。領域Ｌ５は、シリコン窒化膜１８の主表面からその
主表面のシリコン窒化膜１８及びＴＥＯＳ酸化膜１２の
境界までの領域である。
【００４８】このような構造の場合、領域Ｌ５は、領域
Ｌ３，Ｌ４に含まれるシリコン窒化膜１８の量が多いの
で、最も研磨され難い。よって、実施の形態１と比較し
て、ＴＥＯＳ酸化膜１１を露出させるのに、ＣＭＰの時
間制御が容易になる。
Ｌ３，Ｌ４に含まれるシリコン窒化膜１８の量が多いの
で、最も研磨され難い。よって、実施の形態１と比較し
て、ＴＥＯＳ酸化膜１１を露出させるのに、ＣＭＰの時
間制御が容易になる。
【００４９】
【発明の効果】請求項１に記載の発明によると、第１酸
化膜が除去された領域に金属膜を形成することにより、
抵抗の低いゲート構造を得ることができ、引いてはその
高さを抑制することができる。
化膜が除去された領域に金属膜を形成することにより、
抵抗の低いゲート構造を得ることができ、引いてはその
高さを抑制することができる。
【００５０】請求項２に記載の発明によると、工程
（ｅ）における平坦化処理の制御が容易となる。
（ｅ）における平坦化処理の制御が容易となる。
【００５１】請求項３に記載の発明によると、工程
（ｆ）における気相フッ酸を用いたエッチング処理によ
って第１酸化膜を選択的に除去することができる。
（ｆ）における気相フッ酸を用いたエッチング処理によ
って第１酸化膜を選択的に除去することができる。
【図１】 本発明の実施の形態１のゲート構造の製造方
法を示す断面図である。
法を示す断面図である。
【図２】 本発明の実施の形態１のゲート構造の製造方
法を示す断面図である。
法を示す断面図である。
【図３】 本発明の実施の形態１のゲート構造の製造方
法を示す断面図である。
法を示す断面図である。
【図４】 本発明の実施の形態１のゲート構造の製造方
法を示す断面図である。
法を示す断面図である。
【図５】 本発明の実施の形態１のゲート構造の製造方
法を示す断面図である。
法を示す断面図である。
【図６】 本発明の実施の形態１のゲート構造の製造方
法を示す断面図である。
法を示す断面図である。
【図７】 本発明の実施の形態１のゲート構造の製造方
法を示す断面図である。
法を示す断面図である。
【図８】 本発明の実施の形態１のゲート構造の製造方
法を示す断面図である。
法を示す断面図である。
【図９】 本発明の実施の形態４のゲート構造の製造方
法を示す断面図である。
法を示す断面図である。
【図１０】 本発明の実施の形態４のゲート構造の製造
方法を示す断面図である。
方法を示す断面図である。
【図１１】 従来のゲート構造の製造方法を示す断面図
である。
である。
【図１２】 従来のゲート構造の製造方法を示す断面図
である。
である。
【図１３】 従来のゲート構造の製造方法を示す断面図
である。
である。
【図１４】 従来のゲート構造の製造方法を示す断面図
である。
である。
【図１５】 従来のゲート構造の製造方法を示す断面図
である。
である。
【図１６】 従来のゲート構造の製造方法を示す断面図
である。
である。
１００ ゲート絶縁体、２００ メタル、３００ 絶縁
膜。
膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 和伸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F004 AA11 BA19 DB02 DB03 DB08 DB10 DB28 EA12 EA14 EB01 EB02 EB03 FA02 5F040 DA01 EC02 EC03 EC04 EC07 EC19 EF02 FA03 FA04 FA05 FA10 FA19 FA20 FB02 FB04 FC00 FC22
Claims (3)
- 【請求項１】 （ａ）半導体基板上にゲート絶縁膜を介
して導電体を形成する工程と、 （ｂ）前記導電体の側壁を酸化する工程と、 （ｃ）前記導電体上に、第１酸化膜を形成する工程と、 （ｄ）前記第１酸化膜を覆い、第２酸化膜を形成する工
程と、 （ｅ）前記半導体基板の前記第２酸化膜側から平坦化処
理を行って前記第１酸化膜を露出する工程と、 （ｆ）前記工程（ｅ）で得られた構造に対して気相フッ
酸を用いたエッチング処理を行い、前記第１酸化膜を選
択的に除去する工程と、 （ｇ）前記第２酸化膜及び前記導電体で囲まれた領域に
金属膜を形成する工程とを備える、ゲート構造の製造方
法。 - 【請求項２】 （ｈ）前記工程（ｄ）の後、前記工程
（ｅ）の前に前記平坦化処理において前記第２酸化膜に
対しエッチングレートが遅い絶縁膜を前記第２酸化膜上
に形成する工程を更に備える、請求項１記載のゲート構
造の製造方法。 - 【請求項３】 前記第１酸化膜は２％以上の濃度で不純
物を含む、請求項１又は２記載のゲート構造の製造方
法。
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