JP2006041339A

JP2006041339A - Ｃｍｏｓ集積回路

Info

Publication number: JP2006041339A
Application number: JP2004221515A
Authority: JP
Inventors: Atsuyuki Aoyama; 敬幸青山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-07-29
Filing date: 2004-07-29
Publication date: 2006-02-09

Abstract

【課題】ＣＭＯＳ集積回路を構成するＭＯＳトランジスタに於ける閾値電圧Ｖ_thを変化させる手段として、チャネルドーピングを用いることなく、ゲート電極の仕事関数を変えることで実現し、多様な機能をもつシステムＬＳＩであっても容易に実現できるようにする。
【解決手段】各々が仕事関数を異にするゲート電極３Ａ、３Ｂ、３Ｃ、３Ｄをもつ３種類以上のＭＯＳトランジスタで構成されてなることが基本になっている。
【選択図】図１

Description

本発明は、仕事関数を異にするゲート電極をもつＭＯＳトランジスタが３種類以上作り込まれたＣＭＯＳ集積回路に関する。

従来、多用されてきたＣＭＯＳ集積回路に於いては、ＣＭＯＳデバイスを構成するｎチャネル型ＭＯＳトランジスタとして、ｎ型不純物をドーピングした多結晶Ｓｉゲート電極をもつもの、そして、同じくｐチャネル型ＭＯＳトランジスタとして、ｐ型不純物をドーピングした多結晶Ｓｉゲート電極をもつもの各々１種類、従って、仕事関数を異にする２種類のＭＯＳトランジスタを単位として構成されている。

また、このようなＣＭＯＳデバイスの閾値電圧Ｖ_thを変えるには、チャネルの不純物濃度を変えることで対応してきたのであるが、現今の、そして、将来に亙って更に微細化されるであろうトランジスタで深い閾値電圧Ｖ_thを実現するには、チャネルの不純物濃度が異常に高くなって接合リークの増加に結び付いてしまい、更にまた、チャネルの不純物濃度が高くなることは、キャリア移動度の低下、ｓ値の増大に依る駆動電流の低下を招来する。

さて、近年、システム集積回路の研究開発が盛んであり、現在、実用化されつつあるものも現れているが、実現が難しいと思われるものも数多い。その理由の一つとしては、システム集積回路には、閾値電圧Ｖ_thを異にする多種類のＣＭＯＳデバイスが必要となるのであるが、それが前記した理由に依って実現困難なことに由来している。

ところで、ＣＭＯＳデバイスに於けるｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタを作り分けるのに各ゲート電極の仕事関数を変えて実現していることは前記した通りであるが、その仕事関数を変える手段として、高融点金属に窒素を導入する発明が知られている（例えば、非特許文献１、特許文献１、特許文献２を参照。）。

然しながら、この窒素を導入した高融点金属をゲート電極に用い、仕事関数を大きく変化させようとする場合、多量の窒素を高融点金属に導入することが必要であり、また、この窒素導入高融点金属のゲート電極を加工する際、その窒素導入量に依存してエッチングレートが相違し、従って、オーバーエッチング量が異なり、ゲート絶縁膜でエッチングを停止させることができず、ゲート電極形状が変わってしまう旨の問題がある。
特開２０００−３１２９６号公報特開２０００−２５２３７１号公報アイ・イー・イー・イーエレクトロンデバイスレターズ、２３巻、１号、４９頁−５１頁（ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉｃｅＬｅｔｔｅｒｓ，ｖｏｌ．２３，ｎｏ．１，Ｐａｇｅ：４９−５１）コンファレンス：プロシーディングスオブアイ・イー・イー・イーインターナショナルエレクトロンデバイスミーティング，１９９２，３０１−３０４頁（Ｃｏｎｆｅｒｅｎｃｅ：ＰｒｏｃｅｅｄｉｎｇｓｏｆＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ，１９９２，Ｐａｇｅ：３０１−３０４インターナショナルエレクトロンデバイスミーティング１９９８．テクニカルダイジェスト７８５−７８８頁（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ１９９８．ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔＰａｇｅ：７８５−７８８）

本発明では、ＣＭＯＳ集積回路を構成するＭＯＳトランジスタに於ける閾値電圧Ｖ_thを変化させる手段として、チャネルドーピングを用いることなく、ゲート電極の仕事関数を変えることで実現し、多様な機能をもつシステムＬＳＩであっても容易に実現できるようにする。

本発明者は、１チップに閾値電圧Ｖ_thを異にする３種類以上の多種類の微細なＣＭＯＳデバイスを組み込んで多機能のＣＭＯＳ集積回路を実現するには、チャネルドーピングに依って閾値電圧Ｖ_thを設定するのは止めるべきであって、ゲート電極の仕事関数を変えるのが最良の手段であるとの結論に達したが、ゲート電極の仕事関数を変えるには種々な手段があり、例えば、金属からなるゲート電極に窒素を導入したり、また、窒素を導入するとしても、ゲート電極に直接イオン注入したり、或いは、ダマシン法を併用し、仕事関数を異にする金属をゲート電極として埋め込むなど様々な手段がある。

本発明に依るＣＭＯＳ集積回路に於いては、各々が仕事関数を異にするゲート電極をもつ３種類以上のＭＯＳトランジスタで構成されてなることが基本になっている。

前記手段を採ることに依り、従来、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタの２種類のＭＯＳトランジスタで構成されたＣＭＯＳデバイスで構成されていたＣＭＯＳ集積回路は、少なくとも３種類、また、それ以上の種類の閾値電圧Ｖ_thをもたせたＣＭＯＳデバイスで構成されるので、１チップに多種類の閾値電圧Ｖ_thをもつＣＭＯＳデバイスを作り込むことが必要なシステムＬＳＩを実現するのに好適であり、しかも、そのＣＭＯＳデバイスは、微調整を行う場合は別として、チャネルの不純物ドーピングに依って主たる閾値電圧Ｖ_thを制御することはしないから、オフ電流や駆動電流に関するデバイス特性を向上することができ、特に、閾値電圧Ｖ_thを深くしたＬＳＴＰ（ｌｏｗｓｔａｎｄｂｙｐｏｗｅｒ）のＣＭＯＳデバイスの性能は大きく向上する。

図１は同一チップに仕事関数を異にする４種類のゲート電極を形成する場合を説明する為のＣＭＯＳ集積回路を表す要部切断側面図であり、図に於いて、１はＳｉ基板、２はゲート絶縁膜、３Ａ，３Ｂ，３Ｃ，３Ｄは仕事関数を異にする金属ゲート電極をそれぞれ示している。

金属ゲート電極３Ａ・・・・に於ける金属は、例えばタンタル、タングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、クロム、ニオブ、チタンなどから選択して良く、そして、その金属には、適宜、窒素イオン（Ｎ₂ ⁺）を注入する。

ゲート電極３Ａは１×１０¹⁶cm^-2のＮ₂ ⁺を注入し、ゲート電極３Ｂは注入なし、ゲート電極３Ｃは５×１０¹⁵cm^-2のＮ₂ ⁺を注入し、ゲート電極Ｄは１×１０¹³cm^-2のＮ₂ ⁺を注入したものである。

このようなゲート電極３Ａ〜３Ｄなどを用いてＣＭＯＳデバイスを形成することで、チャネルの不純物濃度は低い状態で閾値電圧Ｖ_thを深くすることが可能である。尚、閾値電圧Ｖ_thを微調整する為、チャネルドーピングを併用することは有効である。

図２は２層構造の金属ゲート電極を形成したＣＭＯＳ集積回路を表す要部切断側面図であり、１はＳｉ基板、２はゲート絶縁膜、４Ａ，４Ｂ，４Ｃは仕事関数を異にする金属からなる１層目ゲート電極、５は共通金属（導電体）からなる２層目ゲート電極をぞれぞれ示している。尚、２層目ゲート電極５の材料は不純物含有多結晶Ｓｉであっても良い。

図２に見られるＣＭＯＳ集積回路では、仕事関数が異なる１層目ゲート電極４Ａ〜４Ｃは薄く形成され、２層目ゲート電極５は厚く形成されている。この構成にすると、２層目ゲート電極５のエッチング速度は全て同じであり、そして、１層目ゲート電極４Ａ〜４Ｃのエッチング速度は異なるのであるが、薄い為、エッチング時間に大きな差は現れず、従って、ｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタは共に略同じ所要時間でエッチングすることができる。また、形状についても、２層目ゲート電極５が共通で且つ厚い為、大きな差は現れない。

更にまた、Ｎ₂イオンを高濃度に注入する場合にも、１層目のゲート電極が薄い為、注入量が少なくて済むことになる。例えば、膜厚が１００ｎｍの金属膜に２０％〜３０％の窒素濃度となるように窒素を注入するには、１×１０¹⁷cm^-2以上の濃度にしなければならないが、膜厚が１０ｎｍであれば、１×１０¹⁶cm^-2で良い。

図３乃至図９は本発明に依る実施例１のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。

図３参照
（１）通常の技法を適用することに依り、Ｓｉ基板１１にシャロウトレンチアイソレーション（ｓｈａｌｌｏｗｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ）からなる素子分離１２を形成する。

図４参照
（２）レジストプロセスを適用することに依り、ｎ型ウエル形成予定領域をレジスト層１３で覆ってから、イオン注入法を適用することに依り、ｐ型ウエル形成予定領域に例えばボロン（Ｂ）イオンの注入を行ってｐ型ウエル１４を形成する。尚、この工程（２）及び次の工程（３）は、ウエルの導電型を定めるイオン注入であり、閾値電圧Ｖ_thを決定する為のものではない。

（３）レジストプロセスを適用することに依り、ｐ型ウエル１４をレジスト層１３で覆ってから、イオン注入法を適用することに依り、ｎ型ウエル形成予定領域に例えば砒素（Ａｓ）イオンの注入を行ってｎ型ウエル１５を形成する。

図５参照
（４）熱酸化法を適用することに依り、ＳｉＯ₂からなるゲート絶縁膜１６を形成し、次いで、ＭＯＣＶＤ（ｍｅｔａｌｏｒｇａｎｉｃｃｈｅｍｉｃａｌｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、ゲート絶縁膜１６上にゲート用金属膜１７を形成する。尚、ゲート用金属膜１７の形成には、スパッタリング法を適用しても良い。

図６参照
（５）レジストプロセスを適用することに依り、第１の仕事関数をもつゲート電極形成予定領域に開口１８Ａを開けたレジスト層１８を形成する。

（６）イオン注入法を適用することに依り、第１の仕事関数を実現するのに必要なドーズ量の窒素イオンを開口１８Ａを介してゲート用金属膜１７に注入する。

図７参照
（７）レジスト層１８を剥離し、改めてレジストプロセスを適用することに依り、第２の仕事関数をもつゲート電極形成予定領域に開口１９Ａを開けたレジスト層１９を形成する。

（８）イオン注入法を適用することに依り、第２の仕事関数を実現するのに必要なドーズ量の窒素イオンを開口１９Ａを介してゲート用金属膜１７に注入する。

図８参照
（９）レジスト層１９を剥離し、改めてレジストプロセスを適用することに依り、第３の仕事関数をもつゲート電極形成予定領域に開口２０Ａを開けたレジスト層２０を形成する。

（１０）イオン注入法を適用することに依り、第３の仕事関数を実現するのに必要なドーズ量の窒素イオンを開口２０Ａを介してゲート用金属膜１７に注入する。

図９参照

（１１）通常の技法を適用することに依り、ゲート用金属膜１７、ゲート絶縁膜１６をゲート電極パターンにパターニングし、第１の仕事関数をもつゲート電極Ｇ１、第２の仕事関数をもつゲート電極Ｇ２、第３の仕事関数をもつゲート電極Ｇ３、第４の仕事関数をもつゲート電極Ｇ４を形成する。尚、第４の仕事関数をもつゲート電極Ｇ４は、窒素イオンを注入していないので、ゲート用金属膜１７自体の仕事関数をもつものとなっている。

（１２）この後、通常の通り、エクステンションソース及びエクステンションドレインの形成、サイドウォールの形成、コンタクトソース及びコンタクトドレインの形成、活性化を行って閾値電圧Ｖ_thを異にする２種類のｐチャネル型ＭＯＳトランジスタ及び閾値電圧Ｖ_thを異にする２種類のｎチャネル型ＭＯＳトランジスタが得られるので、これ等を組み合わせる金属配線、層間絶縁膜などを形成してＣＭＯＳ集積回路を完成する。

前記説明した（６）、（８）、（１０）の工程で用いた窒素イオンは、Ｎ⁺、Ｎ₂ ⁺の何れでも良く、また、その他、窒素を含んだ分子イオンであっても良い。

図１０は本発明に依る実施例２のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図であり、以下、図を参照しつつ説明する。尚、図１０は実施例１に於ける図６乃至図７を用いた説明に相当する。

図１０参照
（１）ゲート用金属膜１７を形成した後、スパッタリング法及びリソグラフィ法を適用することに依り、仕事関数を変化させたゲート電極の形成予定領域に例えばＴｉＮ膜など窒素を含有した被膜２１を形成する。

（２）固相−固相拡散法を適用することに依り、被膜２１を熱処理して窒素をゲート用金属膜１７中に拡散することで、ゲート金属膜１７の仕事関数を変化させる。

ところで、ＭＯＳトランジスタのゲート電極を形成する際、ダマシン法を適用することが知られている（例えば、非特許文献２、非特許文献３を参照。）。

この方法でＭＯＳトランジスタを作製する場合、通常の通り、Ｓｉ基板に素子分離を形成し、活性領域にｐ型ウエル及びｎ型ウエルを形成し、ゲート（ダミー）を形成し、エクステンションソース及びエクステンションドレインを形成し、サイドウォールを形成し、コンタクトソース及びコンタクトドレインを形成する。ここまでは、通常のＭＯＳトランジスタの製造プロセスであるが、この後、層間絶縁膜で全面を覆い、その層間絶縁膜をＣＭＰ法を適用して平面研磨し、ゲートの頂面を表出させ、ゲートを除去し、その痕跡に生成された開口内も含めてゲート絶縁膜及びゲート金属膜を形成し、ゲート金属膜及びゲート絶縁膜を例えばＲＩＥ法を適用して加工したり、或いは、ＣＭＰ法を適用して削り落とすなどして完成する。尚、当初、形成したゲートは、ダミーゲートであり、多結晶Ｓｉ、ＳｉＮなど、選択性があるエッチング液で容易に除去可能な材料を用いるものである。

さて、前記説明したダマシン法に依る金属ゲート電極の製造方法を本発明のＣＭＯＳ集積回路を製造する場合に適用した場合、工程数は多くなるが、別な面、例えば仕事関数が制御されたゲート金属材料を予め大量に用意しておき、必要に応じ、そこから選択して使用することができるなど有利な点もあるので、以下、これを実施例３として説明する。

図１１乃至図１４は本発明に依る実施例３のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図３乃至図１０に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。

実施例３のＣＭＯＳ集積回路を製造する技術は、基本的に前記説明したダマシン法を用いる従来の技術と変わりないのであるが、仕事関数を異にするゲート電極の種類に対応して、例えば、図１１に見られるようにゲート電極の高さを変えることが必要であり、ここでは、仕事関数を異にするゲート電極の種類は４種類である。

図１１参照
（１）図には、高さが異なるダミーゲート電極が形成され、その上を層間絶縁膜２２の覆った状態のＣＭＯＳ集積回路が示されている。ここで、ダミーのゲート電極を構成する材料は、前記したように選択性をもつエッチング液で容易にエッチングすることが可能な例えば多結晶ＳｉやＳｉＮを用いる。

（２）ＣＭＰ法を適用することに依り、層間絶縁膜２２の研磨を行って最も高いダミーゲート電極の頂面を表出させる。

図１２参照
（３）選択的エッチング液中に浸漬し、最も高いダミーゲート電極を溶解除去してゲート電極形成用開口を形成する。

（４）ＭＯＣＶＤ法を適用することに依り、前記ゲート電極形成用開口を埋める第１の仕事関数をもつゲート金属膜２３を形成する。

図１３参照（５）ＣＭＰ法を適用することに依り、ゲート金属膜２３の研磨を行って、前記ゲート電極形成用開口を埋めた部分を残して他を除去する。この工程を経ることで前記ゲート電極形成用開口に第１の仕事関数をもつゲート電極Ｇ５が形成され、また、次に高いダミーゲート電極の頂面が表出される。

図１４参照
（６）前記工程（３）、（４）、（５）と同じ工程を実施して第２の仕事関数をもつゲート電極Ｇ６を形成し、また、この工程を繰り返して第３の仕事関数をもつゲート電極Ｇ７を形成し、更にまた、第４の仕事関数をもつゲート電極Ｇ８を形成する。

実施例３に於いては、ダミーゲート電極を丈が高い順に研磨してから除去し、実際のゲート電極に変えてゆく工程を採っているので、ある仕事関数をもつゲート電極を形成する際、その工程が先に形成されているゲート電極に悪影響を及ぼすような場合には、先に形成されたゲート電極に保護膜を形成してから工程を実施すれば良い。

前記説明したダマシン法を応用した実施例３では、工程数が多くなることは避けられない。そこで、システムＬＳＩ中のある回路部分は実施例３を適用して作製し、他の回路部分では実施例１で説明したようにゲート電極に所要の仕事関数に対応して窒素イオンを注入する手段を適用しても良い。

図１５及び図１６は本発明に依る実施例４のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図３乃至図１４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。

実施例４は、実施例１として説明したゲート電極の形成手段とダマシン法に依るゲート電極の形成手段を結合して構成されるゲート電極に関するものであり、実施例３の場合とは異なり、ゲート電極の高さは全て均一にして良い。

図１５参照
（１）図示のＣＭＯＳ集積回路は、高さが均一なダミーゲート電極を除去し、その痕跡である開口内を含めて全面にゲート絶縁膜１６及びゲート用金属膜を積層形成し、そのゲート用金属膜を加工してゲート電極Ｇ５、Ｇ６、Ｇ７、Ｇ８を形成した状態にある。

（２）レジストプロセスを適用することに依り、ゲート電極Ｇ５乃至Ｇ８のうち、第１の仕事関数をもつゲート電極に変換したいゲート電極、例えば、ゲート電極Ｇ５を含む領域に開口２４Ａをもつレジスト層２４を形成する。

（３）イオン注入法を適用することに依り、第１の仕事関数を実現するのに必要なドーズ量の窒素イオンを開口２４Ａを介してゲート電極Ｇ５を含む領域に注入する。

図１６参照
（４）レジスト膜２４を剥離し、改めてレジストプロセスを適用することに依り、第２の仕事関数をもつゲート電極に変換したいゲート電極Ｇ６を含む領域に開口２５Ａをもつレジスト層２５を形成する。

（５）イオン注入法を適用することに依り、第２の仕事関数を実現するのに必要なドーズ量の窒素イオンを開口２５Ａを介してゲート電極Ｇ６を含む領域に注入する。

このように、実施例１と実施例３とを組み合わせることで、閾値電圧Ｖ_thを異にする多種類のＭＯＳトランジスタを含む集積回路からなるシステムＬＳＩを容易に作製することが可能になる。

実施例４では、ゲート電極の仕事関数を変化させる為、窒素イオンを注入したが、これは、実施例２と同様、固相−固相拡散法を適用して実現することもできる。

図１７は本発明に依る実施例５のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図であり、以下、図を参照しつつ説明する。

図１７参照
（１）ゲート電極Ｇ５、Ｇ６、Ｇ７、Ｇ８を形成した後、スパッタリング法及びリソグラフィ法を適用することに依り、仕事関数を変化させたいゲート電極、例えばゲート電極Ｇ５が位置する領域に例えばＴｉＮ膜など窒素を含有した被膜２６を形成する。

（２）固相−固相拡散法を適用することに依り、被膜２６を熱処理して窒素をゲート電極Ｇ５中に拡散することで、その仕事関数を変化させる。

本発明に於いては、前記説明した実施例を含め、多くの形態で実施することができ、以下、それを付記として例示する。

（付記１）
各々が仕事関数を異にするゲート電極をもつ３種類以上のＭＯＳトランジスタで構成されてなること
を特徴とするＣＭＯＳ集積回路。

（付記２）
ゲート電極が２層で構成され、ゲート絶縁膜との界面側の層は所要の仕事関数をもつ金属薄層からなり、又、その金属薄層に積層された層はその金属薄層に比較して厚く且つ全て共通の導体層であること
を特徴とする（付記１）記載のＣＭＯＳ集積回路。

（付記３）
仕事関数を異にするゲート電極は注入されたイオンの種類で仕事関数が変えられたものであること
を特徴とする（付記１）或いは（付記２）記載のＣＭＯＳ集積回路。

（付記４）
仕事関数を異にするゲート電極は注入されたイオンの量で仕事関数が変えられたものであること
を特徴とする（付記１）或いは（付記２）記載のＣＭＯＳ集積回路。

（付記５）
仕事関数を異にするゲート電極をそれぞれ異種の金属を用いて構成したこと
を特徴とする（付記１）或いは（付記２）記載のＣＭＯＳ集積回路。

（付記６）
第１の領域の第１の拡散層と、
前記１の拡散層の不純物濃度とほぼ等しい不純物濃度を有する、第２の領域の第２の拡散層と、
前記第１の領域、第２の領域にそれぞれ形成され、ゲートがメタルであり、かつ仕事関数が異なるゲート電極と、
を有するＭＯＳトランジスタで構成されてなること
を特徴とするＣＭＯＳ集積回路。

同一チップに仕事関数を異にする４種類のゲート電極を形成する場合を説明する為のＣＭＯＳ集積回路を表す要部切断側面図である。２層構造の金属ゲート電極を形成したＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例１のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例１のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例１のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例１のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例１のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例１のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例１のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例２のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例３のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例３のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例３のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例３のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例４のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例４のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。本発明に依る実施例５のＣＭＯＳ集積回路を製造する工程を説明する為の工程要所に於けるＣＭＯＳ集積回路を表す要部切断側面図である。

符号の説明

１Ｓｉ基板
２ゲート絶縁膜
３Ａ乃至３Ｄ仕事関数を異にする金属ゲート電極

Claims

各々が仕事関数を異にするゲート電極をもつ３種類以上のＭＯＳトランジスタで構成されてなること
を特徴とするＣＭＯＳ集積回路。
ゲート電極が２層で構成され、ゲート絶縁膜との界面側の層は所要の仕事関数をもつ金属薄層からなり、又、その金属薄層に積層された層はその金属薄層に比較して厚く且つ全て共通の導体層であること
を特徴とする請求項１記載のＣＭＯＳ集積回路。
仕事関数を異にするゲート電極は注入されたイオンの種類で仕事関数が変えられたものであること
を特徴とする請求項１或いは請求項２記載のＣＭＯＳ集積回路。
仕事関数を異にするゲート電極は注入されたイオンの量で仕事関数が変えられたものであること
を特徴とする請求項１或いは請求項２記載のＣＭＯＳ集積回路。
第１の領域の第１の拡散層と、
前記１の拡散層の不純物濃度とほぼ等しい不純物濃度を有する、第２の領域の第２の拡散層と、
前記第１の領域、第２の領域にそれぞれ形成され、ゲートがメタルであり、かつ仕事関数が異なるゲート電極と、
を有するＭＯＳトランジスタで構成されてなること
を特徴とするＣＭＯＳ集積回路。