JPH11261071A - ゲート電極およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極の主部を構成するｎ⁺ Ｐｏｌｙ−
Ｓｉ膜の側壁に直接にｐ⁺ Ｐｏｌｙ−Ｓｉ側壁部が形成
されているため、熱処理を行うと不純物の相互拡散が起
こり、ゲート電極の仕事関数プロファイルの制御ができ
なくなる。 【解決手段】 ゲート電極の主部１３を構成するｎ⁺ タ
イプのＰｏｌｙ−Ｓｉ膜１１とその側壁に形成されてい
るゲート電極の副部１５を構成するｐ⁺ Ｐｏｌｙ−Ｓｉ
とのように、仕事関数が異なる複数の材料を電気的に接
続してなるゲート電極１０において、仕事関数が異なる
材料間の界面、すなわちゲート電極の主部１３とゲート
電極の副部１５との界面に、不純物および構成元素のう
ちの少なくとも１種の拡散を防止する拡散防止層１４を
備えたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に用い
られるゲート電極およびその製造方法に関し、詳しく
は、仕事関数が異なる複数の材料を電気的に接続してな
るゲート電極において、仕事関数差を利用して、ＭＩＳ
トランジスタ等の短チャネル効果を抑制するようにした
ゲート電極およびその製造方法に関する。

【０００２】

【従来の技術】従来、バルクシリコン基板上に形成され
たＭＯＳトランジスタのしきい値Ｖthは、チャネル部の
不純物濃度により制御する方法が一般的である。そして
０．３５μｍ程度のデザインルールのＬＳＩまでは、イ
オン注入技術と短時間熱処理とを駆使したチャネルの不
純物プロファイルの制御により、比較的良好にＶthが制
御されてきた。ところが、デザインルールが０．１８μ
ｍまたはそれ以降の世代のトランジスタにおいては、チ
ャネルの不純物量によりＶthを制御する方法ではチャネ
ル長が短くなるにつれて１個あたりのトランジスタのＶ
th制御に寄与する不純物の絶対数が少なくなり、統計的
ゆらぎが相対的に無視できなくなることが指摘されはじ
めている（Symp.on VLSI Technology,"Performance Flu
ctuationsof 0.10 μｍ MOSFETs-Limitation of 0.1μ
ｍ ULSIs"(USA),(1994)T.Mizuno etal.参照）。上記説
明したようなチャネル部の不純物濃度でＶthを制御する
のではなく、ゲート電極の仕事関数によりトランジスタ
のＶthを制御する技術が将来の微細デバイス対応のプロ
セスとして要求されはじめている。

【０００３】一方、完全空乏型のＳＯＩ（Silicon on I
nsulator）トランジスタにおいては、０．５０μｍ程度
までのデザインルールのトランジスタでさえも、原理的
にチャネルの不純物濃度によるＶth制御は、その制御範
囲に限界を来している。

【０００４】また、従来のトランジスタでは、いわゆる
ポケットイオンインプランテーションなる方法によりチ
ャネルの不純物を制御することによって、短チャネル効
果によるトランジスタのＶthの低下をある程度は抑制す
ることができる。一方、ゲート電極の仕事関数によりＶ
thを制御するトランジスタでは、上記ポケットイオンイ
ンプランテーションによる方法が使用できない。その結
果、ゲート長Ｌｇの低下にともなってＶthが急激に低下
することになる。

【０００５】バルクシリコン基板上に作製されたデバイ
スでは、ゲート電極の仕事関数によりトランジスタのＶ
thを制御しつつも、ポケットイオンインプランテーショ
ンなる短チャネル効果の抑制技術も場合によっては併用
することも考えられる。この方法も、トランジスタの微
細化につれてポケットイオンインプランテーション部の
不純物に対して不純物濃度のゆらぎの影響が生じること
になり、いつまでもこの方法によって対処することには
無理がある。また、薄膜ＳＯＩトランジスタにポケット
イオンインプランテーションの技術を使用するために
は、不純物濃度プロファイルの急峻な制御が必要とな
る。そのため、より微細化してチャネル部が薄膜化する
ＳＯＩトランジスタでは、技術的に高度となり、実質的
に実現が困難となる。

【０００６】これに対して、チャネル方向に仕事関数が
異なる材料を電気的に接続したゲート電極を用いて、ト
ランジスタの短チャネル効果の抑制を図る提案が特開平
６−２３２３８９号公報に開示されている。この技術に
よれば、例えばｎ−ＭＯＳトランジスタでは、チャネル
の中央付近の上部に形成される材料よりも仕事関数が高
い材料でゲート電極の側壁部を構成することで、効果的
にトランジスタの短チャネル効果を抑制するとしてい
る。

【０００７】

【発明が解決しようとする課題】しかしながら、図６に
示すように、ｎ⁺ Ｐｏｌｙ−Ｓｉ膜１１１とその側壁に
形成されているｐ⁺ Ｐｏｌｙ−Ｓｉ側壁部１１２との組
み合わせのように、半導体中に導入される不純物の種類
やドーズ量により仕事関数を制御して、異なる仕事関数
を有する材料同士を単に直接接続した構成のゲート電極
１１０では、ゲート電極１１０の形成中もしくはこのゲ
ート電極１１０に不純物を導入した後に行われる活性化
のための熱処理中に、不純物が相互に異なる仕事関数の
Ｐｏｌｙ−Ｓｉ間を拡散することになる。このことによ
り、完成したゲート電極１１０の仕事関数のプロファイ
ルを設計値通りに制御することが難しくなる。なお、上
記同様のゲート電極構造は特開平６−２３２３８９号公
報に開示されている。また、上記図６に示したゲート電
極１１０は、ＳＯＩ（Silicon on Insulator）１０１上
にゲート酸化膜１０２を介して形成されているもので、
ｎ⁺ Ｐｏｌｙ−Ｓｉ膜１１１上にはＷＳｉ_x 膜１１３が
形成されていているものである。

【０００８】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされたゲート電極およびその製造方法で
あり、本発明のゲート電極は、仕事関数が異なる複数の
材料を電気的に接続してなるものであって、仕事関数が
異なる材料間の界面に、不純物および構成元素のうちの
少なくとも１種の拡散を防止する拡散防止層が備えられ
ているものである。

【０００９】上記ゲート電極では、仕事関数が異なる材
料の界面に、不純物および構成元素のうちの少なくとも
１種の拡散を防止する拡散防止層が備えられていること
から、仕事関数が異なる材料間での不純物や構成元素の
拡散が防止される。そのため、ゲート電極中に導入され
ている不純物を活性化する熱処理を行っても、仕事関数
が異なる材料間での不純物の相互拡散や構成元素等の相
互拡散（例えば仕事関数が異なる材料間の固相反応）が
起こらない。したがって、ゲート電極の仕事関数のプロ
ファイルはゲート電極を形成した直後の状態に維持され
るので、ゲート電極はその加工形状の通りに仕事関数プ
ロファイルが制御されたものとなる。したがって、ゲー
ト電極は、高い精度の仕事関数プロファイルを有するも
のとなる。

【００１０】本発明のゲート電極の製造方法は、仕事関
数が異なる複数の材料を接続させてゲート電極を形成す
る製造方法であって、仕事関数が異なる材料間の界面と
なる面に、不純物および構成元素のうちの少なくとも１
種の拡散を防止する拡散防止層を形成する工程を備えて
いる。

【００１１】上記ゲート電極の製造方法では、仕事関数
が異なる材料間の界面に、不純物および構成元素のうち
の少なくとも１種の拡散を防止する拡散防止層を形成す
る工程を備えていることから、上記拡散防止層が形成さ
れた後は仕事関数が異なる材料間での不純物の相互拡散
や構成元素の相互拡散（例えば仕事関数が異なる材料間
の固相反応）が拡散防止層により防止される。そのた
め、例えば、ゲート電極へ不純物を導入した後にその不
純物を活性化する熱処理を行っても、仕事関数が異なる
材料同士の間で不純物や構成元素等の拡散は起こらな
い。したがって、ゲート電極の仕事関数のプロファイル
は拡散防止層によってゲート電極を形成した直後の状態
に維持され、ゲート電極においては精密な仕事関数プロ
ファイルの制御が可能となる。

【００１２】

【発明の実施の形態】本発明のゲート電極に係わる第１
の実施の形態を、図１の概略構成断面図によって説明す
る。図１では、本発明の構成をＭＯＳ型の半導体装置の
ゲート電極に適用した一例を示す。

【００１３】図１に示すように、ＳＯＩ基板１（ＳＯＩ
層２の膜厚は例えば５０ｎｍ程度またはそれ以下）上に
ゲート酸化膜３（膜厚は例えば５ｎｍ程度またはそれ以
下）が形成されている。このゲート酸化膜３上には、下
層にポリシリコン（以下Ｐｏｌｙ−Ｓｉと記す）膜１１
が形成され、その上層にタングステンシリサイド（以
下、ＷＳｉ_x と記す）膜１２が形成されて、２層構造の
ゲート電極の主部１３が構成されている。それぞれの膜
厚は、ＷＳｉ_x 膜１２が例えば７０ｎｍであり、Ｐｏｌ
ｙ−Ｓｉ膜１１が例えば７０ｎｍである。また、Ｐｏｌ
ｙ−Ｓｉ膜１１中には、濃度で５×１０²⁰個／ｃｍ³ 程
度のリンがドーピングされていて、Ｐｏｌｙ−Ｓｉ膜１
１は完全に導体（ｎ⁺ Ｐｏｌｙ−Ｓｉ）となっている。

【００１４】また、上記ゲート電極の主部１３の側壁部
には、自己整合的に拡散防止層１４となる窒化膜が、例
えば窒化タングステンシリサイド（ＷＳｉＮ）および窒
化シリコン（ＳｉＮ）で形成されていて、この拡散防止
層１４を介して上記ゲート電極の主部１３の側壁にゲー
ト電極の副部１５が例えばＰｏｌｙ−Ｓｉにて、ゲート
電極の主部１３に対して自己整合的に形成されている。
このゲート電極の副部１５のＰｏｌｙ−Ｓｉは、濃度で
例えば３×１０²⁰個／ｃｍ³ 程度のホウ素がドーピング
されていて、ゲート電極の主部１３のポリサイドの下層
とは逆の伝導タイプ（ｐ⁺ Ｐｏｌｙ−Ｓｉ）となってい
る。またゲート電極の副部１５であるｐ⁺ Ｐｏｌｙ−Ｓ
ｉの幅は、例えば５０ｎｍ程度またはそれ以下となって
いる。

【００１５】さらに、ゲート電極の主部１３の最上層部
には、窒化膜を自己整合的に形成するときに形成される
ＷＳｉＮ膜１６が形成されていて、外からの不純物のゲ
ート電極の主部１３の内部への拡散を完全に防止してい
る。このように、ゲート電極１０が構成されている。

【００１６】上記ゲート電極１０では、仕事関数が異な
る材料で形成されたゲート電極の主部１３と、その側壁
部に設けたゲート電極の副部１５との間に、窒化膜から
なる拡散防止層１４が形成されていることから、ゲート
電極の主部１３とゲート電極の副部１５との間での不純
物や構成元素の拡散が防止される。そのため、ゲート電
極１０への不純物導入後に、その不純物を活性化するた
めの熱処理を行っても、ゲート電極の主部１３中のリン
およびゲート電極の副部１５中のホウ素が相互に拡散す
ることはない。したがって、ゲート電極１０の仕事関数
のプロファイルは、ゲート電極１０を形成した直後の状
態に維持される。

【００１７】以上のことからしてに、ゲート電極１０
は、その加工形状の通りに仕事関数プロファイルが制御
されたものとなるので、高い精度の仕事関数プロファイ
ルを有するものとなっている。

【００１８】次に本発明のゲート電極に係わる第２の実
施の形態を、図２の概略構成断面図によって説明する。
図２では、本発明の構成をＭＯＳ型の半導体装置のゲー
ト電極に適用した一例を示し、前記図１によって説明し
た構成部品と同様のものには同一の符号を付与する。

【００１９】図２に示すように、前記図１によって説明
したＭＯＳ型半導体装置のゲート電極と同様に、ＳＯＩ
基板１のＳＯＩ層２上にゲート酸化膜３が形成されてい
る。このゲート酸化膜３上には、下層にＰｏｌｙ−Ｓｉ
膜１１が形成され、その上に不純物の拡散を防止する拡
散防止層１７が例えば窒化膜で形成されている。さらに
その拡散防止層１７上にＷＳｉ_x 膜１２が形成されて、
いわゆるポリサイド構造のゲート電極の主部１３が形成
されている。また、Ｐｏｌｙ−Ｓｉ膜１１中には、濃度
で５×１０²⁰個／ｃｍ³ 程度のリンがドーピングされて
いて、完全に導体のｎ⁺ Ｐｏｌｙ−Ｓｉとなっている。

【００２０】また、ゲート電極の主部１３の側壁部に
は、自己整合的に窒化膜からなる拡散防止層１４が形成
されていて、この拡散防止層１４を介して上記ゲート電
極の主部１３の側壁にゲート電極の副部１５が例えばＰ
ｏｌｙ−Ｓｉで、ゲート電極の主部１３に対して自己整
合的に形成されている。このゲート電極の副部１５のＰ
ｏｌｙ−Ｓｉは、濃度で例えば３×１０²⁰個／ｃｍ³ 程
度のホウ素がドーピングされていて、ｐ⁺ Ｐｏｌｙ−Ｓ
ｉとなっている。

【００２１】さらに、ゲート電極の主部１３の最上層部
には、拡散防止層１４となる窒化膜を自己整合的に形成
するときに生成されるＷＳｉＮ膜１６が形成されてい
て、外からの不純物のゲート電極の主部１３内部への拡
散を完全に防止している。このように、ゲート電極２０
が構成されている。

【００２２】上記ゲート電極２０では、前記第１の実施
の形態で説明したゲート電極と同様に、仕事関数が異な
る材料で形成されたゲート電極の主部１３と、その側壁
部に設けたゲート電極の副部１５との間に、窒化膜から
なる拡散防止層１４が形成されていることから、ゲート
電極の主部１３とゲート電極の副部１５との間での不純
物や構成元素の拡散が防止される。そのため、ゲート電
極２０への不純物導入後に、その不純物を活性化するた
めの熱処理を行っても、ゲート電極の主部１３中のリン
およびゲート電極の副部１５中のホウ素が相互に拡散す
ることはない。したがって、ゲート電極２０の仕事関数
のプロファイルは、ゲート電極２０を形成した直後の状
態に維持されている。

【００２３】またゲート電極の主部１３の内部となる部
分、すなわち、Ｐｏｌｙ−Ｓｉ膜１１とＷＳｉ_x 膜１２
との間には不純物に対する拡散防止層１７が形成されて
いることから、ゲート電極の副部１５への不純物導入を
イオンの打ち分けと熱処理による拡散とによって行う場
合に、この不純物がゲート電極の主部１３のゲート酸化
膜３との界面付近に到達するのを拡散防止層１７が防
ぐ。もちろん、イオン注入条件によっては、前記図１の
構成のゲート電極であっても効果は期待できるが、ゲー
ト電極の副部１５をエッチバック等によって形成すると
き、ゲート電極の主部１３の最上層に自己整合的に形成
されたＷＳｉＮ膜１６がこのエッチバック中にエッチン
グされた場合であっても、ゲート電極の主部１３の内部
に形成されている拡散防止層１７により、仕事関数のプ
ロファイルマージンを拡大することが可能になる。

【００２４】以上のことからしてに、ゲート電極２０
は、その加工形状の通りに仕事関数プロファイルが制御
されにものとなるので、高い精度の仕事関数プロファイ
ルを有するものとなっている。

【００２５】次に本発明のゲート電極に係わる第３の実
施の形態を、図３の概略構成断面図によって説明する。
図３では、本発明の構成をＭＯＳ型の半導体装置のゲー
ト電極に適用した一例を示し、前記図１によって接続し
た構成部品と同様のものには同一の符号を付与する。

【００２６】図３に示すように、前記図１によって説明
したＭＯＳ型半導体装置のゲート電極と同様に、ＳＯＩ
基板１のＳＯＩ層２上にゲート酸化膜３が形成されてい
る。このゲート酸化膜３上には、下層にＰｏｌｙ−Ｓｉ
膜１１が形成され、その上層にＷＳｉ_x 膜１２が形成さ
れて、２層構造のゲート電極の主部１３が構成されてい
る。また、上記Ｐｏｌｙ−Ｓｉ膜１１は、濃度で例えば
５×１０²⁰個／ｃｍ³程度のリンがドーピングされてい
て、完全に導体のｎ⁺ Ｐｏｌｙ−Ｓｉとなっている。さ
らにゲート電極の主部１３の上部には窒化シリコン（Ｓ
ｉ₃ Ｎ₄ ）膜（膜厚が例えば１５０ｎｍまたはそれ以
下）からなるオフセット絶縁膜１８が形成されている。

【００２７】また、ゲート電極の主部１３の側壁部に
は、自己整合的に窒化膜からなる拡散防止層１４が形成
１れていて、この拡散防止層１４を介して上記ゲート電
極の主部１３の側壁にゲート電極の副部１５が例えばＰ
ｏｌｙ−Ｓｉで、ゲート電極の主部１３に対して自己整
合的に形成されている。このゲート電極の副部１５のＰ
ｏｌｙ−Ｓｉは、濃度で例えば３×１０²⁰個／ｃｍ³ 程
度のホウ素がドーピングされていて、ｐ⁺ Ｐｏｌｙ−Ｓ
ｉとなっている。このように、ゲート電極３０が構成さ
れている。

【００２８】上記ゲート電極３０では、前記第１の実施
の形態で説明したゲート電極と同様に、仕事関数が異な
る材料で形成されたゲート電極の主部１３と、その側壁
部に設けたゲート電極の副部１５との間に、窒化膜から
なる拡散防止層１４が形成されていることから、ゲート
電極の主部１３とゲート電極の副部１５との間での不純
物や構成元素の拡散が防止される。そのため、ゲート電
極３０の形成中、およびゲート電極３０への不純物導入
後に、その不純物を活性化するための熱処理を行って
も、ゲート電極の主部１３中のリンおよびゲート電極の
副部１５中のホウ素が相互に拡散することはない。した
がって、ゲート電極３０の仕事関数のプロファイルは、
ゲート電極３０を形成した直後の状態に維持されてい
る。

【００２９】また、ゲート電極の主部１３の上部に窒化
膜からなるオフセット絶縁膜１８が形成されていること
から、拡散層（図示省略）を形成する際に行うイオン注
入のイオンがゲート電極の主部１３中に注入されるのが
防止される。このような構造とすることにより、例えば
拡散層に注入にされるイオン種とゲート電極の主部１３
にドーピングされるイオン種とが異なる場合であっても
問題なく半導体装置を作製することが可能になる。

【００３０】以上のことからしてに、ゲート電極３０
は、その加工形状の通りに仕事関数プロファイルが制御
されるものとなるので、高い精度の仕事関数プロファイ
ルを有するものとなっている。さらにこの第３の実施の
形態では、オフセット絶縁膜１８によってゲート電極の
主部１３の上部からの不純物の拡散も抑制されるので、
前記図２に示したように、ゲート電極の主部１３の内部
に拡散防止層１７を形成する必要はなくなる。このよう
に、オフセット絶縁膜１８は拡散防止層としての機能も
果たす。

【００３１】上記第１〜第３の実施の形態で説明した拡
散防止層１４，１７は、例えば金属の窒化物のような導
電体により構成されていることが好ましが、十分に薄い
窒化シリコン膜のようなトンネル効果による伝導性を利
用するような材料であってもよい。

【００３２】上記第１〜第３の実施の形態では、ＳＯＩ
基板１のＳＯＩ層２上に形成されたＭＯＳ型の半導体装
置のゲート電極１０，２０，３０について説明したが、
バルクの半導体基板上に形成された半導体装置のゲート
電極に対しても同様の構成を採用することが可能であ
る。

【００３３】また、仕事関数が異なる複数の材料で形成
されるゲート電極の主部１３の下層（上記各実施の形態
ではＰｏｌｙ−Ｓｉ膜１１に相当する部分）とゲート電
極の副部１５とは、上記説明したように互いに異なる伝
導タイプの不純物がドーピングされているＰｏｌｙ−Ｓ
ｉで形成してもよく、もしくは互いに異なる濃度に不純
物がドーピングされているＰｏｌｙ−Ｓｉで形成しても
よい。

【００３４】または、互いに異なる種類の金属もしくは
金属シリサイドで形成してもよい。または、互いに異な
る伝導タイプの不純物がドーピングされている金属シリ
サイドで形成してもよく、もしくは互いに異なる濃度に
不純物がドーピングされている金属シリサイドで形成し
てもよい。または、一方を不純物がドーピングされてい
ないノンドープト金属シリサイドで形成し、他方を不純
物がドーピングされている金属シリサイドで形成しても
よい。

【００３５】または、一方を不純物がドーピングされた
ポリシリコンで形成し、他方を金属シリサイドもしくは
金属で形成してもよい。または、一方を金属シリサイド
で形成し、他方を金属で形成してもよい。

【００３６】上記説明したゲート電極の主部１３の下層
およびゲート電極の副部１５に用いる金属は例えば高融
点金属があり、金属シリサイドは例えば高融点金属シリ
サイドである。

【００３７】具体的には、ゲート電極の主部１３を構成
する材料には、ｎ⁺ Ｐｏｌｙ−Ｓｉ、ｐ⁺ Ｐｏｌｙ−Ｓ
ｉ、金属（例えば高融点金属）および金属シリサイド
（例えば高融点金属シリサイド）のうちの単層、もしく
はこれらの材料のうちの複数種を組み合わせて成る積層
構成のものを用いることが可能である。さらにゲート電
極の副部１５を構成する材料も、ｎ⁺ Ｐｏｌｙ−Ｓｉ、
ｐ⁺ Ｐｏｌｙ−Ｓｉ、金属（例えば高融点金属）および
金属シリサイド（例えば高融点金属シリサイド）のうち
の単層、もしくはこれらの材料のうちの複数種を組み合
わせて成る積層構成のものを用いることが可能である。

【００３８】さらに、上記拡散防止層１４，１７は、上
記ＷＳｉＮ、ＳｉＮの他に、窒化チタン（ＴｉＮ）、窒
化タングステン（ＷＮ）等の高融点金属窒化物で形成さ
れていてもよい。

【００３９】次に本発明のゲート電極の製造方法に係わ
る実施の形態を、図４〜図５の製造工程図によって説明
する。図４〜図５は、一例として、前記図３で説明した
構成のゲート電極の製造方法を断面図で示し、前記図１
〜図３によって説明した構成部品と同様のものには同一
の符号を付与する。

【００４０】図４の（１）に示すように、シリコン基板
４上に酸化シリコン膜５が形成され、その酸化シリコン
膜５の上層の一部分にＳＯＩ層２が形成された構成のＳ
ＯＩ基板１を用いる。このＳＯＩ基板１は、例えば張り
合わせとストッパ層を用いた選択研磨により作製された
ものであり、ＳＯＩ基板１の形成時に、すでに素子分離
が成されているものである。

【００４１】以下に、通常の張り合わせ基板の作製方法
を図には示さないで説明する。まず、シリコン基板（Ａ
基板）に段差を形成する。次いで段差を埋め込む状態に
酸化シリコン膜を形成する。さらに張り合わせのＰｏｌ
ｙ−Ｓｉ膜を形成する。そしてこのＰｏｌｙ−Ｓｉ膜の
表面を研磨して平坦化する。次いで上記Ａ基板と支持基
板（Ｂ基板）との張り合わせを行った後、熱処理を行
う。その後、上記Ａ基板を研削・研磨する。さらに上記
酸化シリコン膜をストッパとした選択研磨によりＳＯＩ
層（シリコン層）を形成して、上記ＳＯＩ基板が形成さ
れる。このように形成されたＳＯＩ層はすでに素子分離
されている。

【００４２】次いで図４の（２）に示すように、ＳＯＩ
層２上にゲート酸化膜３を成長させた後、タングステン
ポリサイド構造を形成する。すなわち、Ｐｏｌｙ−Ｓｉ
膜１１を例えば７０ｎｍの厚さに形成した後、続いてＷ
Ｓｉ_x 膜１２を例えば７０ｎｍの厚さに形成する。

【００４３】続いて図４の（３）に示すように、レジス
ト塗布およびリソグラフィー技術により、上記ＷＳｉ_x
膜１２上にレジストパターン３１を形成する、このレジ
ストパターン３１には、トランジスタの形成予定領域上
に開口部３２が形成されている。このレジストパターン
３１をイオン注入マスクに用いてｎ型不純物である例え
ばリンをイオン注入によりＳＯＩ層２にドーピングす
る。

【００４４】なお、図示はしないが、Ｃ−ＭＯＳトラン
ジスタを作製する場合には、ｎチャネルＭＯＳトランジ
スタの形成領域のＳＯＩ層とｐチャネルＭＯＳトランジ
スタの形成領域のＳＯＩ層とに対して、別個にレジスト
マスクを形成してイオン注入を行うことで、それぞれの
領域に対して異なる伝導型の不純物をドーピングする。

【００４５】その後、上記レジストパターン３１を除去
する。そして図４の（４）に示すように、ＷＳｉ_x 膜１
２上にオフセット絶縁膜１８としてＳｉ₃ Ｎ₄ 膜を例え
ば１５０ｎｍの厚さに形成する。このＳｉ₃ Ｎ₄ 膜は、
これから形成されるゲート電極の主部にイオンが注入さ
れるのを防止する。例えば後の工程で、ＬＤＤ（Lightl
y Doped Drain ）層や高濃度拡散層を形成するためのイ
オン注入を行う時に、これから形成されるゲート電極中
に不純物がイオン注入されるのを防止する。

【００４６】次いで図４の（５）に示すように、レジス
ト塗布およびリソグラフィー技術によって上記オフセッ
ト絶縁膜１８上にゲート電極を形成するためのレジスト
パターン３３を形成する。

【００４７】そして上記レジストマスク３３を用いてオ
フセット絶縁膜１８をエッチング加工した後、このレジ
ストパターン３３を除去すると、図４の（６）に示すよ
うに、ＷＳｉ_x 膜１２上のゲート電極の主部が形成され
る領域上にオフセット絶縁膜１８が形成される。このオ
フセット絶縁膜１８をマスクにしたエッチングによっ
て、ＷＳｉ_x 膜１２膜およびＰｏｌｙ−Ｓｉ膜１１をエ
ッチング加工する。

【００４８】その結果、図４の（７）に示すように、ゲ
ート酸化膜３上に、ＷＳｉ_x 膜１２膜およびＰｏｌｙ−
Ｓｉ膜１１からなり、上部にオフセット絶縁膜１８を設
けたゲート電極の主部１３が形成される。次いで、オフ
セット絶縁膜１８をマスクにして、ＬＤＤ層（図示省
略）を形成する不純物をドーピングする。なお、Ｃ−Ｍ
ＯＳトランジスタのＬＤＤ層を作製する場合には、図示
はしないが、ｎチャネルＭＯＳトランジスタの形成領域
のＳＯＩ層とｐチャネルＭＯＳトランジスタの形成領域
のＳＯＩ層とに対して、別個にレジストマスクを形成し
てイオン注入を行うことで、それぞれの領域に対して異
なる伝導型の不純物をドーピングする。その後、レジス
トマスクを除去する。

【００４９】次いで図４の（８）に示すように、ゲート
電極の主部１３の側壁を自己整合的に窒化して、Ｐｏｌ
ｙ−Ｓｉ膜１１の側壁にはＳｉＮを成長させ、ＷＳｉ_x
膜１２の側壁にはＷＳｉＮを成長させる。このＳｉＮ層
とＷＳｉＮ層とが拡散防止層１４になる。この窒化の一
例としては、８５０℃のアンモニア（ＮＨ₃ ）雰囲気中
で６０秒間の急速加熱処理（以下ＲＴＡという、ＲＴ
Ａ：Rapid Thermal Annealing ）を行う。

【００５０】次いで図５の（１）に示すように、オフセ
ット絶縁膜１８とゲート電極の主部１３とを覆う状態に
ＬＤＤスペーサ用の絶縁膜を例えばＳｉＯ₂ 膜で形成し
た後、それをエッチバックして、ゲート電極の主部１３
およびオフセット絶縁膜１８の各側壁に上記拡散防止層
１４を介してＬＤＤスペーサ３４，３４を、例えば化学
的気相成長により形成する。このＬＤＤスペーサ用の絶
縁膜の形成条件の一例としては、原料ガスにモノシラン
（ＳｉＨ₄ ）〔流量：３０ｃｍ³ ／分〕と、酸素
（Ｏ₂ ）〔流量：５４０ｃｍ³ ／分〕と、窒素（Ｎ₂ ）
〔流量：２３０００ｃｍ³ ／分〕とを用い、基板温度を
４３０℃、成膜雰囲気の圧力を大気圧に設定した。さら
に上記エッチバック条件の一例としては、エッチングガ
スにトリフルオロメタン（ＣＨＦ₃ ）〔流量：３０ｃｍ
³ ／分〕と、テトラフルオロメタン（ＣＦ₄ ）〔流量：
５０ｃｍ³ ／分〕と、アルゴン（Ａｒ）〔流量：８００
ｃｍ³ ／分〕とを用い、基板（電極）温度を０℃、エッ
チング雰囲気の圧力を２４０Ｐａ、ＲＦパワーを５００
Ｗに設定した。

【００５１】次いで図５の（２）に示すように、次い
で、オフセット絶縁膜１８、ＬＤＤスペーサ３４，３４
等をマスクにして、高濃度拡散層（図示省略）を形成す
る不純物をＳＯＩ層２にドーピングする。ここでは、一
例として、ＳＯＩ層２上に開口を設けたレジストマスク
３５を形成して、ヒ素イオン（Ａｓ⁺ ）をイオン注入し
た。なお、Ｃ−ＭＯＳトランジスタの高濃度拡散層を作
製する場合には、図示はしないが、ｎチャネルＭＯＳト
ランジスタの形成領域のＳＯＩ層とｐチャネルＭＯＳト
ランジスタの形成領域のＳＯＩ層とに対して、別個にレ
ジストマスクを形成してイオン注入を行うことで、それ
ぞれの領域に対して異なる伝導型の不純物をドーピング
する。その後、レジストマスクを除去する。

【００５２】その後、上記ＬＤＤスペーサ３４，３４を
ウエットエッチング等の等方性エッチングにより除去す
る。その結果、図５の（３）に示すように、ゲート電極
の主部１３、その上部に設けたオフセット絶縁膜１８、
側壁に設けた拡散防止層１４が残る。

【００５３】次いで図５の（４）に示すように、上記Ｓ
ＯＩ層２を酸化して、５ｎｍ程度のＳｉＯ₂ 膜３６を形
成した後、ゲート電極の主部１３、その上部に設けたオ
フセット絶縁膜１８、側壁に設けた拡散防止層１４等を
覆う状態にゲート電極の副部を形成する電極形成膜３７
を、例えばＰｏｌｙ−Ｓｉを５０ｎｍの厚さに堆積して
形成する。

【００５４】次いで図５の（５）に示すように、上記電
極形成層３７に導電性を与える不純物をドーピングす
る。ここでは、一例として、ＳＯＩ層２上に開口を設け
たレジストマスク３８を形成して、二フッ化ホウ素イオ
ン（ＢＦ₂ ⁺ ）をイオン注入した。なお、Ｃ−ＭＯＳト
ランジスタの電極形成層を作製する場合には、図示はし
ないが、ｎチャネルＭＯＳトランジスタの形成領域の電
極形成層とｐチャネルＭＯＳトランジスタの形成領域の
電極形成層とに対して、別個にレジストマスクを形成し
てイオン注入を行うことで、それぞれの領域に対して異
なる伝導型の不純物をドーピングする。その後、このレ
ジストマスクを除去する。

【００５５】続いてＬＤＤ層（図示省略）、高濃度拡散
層（図示省略）、ゲート電極の主部１３、電極形成層３
７等にドーピングされた不純物の活性化アニーリングを
行う。そして上記ＳＯＩ層２上に成長させたＳｉＯ₂ 膜
３６をエッチングストッパにして、上記電極形成層３７
をエッチバックする。そして図５の（６）に示すよう
に、ゲート電極の主部１３およびオフセット絶縁膜１８
の側壁に拡散防止層１４，１４を介してゲート電極の副
部１５，１５を形成する。このようにして、ゲート電極
の主部１３とゲート電極の副部１５，１５からなるゲー
ト電極３０が形成される。

【００５６】その後図５の（７）に示すように、通常に
知られているプロセスによって、ＳＯＩ層２上にチタン
シリサイド層５１，５２を自己整合的に形成した後、層
間絶縁膜５３を堆積する。次いで、層間絶縁膜５３に、
チタンシリサイド層５１，５２に通じる接続孔５４，５
５を形成し、さらに接続孔５４，５５の内部にプラグ電
極５６，５７を形成する。そして、このプラグ電極５
６，５７に接続する配線５８，５９を層間絶縁膜５３上
に形成する。このようにして、半導体装置が完成され
る。

【００５７】上記説明は、張り合わせ法により形成した
ＳＯＩ基板１を用いたＳＯＩ型ＭＯＳトランジスタの製
造方法の一例を示したものである。このＳＯＩ基板１
は、ＳＩＭＯＸ（Separation by Implanted Oxgen ）基
板のようなものであってもよい。また、バルクシリコン
基板を用いたものであってもよい。

【００５８】なお、上記ゲート電極の主部１３および高
濃度拡散層（図示省略）への不純物を同時に注入する場
合には、上記オフセット絶縁膜１８を形成せずに、高濃
度拡散層を形成する時にゲート電極の主部１３への不純
物のドーピングを行えばよい。この場合、ゲート電極の
主部１３の窒化を行うときに、ゲート電極の主部１３の
表面にもＷＳｉＮ膜１６（図１参照）で拡散防止層が形
成されるので、ゲート電極の副部１５の活性化アニーリ
ング時もゲート電極の主部１３中への不純物の拡散は生
じない。ゲート電極の主部１３の表面に形成されるＷＳ
ｉＮ膜１６のみでは、ＬＤＤストッパのＳｉＯ₂ 膜をエ
ッチバックするときに同時にＷＳｉＮ膜１６もエッチン
グされる可能性もある。このような場合には、前記図２
によって説明した構造となるように、Ｐｏｌｙ−Ｓｉ膜
１１を形成した後でＷＳｉ_x 膜１２を形成する前に、Ｐ
ｏｌｙ−Ｓｉ膜１１上に拡散防止層１７（図２参照）を
形成し、その後ＷＳｉ_x 膜１２を形成することにより、
ゲート電極の主部１３の内部、すなわちＰｏｌｙ−Ｓｉ
膜１１とＷＳｉ_x 膜１２との間に拡散防止層１７を形成
しておけばよい。

【００５９】上記製造方法では、ゲート電極の主部１３
をＷＳｉ_x ／ｎ⁺ Ｐｏｌｙ−Ｓｉの２層構造とし、ゲー
ト電極の副部をｐ⁺ Ｐｏｌｙ−Ｓｉで形成した構成を主
として説明したが、ゲート電極の主部１３をＷＳｉ_x ／
ｐ⁺ Ｐｏｌｙ−Ｓｉの２層構造とし、ゲート電極の副部
をｎ⁺ Ｐｏｌｙ−Ｓｉで形成してもよい。また、本発明
は上記材料の組み合わせに限定されるものではなく、ゲ
ート電極の主部１３を構成する材料としては、ｎ⁺ Ｐｏ
ｌｙ−Ｓｉ、ｐ⁺ Ｐｏｌｙ−Ｓｉ、金属、および金属シ
リサイドのうちの単層、もしくはこれらの材料を組み合
わせによる複数層構造としてもよい。さらに、ゲート電
極の副部１５を構成する材料も同様にｎ⁺ Ｐｏｌｙ−Ｓ
ｉ、ｐ⁺ Ｐｏｌｙ−Ｓｉ、金属、および金属シリサイド
のうちの単層、もしくはこれらの材料を組み合わせによ
る複数層構造としてもよい。

【００６０】また、ゲート電極の主部１３の側壁に形成
される拡散防止層１４は、ＴｉＮ、ＷＮ等の材料で形成
した膜であってもよい。その形成方法は、化学的気相成
長によりゲート電極の主部１３を覆う状態に基板上全面
に堆積した後、それをエッチバックして形成する方法を
採用してもよい。またゲート電極の主部１３の上面に形
成されるＷＳｉＮ膜１６は、ＴｉＮ、ＷＮ等の材料で形
成した膜であってもよい。その形成方法は、ＷＳｉ_x 膜
１２を形成した後、化学的気相成長、スパッタ法等によ
りＷＳｉ_x 膜１２上に堆積すればよい。

【００６１】

【発明の効果】以上、説明したように本発明のゲート電
極によれば、仕事関数が異なる材料間の界面に、ゲート
電極中の不純物および材料の構成元素のうちの少なくと
も１種の拡散を防止する拡散防止層が備えれれているの
で、その拡散防止層で仕事関数が異なる材料間での不純
物や構成元素の拡散を防止することができる。そのた
め、ゲート電極形成後に熱処理工程が加わっても、各材
料での固相間の反応を抑制することができるため、精密
な仕事関数プロファイルを有するゲート電極を維持でき
る。その結果、本発明のゲート電極は、仕事関数にてト
ランジスタのＶthを精密に制御できるものとなり、短チ
ャネル効果を抑制することができる、次世代の微細な構
造を有するゲート電極に対しても特性および信頼性の向
上を図ることができる。

【００６２】本発明のゲート電極の製造方法によれば、
仕事関数が異なる材料間の界面となる面に、ゲート電極
中の不純物および材料の構成元素のうちの少なくとも１
種の拡散を防止する拡散防止層を形成するので、ゲート
電極形成中およびゲート電極形成後にその拡散防止層で
仕事関数が異なる材料間での不純物や構成元素の拡散を
防止することができる。そのため、拡散防止層を形成し
た後に熱処理工程を行っても、各材料での固相間の反応
を抑制することができるため、精密な仕事関数プロファ
イルを有するゲート電極を形成することが可能になる。
その結果、ゲート電極の仕事関数にてトランジスタのＶ
thを制御して、短チャネル効果を抑制するゲート電極構
造を形成することが可能になり、次世代の微細な構造を
有するゲート電極も特性および信頼性の高いものを形成
することが可能になる。

【図面の簡単な説明】

【図１】本発明のゲート電極に係わる第１の実施の形態
を示す概略構成断面図である。

【図２】本発明のゲート電極に係わる第２の実施の形態
を示す概略構成断面図である。

【図３】本発明のゲート電極に係わる第３の実施の形態
を示す概略構成断面図である。

【図４】本発明のゲート電極の製造方法に係わる実施の
形態の製造工程図である。

【図５】本発明のゲート電極の製造方法に係わる実施の
形態の製造工程図（続き）である。

【図６】課題の説明図である。

【符号の説明】

１０…ゲート電極、１４…拡散防止層

Claims (15)

【特許請求の範囲】
1. 【請求項１】 仕事関数が異なる複数の材料を電気的に
   接続してなるゲート電極において、 前記仕事関数が異なる材料間の界面に、不純物および構
   成元素のうちの少なくとも１種の拡散を防止する拡散防
   止層を備えたことを特徴とするゲート電極。
2. 【請求項２】 請求項１記載のゲート電極において、 前記ゲート電極の内部に、不純物の拡散を防止する拡散
   防止層を備えたことを特徴とするゲート電極。
3. 【請求項３】 請求項１記載のゲート電極において、 前記ゲート電極の内部および該ゲート電極の上部に、不
   純物の拡散を防止する拡散防止層を備えたことを特徴と
   するゲート電極。
4. 【請求項４】 請求項１記載のゲート電極において、 前記仕事関数が異なる複数の材料のうちの少なくとも２
   種は、 互いに異なる伝導タイプの不純物がドーピングされてい
   る、もしくは互いに異なる濃度に不純物がドーピングさ
   れているポリシリコンからなることを特徴とするゲート
   電極。
5. 【請求項５】 請求項２記載のゲート電極において、 前記仕事関数が異なる複数の材料のうちの少なくとも２
   種は、 互いに異なる伝導タイプの不純物がドーピングされてい
   る、もしくは互いに異なる濃度に不純物がドーピングさ
   れているポリシリコンからなることを特徴とするゲート
   電極。
6. 【請求項６】 請求項３記載のゲート電極において、 前記仕事関数が異なる複数の材料のうちの少なくとも２
   種は、 互いに異なる伝導タイプの不純物がドーピングされてい
   る、もしくは互いに異なる濃度に不純物がドーピングさ
   れているポリシリコンからなることを特徴とするゲート
   電極。
7. 【請求項７】 請求項１記載のゲート電極において、 前記仕事関数が異なる複数の材料のうちの少なくとも２
   種は、 互いに異なる種類のシリサイドもしくは金属からなる、 または互いに異なる伝導タイプの不純物がドーピングさ
   れている、もしくは互いに異なる濃度に不純物がドーピ
   ングされているシリサイドからなる、 または一方がノンドープトシリサイドからなり他方が不
   純物がドーピングされているシリサイドからなることを
   特徴とするゲート電極。
8. 【請求項８】 請求項２記載のゲート電極において、 前記仕事関数が異なる複数の材料のうちの少なくとも２
   種は、 互いに異なる種類のシリサイドもしくは金属からなる、 または互いに異なる伝導タイプの不純物がドーピングさ
   れている、もしくは互いに異なる濃度に不純物がドーピ
   ングされているシリサイドからなる、 または一方がノンドープトシリサイドからなり他方が不
   純物がドーピングされているシリサイドからなることを
   特徴とするゲート電極。
9. 【請求項９】 請求項３記載のゲート電極において、 前記仕事関数が異なる複数の材料のうちの少なくとも２
   種は、 互いに異なる種類のシリサイドもしくは金属からなる、 または互いに異なる伝導タイプの不純物がドーピングさ
   れている、もしくは互いに異なる濃度に不純物がドーピ
   ングされているシリサイドからなる、 または一方がノンドープトシリサイドからなり他方が不
   純物がドーピングされているシリサイドからなることを
   特徴とするゲート電極。
10. 【請求項１０】 請求項１記載のゲート電極において、 前記仕事関数が異なる複数の材料のうちの少なくとも２
    種は、 その一方は不純物がドーピングされているポリシリコン
    からなり、他方はシリサイドもしくは金属からなる、 またはその一方はシリサイドからなり、他方は金属から
    なることを特徴とするゲート電極。
11. 【請求項１１】 請求項２記載のゲート電極において、 前記仕事関数が異なる複数の材料のうちの少なくとも２
    種は、 その一方は不純物がドーピングされたポリシリコンから
    なり、他方はシリサイドもしくは金属からなる、 またはその一方はシリサイドからなり、他方は金属から
    なることを特徴とするゲート電極。
12. 【請求項１２】 請求項３記載のゲート電極において、 前記仕事関数が異なる複数の材料のうちの少なくとも２
    種は、 その一方は不純物がドーピングされたポリシリコンから
    なり、他方はシリサイドもしくは金属からなる、 またはその一方はシリサイドからなり、他方は金属から
    なることを特徴とするゲート電極。
13. 【請求項１３】 仕事関数が異なる複数の材料を接続さ
    せて形成するゲート電極の製造方法において、 前記仕事関数が異なる材料間の界面となる面に、不純物
    および構成元素のうちの少なくとも１種の拡散を防止す
    る拡散防止層を形成する工程を備えたことを特徴とする
    ゲート電極の製造方法。
14. 【請求項１４】 請求項１３記載のゲート電極の製造方
    法において、 前記ゲート電極の内部となる部分に不純物の拡散を防止
    する拡散防止層を形成する工程を備えたことを特徴とす
    るゲート電極の製造方法。
15. 【請求項１５】 請求項１３記載のゲート電極の製造方
    法において、 前記ゲート電極の上部に不純物の拡散を防止する拡散防
    止層を形成する工程を備えたことを特徴とするゲート電
    極の製造方法。