JP3063703B2 - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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-
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
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Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極にシリ
サイド技術を適用したＭＯＳ型半導体装置およびその製
造方法に関するものである。
サイド技術を適用したＭＯＳ型半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタの製造におい
ては、集積回路の微細化および高密度化に伴ってゲート
長がますます短いものとなりつつあり、現在に至っては
クオータミクロン（０．２５μｍ）以下の寸法が要求さ
れるようになってきている。その一方、ゲート電極の低
抵抗化を図るため、ゲート電極にＴｉやＣｏ等の高融点
金属を付着させたシリサイド技術も採用されている。し
かしながら、ゲート長が短くなるとシリサイドによる低
抵抗化の効果が低くなり、また同一ウエハ内におけるゲ
ート電極の抵抗値にばらつきが生じるという問題点が従
来からあった。
ては、集積回路の微細化および高密度化に伴ってゲート
長がますます短いものとなりつつあり、現在に至っては
クオータミクロン（０．２５μｍ）以下の寸法が要求さ
れるようになってきている。その一方、ゲート電極の低
抵抗化を図るため、ゲート電極にＴｉやＣｏ等の高融点
金属を付着させたシリサイド技術も採用されている。し
かしながら、ゲート長が短くなるとシリサイドによる低
抵抗化の効果が低くなり、また同一ウエハ内におけるゲ
ート電極の抵抗値にばらつきが生じるという問題点が従
来からあった。
【０００３】図９は、従来のゲート電極にシリサイド技
術を用いたＭＯＳトランジスタのシリサイド化前（ａ）
とシリサイド化後（ｂ）とを示す断面図である。ただ
し、説明の便宜上、シリコン基板１内の拡散層等の表示
は省略している。さて、図９（ａ）は、従来からの一般
的なＭＯＳトランジスタを示し、シリコン基板１の上に
はゲート絶縁膜２、ポリシリコンからなるゲート電極
３、高融点金属１１およびサイドウォール８が形成され
ている。
術を用いたＭＯＳトランジスタのシリサイド化前（ａ）
とシリサイド化後（ｂ）とを示す断面図である。ただ
し、説明の便宜上、シリコン基板１内の拡散層等の表示
は省略している。さて、図９（ａ）は、従来からの一般
的なＭＯＳトランジスタを示し、シリコン基板１の上に
はゲート絶縁膜２、ポリシリコンからなるゲート電極
３、高融点金属１１およびサイドウォール８が形成され
ている。
【０００４】図９（ｂ）は、図９（ａ）に係る基板全体
をアニール処理した後のＭＯＳトランジスタの断面を示
す。同図に示すように、アニールによってゲート電極３
を形成するポリシリコンと高融点金属１１とが反応し、
すなわちシリサイド化されてシリサイド１２が形成され
る。シリサイド１２とゲート電極３とは、シリサイド・
ゲート電極を構成している。ところが、高融点金属１１
はシリサイド化の際に、ゲート電極３に吸い込まれてし
まうため、シリサイド１２の形状は中央部付近が凹んだ
形状（ブリッジング形状）となってしまう。
をアニール処理した後のＭＯＳトランジスタの断面を示
す。同図に示すように、アニールによってゲート電極３
を形成するポリシリコンと高融点金属１１とが反応し、
すなわちシリサイド化されてシリサイド１２が形成され
る。シリサイド１２とゲート電極３とは、シリサイド・
ゲート電極を構成している。ところが、高融点金属１１
はシリサイド化の際に、ゲート電極３に吸い込まれてし
まうため、シリサイド１２の形状は中央部付近が凹んだ
形状（ブリッジング形状）となってしまう。
【０００５】このような現象は、ゲート長を短くすると
特に顕著なものとなり、従来よりゲート電極の高抵抗化
の原因として問題となっていた。ゲート長を短くすると
ゲート電極の抵抗が上昇することは、一般に細線効果と
呼ばれている。また、シリサイド１２における形状の凹
みは、同一ウエハ内の各ゲート電極ごとにまちまちであ
るため、ゲート電極間の抵抗値にばらつきが生じるとい
う問題もあった。
特に顕著なものとなり、従来よりゲート電極の高抵抗化
の原因として問題となっていた。ゲート長を短くすると
ゲート電極の抵抗が上昇することは、一般に細線効果と
呼ばれている。また、シリサイド１２における形状の凹
みは、同一ウエハ内の各ゲート電極ごとにまちまちであ
るため、ゲート電極間の抵抗値にばらつきが生じるとい
う問題もあった。
【０００６】
【発明が解決しようとする課題】このように、従来よ
り、ゲート長を短くしてシリサイド技術を用いると、細
線効果によってゲート電極が高抵抗化し、同一ウエハ内
におけるゲート電極の抵抗値にばらつきが生じるという
問題点があった。本発明は、このような課題を解決する
ためのものであり、シリサイド化の際に高融点金属のゲ
ート電極への吸収を抑制し、ゲート電極の高抵抗化およ
び抵抗値のばらつきを防止するＭＯＳ型半導体装置およ
びその製造方法を提供することを目的とする。
り、ゲート長を短くしてシリサイド技術を用いると、細
線効果によってゲート電極が高抵抗化し、同一ウエハ内
におけるゲート電極の抵抗値にばらつきが生じるという
問題点があった。本発明は、このような課題を解決する
ためのものであり、シリサイド化の際に高融点金属のゲ
ート電極への吸収を抑制し、ゲート電極の高抵抗化およ
び抵抗値のばらつきを防止するＭＯＳ型半導体装置およ
びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係るＭＯＳ型半導体装置は、シリコ
ン基板上に形成されたゲート絶縁膜と、このゲート絶縁
膜上に形成された第１層のゲート電極と、この第１層の
ゲート電極の上に形成されてシリサイド化を停止させる
ためのストッパ層と、このストッパ層の上に形成されて
シリサイド化された第２層のゲート電極とを備え、上記
第２層のゲート電極は、その表面から上記ストッパ層ま
でシリサイド化され、上記ストッパ層は、上記第１層お
よび第２層のゲート電極間に形成されるとともに、これ
らの電極間にトンネル電流を通す厚さを有するものであ
る。このように本発明に係るＭＯＳ型半導体装置は、シ
リサイドをストッパ層の位置まで形成することにより、
ゲート電極の低抵抗化を図ることができ、さらには同一
ウエハ内における抵抗値のばらつきを抑制することがで
きる。
るために、本発明に係るＭＯＳ型半導体装置は、シリコ
ン基板上に形成されたゲート絶縁膜と、このゲート絶縁
膜上に形成された第１層のゲート電極と、この第１層の
ゲート電極の上に形成されてシリサイド化を停止させる
ためのストッパ層と、このストッパ層の上に形成されて
シリサイド化された第２層のゲート電極とを備え、上記
第２層のゲート電極は、その表面から上記ストッパ層ま
でシリサイド化され、上記ストッパ層は、上記第１層お
よび第２層のゲート電極間に形成されるとともに、これ
らの電極間にトンネル電流を通す厚さを有するものであ
る。このように本発明に係るＭＯＳ型半導体装置は、シ
リサイドをストッパ層の位置まで形成することにより、
ゲート電極の低抵抗化を図ることができ、さらには同一
ウエハ内における抵抗値のばらつきを抑制することがで
きる。
【０００８】また、本発明に係るＭＯＳ型半導体装置の
製造方法は、シリコン基板上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜上に第１層のゲート電極を形
成する工程と、この第１層のゲート電極の上に、トンネ
ル電流を通す厚さを有しかつ上記第１層のゲート電極の
シリサイド化を停止させるためのストッパ層を形成する
工程と、このストッパ層の上に第２層のゲート電極を形
成する工程と、この第２層のゲート電極の上に高融点金
属層を形成する工程と、上記第２層のゲート電極と上記
高融点金属とを反応させることにより、上記ストッパ層
までシリサイド化されたシリサイド・ゲート電極を形成
する工程とを有するものである。このように本発明に係
るＭＯＳ型半導体装置の製造方法は、ゲート電極中に設
けられたストッパ層のおかげで、シリサイド化がストッ
パ層の下まで進行することがなく、ゲート電極の低抵抗
化および同一ウエハ内における抵抗値のばらつきの抑制
を図ることができる。
製造方法は、シリコン基板上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜上に第１層のゲート電極を形
成する工程と、この第１層のゲート電極の上に、トンネ
ル電流を通す厚さを有しかつ上記第１層のゲート電極の
シリサイド化を停止させるためのストッパ層を形成する
工程と、このストッパ層の上に第２層のゲート電極を形
成する工程と、この第２層のゲート電極の上に高融点金
属層を形成する工程と、上記第２層のゲート電極と上記
高融点金属とを反応させることにより、上記ストッパ層
までシリサイド化されたシリサイド・ゲート電極を形成
する工程とを有するものである。このように本発明に係
るＭＯＳ型半導体装置の製造方法は、ゲート電極中に設
けられたストッパ層のおかげで、シリサイド化がストッ
パ層の下まで進行することがなく、ゲート電極の低抵抗
化および同一ウエハ内における抵抗値のばらつきの抑制
を図ることができる。
【０００９】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図１は本発明の一つの実
施の形態を示す断面図である。ただし、説明の便宜上、
シリコン基板１中の拡散層等の表示は省略している。
について図を用いて説明する。図１は本発明の一つの実
施の形態を示す断面図である。ただし、説明の便宜上、
シリコン基板１中の拡散層等の表示は省略している。
【００１０】図１（ａ）に示すように、シリコン基板１
の上にはゲート絶縁膜２が形成され、その上には第１層
のゲート電極３とストッパ層４と第２層のゲート電極５
と高融点金属１１とが順次形成されている。また、ゲー
ト電極３の側面には、ＬＤＤ構造を作るためにサイドウ
ォール８が形成されている。
の上にはゲート絶縁膜２が形成され、その上には第１層
のゲート電極３とストッパ層４と第２層のゲート電極５
と高融点金属１１とが順次形成されている。また、ゲー
ト電極３の側面には、ＬＤＤ構造を作るためにサイドウ
ォール８が形成されている。
【００１１】さて、シリコン基板１には、Ｎチャネルト
ランジスタを作成するのであればＰ型の基板を使い、Ｐ
チャネルトランジスタを作成するのであればＮ型の基板
を使う。ゲート絶縁膜２およびサイドウォール８は、酸
化シリコン等の絶縁膜によって形成される。第１層のゲ
ート電極３および第２層のゲート電極５は、それぞれポ
リシリコン，アモルファスシリコン，リンドープト・ポ
リシリコンまたはリンドープト・アモルファスシリコン
の何れか一つによって形成される。
ランジスタを作成するのであればＰ型の基板を使い、Ｐ
チャネルトランジスタを作成するのであればＮ型の基板
を使う。ゲート絶縁膜２およびサイドウォール８は、酸
化シリコン等の絶縁膜によって形成される。第１層のゲ
ート電極３および第２層のゲート電極５は、それぞれポ
リシリコン，アモルファスシリコン，リンドープト・ポ
リシリコンまたはリンドープト・アモルファスシリコン
の何れか一つによって形成される。
【００１２】ストッパ層４は、１ｎｍ程度の厚さを有す
る酸化膜または窒化膜等の絶縁膜によって形成される。
高融点金属１１は、チタン，コバルト，白金またはモリ
ブデンの何れか一つによって形成される。
る酸化膜または窒化膜等の絶縁膜によって形成される。
高融点金属１１は、チタン，コバルト，白金またはモリ
ブデンの何れか一つによって形成される。
【００１３】このように、本発明のポイントはゲート電
極を、第１層のゲート電極３と第２層のゲート電極５と
に分けて作成し、その際にこれら２層のゲート電極間に
１ｎｍ程度の厚さを有するストッパ層４を設けることに
ある。すなわち、図１（ａ）の状態でアニール処理を行
うと、高融点金属１１と第２層のゲート電極５とが反応
してシリサイド１２が形成されるが、高融点金属１１と
第２層のゲート電極５との反応は、ストッパ層４の位置
で停止し、それよりも下に進行することはない。その結
果、上記従来例のようにシリサイド１２の中央部が凹む
ことがない。
極を、第１層のゲート電極３と第２層のゲート電極５と
に分けて作成し、その際にこれら２層のゲート電極間に
１ｎｍ程度の厚さを有するストッパ層４を設けることに
ある。すなわち、図１（ａ）の状態でアニール処理を行
うと、高融点金属１１と第２層のゲート電極５とが反応
してシリサイド１２が形成されるが、高融点金属１１と
第２層のゲート電極５との反応は、ストッパ層４の位置
で停止し、それよりも下に進行することはない。その結
果、上記従来例のようにシリサイド１２の中央部が凹む
ことがない。
【００１４】次に、以上のようなＭＯＳ型半導体装置の
製造方法について、図を用いて説明する。図２，３，４
は、図１に係るＭＯＳ型半導体装置の製造工程の一つの
実施の形態を示す断面図であり、工程順にステップ
（ａ）から（ｌ）まで示してある。
製造方法について、図を用いて説明する。図２，３，４
は、図１に係るＭＯＳ型半導体装置の製造工程の一つの
実施の形態を示す断面図であり、工程順にステップ
（ａ）から（ｌ）まで示してある。
【００１５】まず、ステップ（ａ）において、シリコン
基板１の主表面に酸化シリコン等からなるゲート絶縁膜
２を形成する。その後、ステップ（ｂ）において、ゲー
ト絶縁膜２の上に第１層のゲート電極３となるＳｉをＣ
ＶＤ等を用いて堆積させる。このとき、堆積させるＳｉ
は、ポリシリコン，アモルファスシリコン，リンドープ
ト・ポリシリコンまたはリンドープト・アモルファスシ
リコンの何れを用いてもよい。例えば、リン濃度１〜５
×１０19ａｔｏｍ／ｃｍ3 （最適な濃度は３×１０19ａ
ｔｏｍ／ｃｍ3 ）のリンドープト・アモルファスシリコ
ンを用いたときは、その厚さを１００〜１５０ｎｍとす
る。
基板１の主表面に酸化シリコン等からなるゲート絶縁膜
２を形成する。その後、ステップ（ｂ）において、ゲー
ト絶縁膜２の上に第１層のゲート電極３となるＳｉをＣ
ＶＤ等を用いて堆積させる。このとき、堆積させるＳｉ
は、ポリシリコン，アモルファスシリコン，リンドープ
ト・ポリシリコンまたはリンドープト・アモルファスシ
リコンの何れを用いてもよい。例えば、リン濃度１〜５
×１０19ａｔｏｍ／ｃｍ3 （最適な濃度は３×１０19ａ
ｔｏｍ／ｃｍ3 ）のリンドープト・アモルファスシリコ
ンを用いたときは、その厚さを１００〜１５０ｎｍとす
る。
【００１６】ステップ（ｃ）において、第１層のゲート
電極３になるＳｉの上に酸化膜または窒化膜の何れかか
らなるストッパ層４を形成する。このストッパ層４の厚
さは、後述の第２層のゲート電極５と第１層のゲート電
極３との間にトンネル電流を発生させるため、ゲート電
極３，５間が電気的に絶縁しない程度の厚さとする必要
がある。そこで、１ｎｍ程度の厚さにするとよい。ま
た、このストッパ層４の形成方法にはいくつか考えられ
るが、例えば第１層のゲート電極３の成長を途中で止め
た後にＯ2 を供給することにより、自然酸化膜よりも薄
い酸化膜を形成することができる。
電極３になるＳｉの上に酸化膜または窒化膜の何れかか
らなるストッパ層４を形成する。このストッパ層４の厚
さは、後述の第２層のゲート電極５と第１層のゲート電
極３との間にトンネル電流を発生させるため、ゲート電
極３，５間が電気的に絶縁しない程度の厚さとする必要
がある。そこで、１ｎｍ程度の厚さにするとよい。ま
た、このストッパ層４の形成方法にはいくつか考えられ
るが、例えば第１層のゲート電極３の成長を途中で止め
た後にＯ2 を供給することにより、自然酸化膜よりも薄
い酸化膜を形成することができる。
【００１７】引き続いて、ストッパ層４の上には第２層
のゲート電極５を形成するため、ＣＶＤ等によってＳｉ
を堆積させる。このとき、堆積させるＳｉは、ポリシリ
コン，アモルファスシリコン，リンドープト・ポリシリ
コンまたはリンドープト・アモルファスシリコンの何れ
を用いてもよい。例えば、リン濃度１〜５×１０19ａｔ
ｏｍ／ｃｍ3 （最適な濃度は３×１０19ａｔｏｍ／ｃｍ
3 ）のリンドープト・アモルファスシリコンを用いたと
きは、厚さを５０〜１００ｎｍとする。
のゲート電極５を形成するため、ＣＶＤ等によってＳｉ
を堆積させる。このとき、堆積させるＳｉは、ポリシリ
コン，アモルファスシリコン，リンドープト・ポリシリ
コンまたはリンドープト・アモルファスシリコンの何れ
を用いてもよい。例えば、リン濃度１〜５×１０19ａｔ
ｏｍ／ｃｍ3 （最適な濃度は３×１０19ａｔｏｍ／ｃｍ
3 ）のリンドープト・アモルファスシリコンを用いたと
きは、厚さを５０〜１００ｎｍとする。
【００１８】この第２層のゲート電極５の厚さは、薄す
ぎると高融点金属１１と反応するＳｉが不足してしまっ
てシリサイド化が不十分となって高抵抗化の原因とな
り、厚すぎるとストッパ層が正常に機能せずにシリサイ
ド反応による凹みの発生を抑制することができなくなっ
てしまうため、高融点金属とちょうど反応しきるような
厚さにする必要がある。そこで、高融点金属１１にチタ
ンを３０ｎｍ形成し、７００℃，３０秒間のアニールを
行う場合は、第２のゲート電極５の表面から約７０ｎｍ
の深さにストッパ層４を形成することが望ましい。な
お、以上のステップ（ａ）〜（ｃ）までは、ストッパ層
４を形成する観点からすると、同一の成長装置内で実施
されることが好ましい。
ぎると高融点金属１１と反応するＳｉが不足してしまっ
てシリサイド化が不十分となって高抵抗化の原因とな
り、厚すぎるとストッパ層が正常に機能せずにシリサイ
ド反応による凹みの発生を抑制することができなくなっ
てしまうため、高融点金属とちょうど反応しきるような
厚さにする必要がある。そこで、高融点金属１１にチタ
ンを３０ｎｍ形成し、７００℃，３０秒間のアニールを
行う場合は、第２のゲート電極５の表面から約７０ｎｍ
の深さにストッパ層４を形成することが望ましい。な
お、以上のステップ（ａ）〜（ｃ）までは、ストッパ層
４を形成する観点からすると、同一の成長装置内で実施
されることが好ましい。
【００１９】次に、ステップ（ｄ）において、所望のゲ
ート長分だけ残して第２層のゲート電極５になるＳｉか
ら第１層のゲート電極３になるＳｉにかけてエッチング
する。ステップ（ｅ）において、第２層のゲート電極５
をパタンとして自己整合的にイオン注入を行い、シリコ
ン基板１中に低濃度不純物層６，７を形成する。ステッ
プ（ｆ）において、第２層のゲート電極５等を含む基板
全体に、サイドウォール８の材料となる酸化膜を堆積さ
せる。
ート長分だけ残して第２層のゲート電極５になるＳｉか
ら第１層のゲート電極３になるＳｉにかけてエッチング
する。ステップ（ｅ）において、第２層のゲート電極５
をパタンとして自己整合的にイオン注入を行い、シリコ
ン基板１中に低濃度不純物層６，７を形成する。ステッ
プ（ｆ）において、第２層のゲート電極５等を含む基板
全体に、サイドウォール８の材料となる酸化膜を堆積さ
せる。
【００２０】ステップ（ｇ）において、異方性エッチン
グによって上記堆積された酸化膜をエッチングし、サイ
ドウォール８を形成する。なお、このエッチングは、ソ
ースおよびドレイン領域におけるシリコン基板１が露出
するように、ゲート絶縁膜２の除去も行う。ステップ
（ｈ）において、第２のゲート電極５およびサイドウォ
ール８をパタンとして再度自己整合的にイオンを注入
し、高濃度不純物層９，１０を形成することによりＬＤ
Ｄ構造が形成される。
グによって上記堆積された酸化膜をエッチングし、サイ
ドウォール８を形成する。なお、このエッチングは、ソ
ースおよびドレイン領域におけるシリコン基板１が露出
するように、ゲート絶縁膜２の除去も行う。ステップ
（ｈ）において、第２のゲート電極５およびサイドウォ
ール８をパタンとして再度自己整合的にイオンを注入
し、高濃度不純物層９，１０を形成することによりＬＤ
Ｄ構造が形成される。
【００２１】ステップ（ｉ）において、第２のゲート電
極５およびサイドウォール８を含む基板全体に、スパッ
タによって高融点金属１１を堆積させる。このとき、こ
の高融点金属の材料としては、チタン，コバルト，白金
またはモリブデンの何れか一つを用いる。例えば、チタ
ンまたはコバルトを用いたときは、その厚さを３０ｎｍ
とする。
極５およびサイドウォール８を含む基板全体に、スパッ
タによって高融点金属１１を堆積させる。このとき、こ
の高融点金属の材料としては、チタン，コバルト，白金
またはモリブデンの何れか一つを用いる。例えば、チタ
ンまたはコバルトを用いたときは、その厚さを３０ｎｍ
とする。
【００２２】ステップ（ｊ）において、基板全体をラン
プアニールして高融点金属１１を、シリコン基板１およ
び第２層のゲート電極５と反応させ、シリサイド・拡散
層１３およびシリサイド１２を形成する。例えば、この
アニールは、７００℃で３０秒間行う。ステップ（ｋ）
において、高融点金属１１とシリコンとを反応させた
後、ウエットエッチングによってサイドウォール８上の
高融点金属を除去する。ステップ（ｌ）において、基板
全体に酸化膜等を堆積させて層間絶縁膜１４を形成す
る。この後、層間絶縁膜１４の任意の位置にコンタクト
ホールを開口し、ソース領域やドレイン領域およびゲー
ト電極１２に配線を接続すれば、ＭＯＳ型半導体装置が
できあがる。
プアニールして高融点金属１１を、シリコン基板１およ
び第２層のゲート電極５と反応させ、シリサイド・拡散
層１３およびシリサイド１２を形成する。例えば、この
アニールは、７００℃で３０秒間行う。ステップ（ｋ）
において、高融点金属１１とシリコンとを反応させた
後、ウエットエッチングによってサイドウォール８上の
高融点金属を除去する。ステップ（ｌ）において、基板
全体に酸化膜等を堆積させて層間絶縁膜１４を形成す
る。この後、層間絶縁膜１４の任意の位置にコンタクト
ホールを開口し、ソース領域やドレイン領域およびゲー
ト電極１２に配線を接続すれば、ＭＯＳ型半導体装置が
できあがる。
【００２３】次に、本発明の有効性を示すため、本発明
と従来例とを比較した実験結果について説明する。図５
はＮ−ｃｈゲート（ストッパ層あり）の場合のゲート長
とシート抵抗との関係を示すグラフであり、同様に図６
はＮ−ｃｈゲート（ストッパ層なし）の場合のゲート長
とシート抵抗との関係を示すグラフである。両図を比較
してみると、ストッパ層ありの図５は、ストッパ層なし
の図６と比べ、ゲート長の短い領域において、ウエハ面
内の抵抗値のばらつきが小さく、抵抗上昇が小さく抑え
られている。
と従来例とを比較した実験結果について説明する。図５
はＮ−ｃｈゲート（ストッパ層あり）の場合のゲート長
とシート抵抗との関係を示すグラフであり、同様に図６
はＮ−ｃｈゲート（ストッパ層なし）の場合のゲート長
とシート抵抗との関係を示すグラフである。両図を比較
してみると、ストッパ層ありの図５は、ストッパ層なし
の図６と比べ、ゲート長の短い領域において、ウエハ面
内の抵抗値のばらつきが小さく、抵抗上昇が小さく抑え
られている。
【００２４】また、図７はＰ−ｃｈゲート（ストッパ層
あり）の場合のゲート長とシート抵抗との関係を示すグ
ラフであり、同様に図８はＰ−ｃｈゲート（ストッパ層
なし）の場合のゲート長とシート抵抗との関係を示すグ
ラフである。両図を比較してみると、ストッパ層ありの
図５は、ストッパ層なしの図８と比べ、ゲート長の短い
領域において、ウエハ面内の抵抗値のばらつきが小さ
く、抵抗上昇が小さく抑えられている。以上の結果から
明らかなように、本発明は、Ｎ−ｃｈ，Ｐ−ｃｈゲート
の何れにおいても、ゲート長を短くした際に有効である
ことがわかる。
あり）の場合のゲート長とシート抵抗との関係を示すグ
ラフであり、同様に図８はＰ−ｃｈゲート（ストッパ層
なし）の場合のゲート長とシート抵抗との関係を示すグ
ラフである。両図を比較してみると、ストッパ層ありの
図５は、ストッパ層なしの図８と比べ、ゲート長の短い
領域において、ウエハ面内の抵抗値のばらつきが小さ
く、抵抗上昇が小さく抑えられている。以上の結果から
明らかなように、本発明は、Ｎ−ｃｈ，Ｐ−ｃｈゲート
の何れにおいても、ゲート長を短くした際に有効である
ことがわかる。
【００２５】
【発明の効果】以上説明したように本発明は、ゲート電
極中にシリサイド化を停止させるためのストッパ層を設
けたことにより、高融点金属とゲート電極との反応をス
トッパ層で確実に止めることができる。その結果、シリ
サイド・ゲート電極の中央部が凹むことがなく、ゲート
長を短くしてもゲート電極の抵抗率が上昇したり、その
値がばらつくこと等がない。また、上記凹みをなくすこ
とにより、ゲート電極の縦方向の微細化が図りやすいと
いう効果もある。
極中にシリサイド化を停止させるためのストッパ層を設
けたことにより、高融点金属とゲート電極との反応をス
トッパ層で確実に止めることができる。その結果、シリ
サイド・ゲート電極の中央部が凹むことがなく、ゲート
長を短くしてもゲート電極の抵抗率が上昇したり、その
値がばらつくこと等がない。また、上記凹みをなくすこ
とにより、ゲート電極の縦方向の微細化が図りやすいと
いう効果もある。
【図１】 本発明の一つの実施の形態を示す断面図であ
る。
る。
【図２】 図１に係る半導体装置の製造工程を示す断面
図である。
図である。
【図３】 図１に係る半導体装置の製造工程を示す断面
図である。
図である。
【図４】 図１に係る半導体装置の製造工程を示す断面
図である。
図である。
【図５】 Ｎ−ｃｈゲート（ストッパ層あり）の場合の
ゲート長とシート抵抗との関係を示すグラフである。
ゲート長とシート抵抗との関係を示すグラフである。
【図６】 Ｎ−ｃｈゲート（ストッパ層なし）の場合の
ゲート長とシート抵抗との関係を示すグラフである。
ゲート長とシート抵抗との関係を示すグラフである。
【図７】 Ｐ−ｃｈゲート（ストッパ層あり）の場合の
ゲート長とシート抵抗との関係を示すグラフである。
ゲート長とシート抵抗との関係を示すグラフである。
【図８】 Ｐ−ｃｈゲート（ストッパ層なし）の場合の
ゲート長とシート抵抗との関係を示すグラフである。
ゲート長とシート抵抗との関係を示すグラフである。
【図９】 従来例を示す断面図である。
１…シリコン基板、２…ゲート絶縁膜、３…第１層のゲ
ート電極、４…ストッパ層、５…第２層のゲート電極、
６，７…低濃度不純物層、８…サイドウォール、９，１
０…高濃度不純物層、１１…高融点金属、１２…シリサ
イド、１３…シリサイド・拡散層、１４…層間絶縁膜。
ート電極、４…ストッパ層、５…第２層のゲート電極、
６，７…低濃度不純物層、８…サイドウォール、９，１
０…高濃度不純物層、１１…高融点金属、１２…シリサ
イド、１３…シリサイド・拡散層、１４…層間絶縁膜。
Claims (8)
- 【請求項１】 シリサイド化されたゲート電極を有する
ＭＯＳ型半導体装置において、 シリコン基板上に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成された第１層のゲート電極
と、 この第１層のゲート電極の上に形成されてシリサイド化
を停止させるためのストッパ層と、 このストッパ層の上に形成されてシリサイド化された第
２層のゲート電極とを備え、 前記第２層のゲート電極は、その表面から前記ストッパ
層までシリサイド化され、 前記ストッパ層は、前記第１層および第２層のゲート電
極間に形成されるとともに、これらの電極間にトンネル
電流を通す厚さを有する ことを特徴とするＭＯＳ型半導
体装置。 - 【請求項２】 請求項１において、 前記第１層のゲート電極は、ポリシリコン，アモルファ
スシリコン，リンドープト・ポリシリコンまたはリンド
ープト・アモルファスシリコンの何れか一つによって形
成されていることを特徴とするＭＯＳ型半導体装置。 - 【請求項３】 請求項１において、 前記第２層のゲート電極は、ポリシリコン，アモルファ
スシリコン，リンドープト・ポリシリコンまたはリンド
ープト・アモルファスシリコンの何れか一つによって形
成されるとともに、チタン，コバルト，白金またはモリ
ブデンの何れか一つによってシリサイド化されているこ
とを特徴とするＭＯＳ型半導体装置。 - 【請求項４】 請求項１において、 前記ストッパ層は、厚さが１ｎｍの酸化膜または窒化膜
の何れか一つであることを特徴とするＭＯＳ型半導体装
置。 - 【請求項５】 シリサイド化されたゲート電極を有する
ＭＯＳ型半導体装置の製造方法において、 シリコン基板上にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上に第１層のゲート電極を形成する工
程と、 この第１層のゲート電極の上に、トンネル電流を通す厚
さを有しかつ前記第１層のゲート電極のシリサイド化を
停止させるためのストッパ層を形成する工程と、 このストッパ層の上に第２層のゲート電極を形成する工
程と、 この第２層のゲート電極の上に高融点金属層を形成する
工程と、 前記第２層のゲート電極と前記高融点金属とを反応させ
ることにより、前記ストッパ層までシリサイド化された
シリサイド・ゲート電極を形成する工程とを有すること
を特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項６】 請求項５において、 前記第１層および第２層のゲート電極は、ポリシリコ
ン，アモルファスシリコン，リンドープト・ポリシリコ
ンまたはリンドープト・アモルファスシリコンの何れか
一つによって形成されていることを特徴とするＭＯＳ型
半導体装置の製造方法。 - 【請求項７】 請求項５において、 前記ストッパ層は、厚さが１ｎｍの酸化膜または窒化膜
の何れか一つであることを特徴とするＭＯＳ型半導体装
置の製造方法。 - 【請求項８】 請求項５において、 前記高融点金属は、チタン，コバルト，白金またはモリ
ブデンの何れか一つによって形成されていることを特徴
とするＭＯＳ型半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263534A JP3063703B2 (ja) | 1997-09-29 | 1997-09-29 | Ｍｏｓ型半導体装置およびその製造方法 |
| TW087116043A TW434830B (en) | 1997-09-29 | 1998-09-25 | MOS semiconductor device and method of manufacturing the same |
| CN98120061A CN1213184A (zh) | 1997-09-29 | 1998-09-29 | 金属氧化物半导体器件及其制造方法 |
| KR1019980040636A KR100297221B1 (ko) | 1997-09-29 | 1998-09-29 | Mos반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263534A JP3063703B2 (ja) | 1997-09-29 | 1997-09-29 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11103047A JPH11103047A (ja) | 1999-04-13 |
| JP3063703B2 true JP3063703B2 (ja) | 2000-07-12 |
Family
ID=17390883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9263534A Expired - Fee Related JP3063703B2 (ja) | 1997-09-29 | 1997-09-29 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP3063703B2 (ja) |
| KR (1) | KR100297221B1 (ja) |
| CN (1) | CN1213184A (ja) |
| TW (1) | TW434830B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604804B1 (ko) * | 2000-04-17 | 2006-07-28 | 삼성전자주식회사 | 몰리브데늄 박막 및 실리콘 박막을 포함하는 다층막 제조방법 |
| KR100370156B1 (ko) * | 2000-08-01 | 2003-01-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291567A (ja) * | 1992-04-14 | 1993-11-05 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1997
- 1997-09-29 JP JP9263534A patent/JP3063703B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-25 TW TW087116043A patent/TW434830B/zh not_active IP Right Cessation
- 1998-09-29 CN CN98120061A patent/CN1213184A/zh active Pending
- 1998-09-29 KR KR1019980040636A patent/KR100297221B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW434830B (en) | 2001-05-16 |
| JPH11103047A (ja) | 1999-04-13 |
| KR100297221B1 (ko) | 2001-08-07 |
| CN1213184A (zh) | 1999-04-07 |
| KR19990030264A (ko) | 1999-04-26 |
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