JPH1117182A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高融点金属シリサイドからなるゲート電極で
はその応力によってリーク電流や界面電荷の増大等を生
じて、ゲート絶縁膜をはじめとしてＬＳＩの信頼性を低
下させるので、ゲート電極の厚膜化が困難であり、その
ため、自己整合的に拡散層を形成することも困難となっ
ていた。 【解決手段】 半導体基板１１上にゲート絶縁膜１４が
形成されていて、さらにゲート絶縁膜１４上に、タング
ステンシリサイドからなる金属シリサイド膜１５、ポリ
シリコンからなるシリコン膜１６と、金属シリサイドお
よび金属のうちの少なくとも１種、例えばタングステン
シリサイドからなる導電膜１７とが積層されて成るゲー
ト電極１８を備えた半導体装置である。上記ゲート電極
１８中には不純物の拡散を防止する少なくとも１層の不
純物拡散防止膜が形成されているものであってもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくは、積層構造のゲート電極
を備えた半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】最近のＳＯＩ（Silicon on Insulator）
構造では表面シリコン層を１００ｎｍ程度にまで薄く形
成し、またチャネルの不純物濃度も比較的低い状態に抑
制して、ほぼシリコン活性層全体が空乏化するような条
件（完全空乏型）にすることで、短チャネル効果の抑制
やＭＯＳトランジスタの電流駆動能力の向上等が図られ
てきている。

【０００３】そしてｎ⁺ ポリシリコンをゲート電極材料
として用いたＮＭＯＳトランジスタの場合、Ｖthを通常
のエンハンスメント型トランジスタのように０．５Ｖ〜
１．０Ｖ付近にするためには、チャネルの不純物濃度を
１×１０¹⁷／ｃｍ³ 以上にしなければならない。そこで
完全空乏型のままでエンハンスメント型トランジスタを
製作するためにゲート材料としてｐ⁺ ポリシリコン〔ホ
ウ素ドープトポリシリコン（Ｂ−ＤＯＰＯＳ）〕を用い
られている。このように、ＮＭＯＳトランジスタにｐ⁺
ポリシリコンゲートを用いると、チャネルがドーピング
されていない場合ではＶthが１．０Ｖ程度であり、これ
よりＶthを下げるためには、ＮＭＯＳのチャネルにリン
（Ｐ）をドーピングする等のいわゆるカウンタードーピ
ングを行う必要が生じる。

【０００４】一方、バルクシリコンデバイスにおいて
も、上記ｎ型のポリシリコンのみではＮチャネルトラン
ジスタ、Ｐチャネルトランジスタとも同時に短チャネル
効果に強い表面チャネル型のＭＯＳトランジスタを形成
することは困難である。そこで、ゲート電極の仕事関数
を用いてＶthを調整することを目的として、ＮＭＯＳト
ランジスタに対してはｎ⁺ ポリシリコン、ＰＭＯＳトラ
ンジスタに対してはｐ⁺ポリシリコンをそれぞれ用いる
デュアルゲートプロセスが提案されている。

【０００５】さらに最近では、例えばタングステンシリ
サイドのように仕事関数がシリコンのミッドギャップ近
傍になる材料をゲート電極として用いる検討が行われて
いる。タングステンシリサイドのような高融点金属シリ
サイドは、シリコンのミッドギャップ付近に仕事関数を
有するものが多く、そのなかでモリブデンシリサイド
（ＭｏＳｉ_x ）やタングステンシリサイド（ＷＳｉ_x ）
等は、直接酸化シリコンと反応しないので、ゲート耐圧
を顕著には劣化させず、特にゲート電極材料として注目
されている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記ｐ
⁺ ポリシリコンにカウンタードーピングを行う方法では
短チャネル効果を増大させるので、微細化するＬＳＩに
対しては好ましくはない。そのため、ｎ⁺ ポリシリコン
およびｐ⁺ ポリシリコンのどちらのタイプのゲート電極
に対しても活性層が薄膜化されている微細ＳＯＩデバイ
スに対しては、完全空乏型でかつそのトランジスタのＶ
thを０．５Ｖ程度の適正な値に制御することは困難であ
った。また部分空乏型のトランジスタに対してもチャネ
ル濃度を単に上昇させることはドレイン電流を増加させ
るので好ましくない。

【０００７】一方、上記デュアルゲートプロセスでは、
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異な
るタイプのドーパントのポリシリコンゲート電極を用い
ると、ＮＭＯＳトランジスタのｎ⁺ ポリシリコンゲート
電極とＰＭＯＳトランジスタのｐ⁺ ポリシリコンゲート
電極とが接続された部分でゲート電極中のそれぞれの不
純物が相互に拡散し、それぞれのゲート電極の仕事関数
を大きく変動させる問題が生じる。これはゲート電極の
低抵抗化のためにポリシリコンの上層にタングステンシ
リサイドのようなシリサイドを用いたときには、シリサ
イド中のドーパントの拡散係数が非常に大きいために特
に顕著になる。よって、バルクシリコンデバイスにおい
てもタイプの異なるポリシリコンではなく、ミッドギャ
ップ付近に仕事関数を有するゲート電極を将来的には必
要としている。

【０００８】さらに、高融点金属シリサイドで形成した
ゲート電極では、高融点金属シリサイド膜の応力が１×
１０⁹ Ｐａ程度と大きなものが多いため、自己整合的に
イオン注入することによって拡散層を形成するために必
要な膜厚（注入イオンをゲート電極で阻止してゲート直
下のチャネル部分に入れないようにするために必要な最
低限の膜厚）に堆積すた高融点金属シリサイドでゲート
電極を形成すると、下地のゲート酸化膜に対して大きな
引張応力を印加することになる。この結果、ゲート酸化
膜に対する機械的な応力によるリーク電流や界面電荷の
増大等を生じることになり、ゲート酸化膜をはじめとし
てＬＳＩの信頼性を低下させることになる。

【０００９】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。すなわち、半導体装置は、半導体基板上に形成さ
れているゲート絶縁膜と、このゲート絶縁膜上に形成さ
れている金属シリサイド膜と、この金属シリサイド膜上
に形成されているシリコン膜と、金属シリサイドおよび
金属の少なくとも１種からなるものでシリコン膜上に形
成されている導電膜とからなるゲート電極を備えたもの
である。

【００１０】またゲート電極中には不純物の拡散を防止
する少なくとも１層の不純物拡散防止膜が形成されてい
るものであってもよい。

【００１１】上記半導体装置では、ゲート絶縁膜上に金
属シリサイド膜が形成されていることから、ゲート絶縁
膜との界面の仕事関数がゲート絶縁膜と接している材料
によってほぼ決定することにより、ゲート絶縁膜との界
面がミッドギャップ付近の仕事関数を有するものとな
る。また金属シリサイド膜上にシリコン膜が形成されて
いることから、上記金属シリサイド膜が薄いものであっ
ても、イオン注入による自己整合拡散層を作製すること
が可能なゲート電極の厚さが、応力の少ないポリシリコ
ン等のシリコン膜によって確保される。このようにゲー
ト絶縁膜上の金属シリサイド膜が薄く形成されているこ
とにより、ゲート電極全体としての応力が増大すること
がないので、ゲート絶縁膜の信頼性が低下することはな
い。

【００１２】さらにシリコン膜上に金属シリサイド膜ま
たは金属からなる導電膜が形成されていることから、ゲ
ート電極のシート抵抗は低いものとなる。そのため、デ
バイスの動作速度を低下させないゲート電極となる。ま
たこの導電膜を形成しても下層にシリコン膜が形成され
ているので、このシリコン膜によって導電膜により印加
される応力が十分に緩和される。そのため、ゲート絶縁
膜には信頼性を低下させるような応力が導電膜によって
印加されることはない。

【００１３】また、ゲート電極中に不純物の拡散を防止
する少なくとも１層の不純物拡散防止膜が形成されてい
るものでは、シリコン膜中の不純物とは別に金属シリサ
イド膜中の不純物のタイプおよび濃度を設定することが
でき、かつＮＭＯＳトランジスタとＰＭＯＳトランジス
タとでタイプの異なる不純物を用いたときに生じる相互
拡散が生じたとしても、これがゲート絶縁膜との界面の
仕事関数に影響を与えることはなく、トランジスタのＶ
thもシフトさせない。

【００１４】半導体装置の製造方法は、半導体基板上に
形成されているゲート絶縁膜上に金属シリサイド膜、シ
リコン膜を順に形成し、次いでシリコン膜と金属シリサ
イド膜とをゲート電極にパターニングした後、パターニ
ングしたシリコン膜上に金属シリサイドからなる導電膜
を自己整合的に形成して、ゲート電極を形成する。

【００１５】上記製造方法において、金属シリサイド膜
を形成した後にゲート電極の仕事関数を規定する不純物
を金属シリサイド膜中にドーピングしてもよい。また金
属シリサイド膜を形成した後に不純物の拡散を防止する
少なくとも１層の不純物拡散防止膜を形成してもよい。

【００１６】上記半導体装置の製造方法では、ゲート絶
縁膜上に金属シリサイド膜、シリコン膜を順に形成する
ことから、上記金属シリサイド膜を薄く形成しても、イ
オン注入による自己整合拡散層を作製することが可能な
ゲート電極の厚さを、応力の少ないポリシリコン等のシ
リコン膜によって確保することが可能になる。このよう
にゲート絶縁膜上の金属シリサイド膜を薄く形成するこ
とから、ゲート電極全体としての応力を増大させること
はなく、またゲート絶縁膜の信頼性を劣化させることも
ない。

【００１７】さらにシリコン膜上に金属シリサイド膜ま
たは金属からなる導電膜を形成することから、でき上が
りのゲート電極のシート抵抗は低いものとなる。そのた
め、デバイスの動作速度を低下させないゲート電極が形
成される。またこの導電膜を形成してもその下層にシリ
コン膜が形成されているので、このシリコン膜によって
導電膜により印加される応力は十分に緩和される。その
ため、導電膜の応力がゲート絶縁膜に影響を及ぼすこと
はない。

【００１８】さらに、ゲート絶縁膜に接する金属シリサ
イドとポリシリコンとの間に不純物拡散防止膜を設ける
製造方法では、不純物拡散防止膜が金属シリサイド膜か
らの不純物拡散を防止するとともにシリコン膜からの不
純物拡散も防止する。そのため、シリコン膜中の不純物
とは別に金属シリサイド膜中の不純物のタイプおよび濃
度を別個に設定することができるようになる。

【００１９】

【発明の実施の形態】本発明の第１実施形態の一例を、
図１の概略構成断面図によって説明する。この図１で
は、半導体ソース・ドレインとして絶縁ゲート型電界効
果トランジスタを示す。

【００２０】図１に示すように、半導体基板（例えばバ
ルクのシリコン基板）１１の素子形成領域１２は素子分
離絶縁膜１３によって電気的に分離されている。この素
子形成領域１２の表面上にはゲート絶縁膜（例えばシリ
コン酸化膜）１４を介して金属シリサイド膜〔例えばタ
ングステンシリサイド（ＷＳｉ_x ）膜〕１５／シリコン
膜（例えばポリシリコン膜）１６／導電膜〔例えばタン
グステンシリサイド（ＷＳｉ_x ）膜〕１７の３層構造か
らなるゲート電極１８が形成されている。

【００２１】各膜の膜厚は、上層の導電膜１７が例えば
７０ｎｍ、シリコン膜１６が例えば７０ｎｍ、下層の金
属シリサイド膜１５が例えば３０ｎｍの厚さに形成され
ている。上記タングステンシリサイドからなる金属シリ
サイド膜１５および導電膜１７は、不純物をドーピング
していないものであっても、またはヒ素（Ａｓ）、リン
（Ｐ）、ホウ素（Ｂ）等の不純物を１×１０¹⁵／ｃｍ²
程度以上にドーピングしてその仕事関数を制御したもの
であってもよい。また、上記シリコン膜１６中にはドー
ズ量で５×１０¹⁵／ｃｍ² （濃度では７×１０²⁰／ｃｍ
³ 程度）のヒ素（Ａｓ）がドーピングされていて、この
シリコン膜１６は完全な導体となっている。

【００２２】さらに上記ゲート電極１８の両側における
半導体基板１１にはソース・ドレイン領域（図示省略）
が形成されている。そして上記半導体基板１１上には上
記ゲート電極１８を覆う層間絶縁膜２１が形成されてい
る。

【００２３】次に図２に、金属シリサイド膜１５に不純
物をドーピングした構成におけるフラットバンド電圧と
ドーズ量との関係の一例を示す。図２における縦軸はフ
ラットバンド電圧Ｖfbを示し、横軸は不純物のドーズ量
を示す。なお、金属シリサイド膜１５は１００ｎｍのタ
ングステンシリサイド膜からなり、１×１０¹⁵／ｃｍ ²
のドーズ量がタングステンシリサイド膜中の不純物濃度
１×１０²⁰／ｃｍ³ に相当する。なお、測定は、窒素雰
囲気中、８５０℃、３０分の熱処理を行った後に行って
いる。

【００２４】図２に示すように、ｐ型不純物のホウ素イ
オン（Ｂ⁺ ）をドーピングした場合にはドーズ量を高め
るとフラットバンド電圧Ｖfbも高くなる。例えばドーズ
量が２．５×１０¹⁵／ｃｍ² 、５．０×１０¹⁵／ｃ
ｍ² 、７．５×１０¹⁵／ｃｍ² 、１．０×１０¹⁶／ｃｍ
² のとき、フラットバンド電圧Ｖfbはそれぞれ、０．３
１Ｖ、０．４５Ｖ、０．５５Ｖ、０．５９Ｖであった。
またｎ型不純物のヒ素イオン（Ａｓ⁺ ）をドーピングし
た場合にはドーズ量を高めるとフラットバンド電圧Ｖfb
は減少する。例えばドーズ量が１．０×１０¹⁵／ｃ
ｍ² 、２．５×１０¹⁵／ｃｍ² 、５．０×１０¹⁵／ｃｍ
² 、７．５×１０¹⁵／ｃｍ² 、１．０×１０¹⁶／ｃｍ²
のとき、フラットバンド電圧Ｖfbはそれぞれ、０．３４
Ｖ、０．２４Ｖ、０．１６Ｖ、０．１１Ｖ、０．０８Ｖ
であった。ちなみに、ポリシリコン単層のゲート電極の
フラットバンド電圧Ｖfbは、−０．１２Ｖであった。こ
れからして、ポリシリコン単層よりも高いフラットバン
ド電圧が得られ、ドーズ量によってフラットバンド電圧
を調整できることがわかる。

【００２５】上記第１実施形態の半導体装置では、金属
シリサイド膜１５を構成するタングステンシリサイド膜
の内部応力は１×１０⁹ Ｐａ程度であり、上記シリコン
膜１６を構成するポリシリコン膜に比べておよそ１桁大
きいものとなっている。そこで上記ゲート電極１８で
は、ゲート絶縁膜１４上に接する金属シリサイド膜１５
の膜厚を３０ｎｍ程度と通常のポリシリコンゲートで用
いられる膜厚のおよそ１／１０以下にすることでゲート
絶縁膜１４に直接影響を及ぼす機械的な応力の大きさを
小さくしている。しかも、金属シリサイド膜１５上にシ
リコン膜１６が形成されていることから、上記金属シリ
サイド膜１５が薄いものであっても、自己整合拡散層と
なるソース・ドレイン領域をゲート電極１８をマスクに
用いたイオン注入によって作製することが可能なゲート
電極１８の厚さが、応力の少ないポリシリコン等のシリ
コン膜１６によって確保されている。

【００２６】また、シリコン膜１６上にタングステンシ
リサイドからなる導電膜１７が形成されていることか
ら、ゲート電極１８のシート抵抗は低いものとなってい
る。そのため、デバイスの動作速度を低下させないゲー
ト電極１８となる。一方、導電膜１７の膜厚は７０ｎｍ
程度と下層のタングステンシリサイドからなる金属シリ
サイド膜１５の膜厚に比べておよそ２倍となっており、
応力もその分大きくなっている。しかし、導電膜１７の
応力はその下層のポリシリコンからなるシリコン膜１６
を介してゲート絶縁膜１４に伝えられるので、特にゲー
ト電極１８のエッジ部分のゲート絶縁膜１４ａに与える
影響もその分緩和される。つまり、ゲート絶縁膜１４に
対する影響は従来から用いられているポリサイド構造の
応力とほぼ同等になるので、ゲート絶縁膜１４の信頼性
に影響を与えることはない。

【００２７】また、ゲート絶縁膜１４上にタングステン
シリサイドからなる金属シリサイド膜１５が形成されて
いることから、ゲート絶縁膜１４との界面の仕事関数が
ゲート絶縁膜１４と接している材料によってほぼ決定す
ることにより、ゲート絶縁膜１４との界面がミッドギャ
ップ付近の仕事関数を有するものとなる。

【００２８】次に第２実施形態の一例を、図３の概略構
成断面図によって説明する。この図３では、絶縁ゲート
型電界効果トランジスタを示し、前記図１によって説明
した構成部品と同様のものには同一符号を付す。

【００２９】図３に示すように、半導体基板（例えばバ
ルクのシリコン基板）１１の素子形成領域１２は素子分
離絶縁膜１３によって電気的に分離されている。この素
子形成領域１２上にはゲート絶縁膜（例えばシリコン酸
化膜）１４を介して金属シリサイド膜〔例えばタングス
テンシリサイド（ＷＳｉ_x ）膜〕１５／シリコン膜（例
えばポリシリコン膜）１６／導電膜〔例えばチタンシリ
サイド（ＴｉＳｉ_x ）膜〕１７の３層構造からなるゲー
ト電極１８が形成されている。

【００３０】さらに上記ゲート電極１８の側壁にはサイ
ドウォール３１，３２が、例えば酸化シリコン、窒化シ
リコン等の絶縁材料で形成されている。またゲート電極
１８の両側における半導体基板１１には、それぞれに上
記サイドウォール３１，３２を介してのソース・ドレイ
ン領域（図示省略）が形成されていて、その上層にはチ
タンシリサイド（ＴｉＳｉ_x ）膜３３，３４が形成され
ている。このチタンシリサイド膜３３，３４は、上記ゲ
ート電極１８導電膜１７のチタンシリサイド（ＴｉＳｉ
_x ）と同時にサリサイド（Self-Aligned Silicidation:
ＳＡＬＩＣＩＤＥ）プロセスによって自己整合的に形成
されている。

【００３１】各膜の膜厚は、タングステンシリサイドか
らなる金属シリサイド膜１５が例えば３０ｎｍ、初期に
堆積するシリサイド膜１６となるポリシリコン膜が例え
ば１４０ｎｍ、シリサイド形成時の初期のチタン膜が例
えば３０ｎｍの厚さに形成されている。またサイドウォ
ール３１，３２のゲート長方向の幅は一例として、０．
１５μｍとする。この状態でシリサイド化を行って、チ
タン膜の２．３倍のシリコン層が消費され、２．５倍の
チタンシリサイドからなる導電膜１７が形成されるの
で、最終的にはチタンシリサイドからなる導電膜１７は
７５ｎｍ、ポリシリコンからなるシリコン膜１６は７０
ｎｍ、タングステンシリサイドからなる金属シリサイド
膜１５は３０ｎｍの厚さになる。

【００３２】さらに上記ゲート電極１８の両側における
半導体基板１１にはソース・ドレイン領域（図示省略）
が形成されている。そして上記半導体基板１１上には上
記ゲート電極１８を覆う層間絶縁膜２１が形成されてい
る。

【００３３】上記第２実施形態の半導体装置では、前記
第１実施形態で説明したのと同様に、ゲート絶縁膜１４
上に接する金属シリサイド膜１５を構成するタングステ
ンシリサイド膜の内部応力は１×１０⁹ Ｐａ程度である
が、その膜厚を３０ｎｍ程度と通常のポリシリコンゲー
トで用いられる膜厚のおよそ１／１０以下にすることで
ゲート絶縁膜１４に直接影響を及ぼす機械的な応力の大
きさを小さくしている。しかも、金属シリサイド膜１５
上にシリコン膜１６が形成されていることから、上記金
属シリサイド膜１５が薄いものであっても、自己整合拡
散層となるソース・ドレイン領域をゲート電極１８をマ
スクに用いたイオン注入によって作製することを可能に
している。

【００３４】また、シリコン膜１６上にチタンシリサイ
ドからなる導電膜１７が形成されていることから、ゲー
ト電極１８のシート抵抗は低いものとなる。そのため、
デバイスの動作速度を低下させないゲート電極１８とな
る。一方、導電膜１７の膜厚は７０ｎｍ程度と下層のタ
ングステンシリサイドからなる金属シリサイド膜１５の
膜厚に比べておよそ２倍となっているので、応力もその
分大きくなる。しかしながら、その応力はポリシリコン
からなるシリコン膜１６を介してゲート絶縁膜１４に伝
えられるので、ゲート絶縁膜１４に与える影響はシリコ
ン膜１６によって十分に緩和される。したがって、ゲー
ト絶縁膜１４の信頼性に影響を与えることはない。

【００３５】また、ゲート絶縁膜１４上にタングステン
シリサイドからなる金属シリサイド膜１５が形成されて
いることから、ゲート絶縁膜１４との界面がミッドギャ
ップ付近の仕事関数を有するものとなる。

【００３６】次に第３実施形態の一例を、図４の概略構
成断面図によって説明する。この図４では、絶縁ゲート
型電界効果トランジスタを示し、前記図１によって説明
した構成部品と同様のものには同一符号を付す。

【００３７】図４に示すように、半導体基板（例えばバ
ルクのシリコン基板）１１の素子形成領域１２は素子分
離絶縁膜１３によって電気的に分離されている。この素
子形成領域１２上にはゲート絶縁膜（例えばシリコン酸
化膜）１４を介して金属シリサイド膜〔例えばタングス
テンシリサイド（ＷＳｉ_x ）膜〕１５／不純物拡散防止
膜〔例えば窒化タングステン（ＷＮ_x ）膜〕４１／シリ
コン膜（例えばポリシリコン膜）１６／導電膜〔例えば
タングステンシリサイド（ＷＳｉ_x ）膜〕１７の４層構
造からなるゲート電極１８が形成されている。

【００３８】各膜の膜厚は、上層の導電膜１７が例えば
７０ｎｍ、シリコン膜１６が例えば７０ｎｍ、窒化タン
グステンからなる不純物拡散防止膜４１が例えば３ｎ
ｍ、下層の金属シリサイド膜１５が例えば３０ｎｍの厚
さに形成されている。上記タングステンシリサイドから
なる金属シリサイド膜１５および導電膜１７は、不純物
をドーピングしていないものであっても、またはヒ素
（Ａｓ）、リン（Ｐ）、ホウ素（Ｂ）等の不純物を１×
１０¹⁵／ｃｍ² 程度以上にドーピングしてその仕事関数
を制御したものであってもよい。また、上記シリコン膜
１６中にはドーズ量で５×１０¹⁵／ｃｍ² （濃度では７
×１０²⁰／ｃｍ³ 程度）のヒ素（Ａｓ）がドーピングさ
れていて、このシリコン膜１６は完全な導体となってい
る。

【００３９】さらに上記ゲート電極１８の両側における
半導体基板１１にはソース・ドレイン領域（図示省略）
が形成されている。そして上記半導体基板１１上には上
記ゲート電極１８を覆う層間絶縁膜２１が形成されてい
る。

【００４０】なお上記第３実施形態で説明したように、
不純物拡散防止膜４１を金属シリサイド膜１５とシリコ
ン膜１６との間に形成することが好ましいが、その形成
位置はゲート電極１８中であればよく、また単層であっ
ても複数層であってもよい。また上記不純物拡散防止膜
４１は窒化タングステンからなるものを説明したが、例
えば、他の窒化金属膜、窒化シリコン膜および酸窒化シ
リコン膜のうちの少なくとも１層からなるものであれば
よい。したがって、上記各膜のうちの複数を用いた積層
膜であってもよい。

【００４１】上記第３実施形態の半導体装置では、前記
説明した第１実施形態の半導体装置を同様なる作用効果
が得られる。それとともに、上記のように窒化タングス
テンからなる不純物拡散防止膜４１が設けられているこ
とにより、ゲート絶縁膜１４に接するタングステンシリ
サイドからなる金属シリサイド膜１５への不純物の拡散
が防止される。さらには、金属シリサイド膜１５からの
不純物の拡散が防止される。このため、ゲート絶縁膜１
４に接する金属シリサイド膜１５の仕事関数は、そのド
ーピング量に応じて設計値通りに設定することができ、
上層のポリシリコンからなるシリコン膜１５等へのドー
ピング条件や熱工程の影響を考慮する必要がない。その
ため、高精度にかつ均一性よくゲート絶縁膜１４との界
面部分の仕事関数を設定することが可能となる。よっ
て、不純物拡散防止膜４１が形成されている構成はとて
も好ましいゲート構造であるといえる。

【００４２】この構成では、ゲート絶縁膜１４と接する
金属シリサイド膜１５の不純物濃度のみを制御しておけ
ば、上層の導電膜１７およびシリコン膜１６中の不純物
濃度や不純物のタイプについては細かく制御する必要が
なくなる。シリコン膜１６には、単に導体にするために
十分な不純物がドーピングされていればよい。よって、
シリコン膜１６、導電膜１７に導入される不純物は、ソ
ース・ドレイン（図示省略）となる拡散層形成時のイオ
ン注入によって導入されてもよい。

【００４３】また、ＣＭＯＳ構成においては、熱処理に
よりＮＭＯＳトランジスタとＰＭＯＳトランジスタとの
各ゲート電極中の不純物が相互拡散しても、不純物拡散
防止膜４１により金属シリサイド膜１５への不純物拡散
が防止されているため、仕事関数を変動させることには
ならないので問題にはならない。そのため、ゲート電極
１８上にイオン注入を阻止するための酸化膜（ストッパ
酸化膜）を予め形成しておく必要がなくなる。つまり中
間層のシリコン膜１６は、予め不純物をドーピングして
おかなくてもストッパ酸化膜を形成しておかなければ、
ソース・ドレインとなる拡散層を形成する際に、自動的
に上層の導電膜１７からドーピングされることになり、
できあがりは導体になる。このとき、シリコン膜１６
と、金属シリサイド膜１５とではドーパントのタイプお
よび濃度が異なる場合があるが、窒化タングステンから
なる不純物拡散防止膜４１により不純物の膜厚方向の拡
散が抑制されるので、ゲート絶縁膜１４の界面の仕事関
数は狙い通りに設定されることになる。

【００４４】上記第１〜第３実施形態では、金属シリサ
イド膜１５がタングステンシリサイド膜の場合を説明し
たが、この金属シリサイド膜１５は、モリブデンシリサ
イド（ＭｏＳｉ_x ）、タンタルシリサイド（ＴａＳ
ｉ_x ）等の酸化シリコン膜と反応しないシリサイドであ
ればよい。また、下地の半導体基板１１もバルクのシリ
コン基板ではなく、ＳＯＩ基板のようなものであっても
よい。

【００４５】なお、上記金属シリサイド膜１５は、単に
金属膜で形成されているものであってもよい。その場合
の仕事関数は金属固有の値によって決まることになる。
ただし、不純物ドーピングによって仕事関数を変えるこ
とは困難になる。

【００４６】また、上記に説明した、ポリシリコンから
なるシリコン膜１６の膜厚や不純物濃度、ゲート絶縁膜
１４と接する金属シリサイド膜１５および上層の導電膜
１７や窒化タングステンからなる不純物拡散防止膜４１
の膜厚等は、一例であって、目的とする半導体装置によ
り適宜設計変更することは可能である。

【００４７】次に前記第１実施形態で説明した絶縁ゲー
ト型電界効果トランジスタの製造方法を、図５〜図７の
製造工程図によって説明する。図５〜図７では、前記図
１によって説明した構成部品と同様のものには同一符号
を付す。

【００４８】図５の（１）に示すように、半導体基板
（例えばバルクのシリコン基板）１１に素子形成領域１
２を分離する素子分離領域１３を、例えば局所酸化法
〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）
法〕によって形成する。さらに半導体基板１１にウエル
領域（図示省略）等を形成してもよい。

【００４９】次いで素子形成領域１２上の酸化膜等を除
去して洗浄した後、図５の（２）に示すように、例えば
熱酸化法によって、半導体基板１１の素子形成領域１２
表面に、例えばシリコン酸化膜を８ｎｍの厚さに成長さ
せてゲート絶縁膜１４を形成する。次いでＣＶＤ法等の
成膜技術によって、ゲート絶縁膜１４上に、金属シリサ
イド膜となる、例えばタングステンシリサイド（ＷＳｉ
_x ）膜５５を３０ｎｍの厚さに形成し、続いてシリコン
膜となる、例えばポリシリコン膜５６を７０ｎｍの厚さ
に形成する。

【００５０】さらに図５の（３）に示すように、ポリシ
リコン膜５６上に、導電膜となる、例えばタングステン
シリサイド（ＷＳｉ_x ）膜５７を７０ｎｍの厚さに形成
する。これらのタングステンシリサイド膜５５，５７、
およびポリシリコン膜５６は、界面の自然酸化膜の成長
を最小限に抑えるために、酸化性雰囲気（例えば大気）
にさらすことなく、例えばマルチチャンバの成膜装置に
よって連続成膜することが好ましい。

【００５１】なお、ゲート絶縁膜１４に接するタングス
テンシリサイド膜５５は、ゲート絶縁膜１４に直接堆積
しても密着性やゲート耐圧を劣化させないようにするた
めに、例えばジクロロシラン（ＳｉＨ₂ Ｃｌ₂ ）と六フ
ッ化タングステン（ＷＦ₆ ）の反応系を用いて、タング
ステンシリサイド膜がいわゆるシリコンリッチな状態、
例えばＷＳｉ_x ：ｘ＝３．０のようになる条件にする必
要がある。例えば、上記タングステンシリサイド膜５５
の成膜は、一例として、コールドウォール型減圧ＣＶＤ
装置を用いて、原料ガスにジクロロシラン（ＳｉＨ₂ Ｃ
ｌ₂ ）：１６０ｓｃｃｍ、六フッ化タングステン（ＷＦ
₆ ）：１．６ｓｃｃｍ、アルゴン（Ａｒ）：１００ｓｃ
ｃｍを用い、成膜温度を６８０℃、成膜雰囲気の圧力を
４０Ｐａに設定して成膜を行う。

【００５２】またポリシリコン膜５６の成膜は、一例と
して、ホットウォール型減圧ＣＶＤ装置を用いて、原料
ガスにモノシラン（ＳｉＨ₄ ）：４６０ｓｃｃｍを用
い、成膜温度を６２５℃、成膜雰囲気の圧力を２０Ｐａ
に設定して成膜を行う。以下、上記ｓｃｃｍは標準状態
における体積流量（ｃｍ³ ／分）を表す。

【００５３】また、タングステンシリサイド膜５７は、
ゲート電極のできあがりのシート抵抗を低下させる目的
で形成するので、その組成比は、従来から用いられてい
るｘ＝２．６、すなわち、下地のポリシリコン膜５６と
の密着性が確保でき、かつ最もでき上がりの抵抗率を低
下させることができる組成比にする。このとき、タング
ステンシリサイド膜５７の形成方法は、段差被覆性に優
れたＣＶＤによって行うことが好ましく、その反応系
は、ジクロロシラン（ＳｉＨ₂ Ｃｌ₂ ）と六フッ化タン
グステン（ＷＦ₆ ）とを用いたものであってもよく、ま
たモノシラン（ＳｉＨ₄ ）と六フッ化タングステン（Ｗ
Ｆ₆ ）とを用いたものであってもよい。

【００５４】モノシラン（ＳｉＨ₄ ）と六フッ化タング
ステン（ＷＦ₆ ）とを用いた反応系でタングステンシリ
サイド膜５７を形成する場合の成膜は、一例として、コ
ールドウォール型減圧ＣＶＤ装置を用いて、原料ガスに
モノシラン（ＳｉＨ₄ ）：３５０ｓｃｃｍ、六フッ化タ
ングステン（ＷＦ₆ ）：３．１ｓｃｃｍ、アルゴン（Ａ
ｒ）：３００ｓｃｃｍを用い、成膜温度を４００℃、成
膜雰囲気の圧力を９３Ｐａに設定して成膜を行う。

【００５５】次いで図５の（４）に示すように、上記ポ
リシリコン膜５６を導体にするために、例えばイオン注
入法によってリンイオン（Ｐ⁺ ）を、例えば打ち込みエ
ネルギーを１５ｋｅＶ、ドーズ量を５×１０¹⁵／ｃｍ²
なる条件でイオン注入する。このとき、リンイオン（Ｐ
⁺ ）の飛程は、タングステンシリサイド膜５７中に存在
するが、特にｘ＝２．６なる組成比のタングステンシリ
サイド膜中では、不純物の拡散速度が非常に速いので、
できあがり時にはポリシリコン膜５６の膜厚方向にも均
一なリン濃度になる。なお、ポリシリコン膜５６の導体
化は、ヒ素（Ａｓ）、ホウ素（Ｂ）等のドーピングによ
って行うことも可能である。

【００５６】次いで図５の（５）に示すように、リソグ
ラフィー技術によって上記タングステンシリサイド膜５
７上にゲート電極を形成する際のエッチングマスクとな
るレジストパターン６１を形成する。

【００５７】次いで上記レジストパターン６１をマスク
にしたエッチングによって、上記タングステンシリサイ
ド膜５５、ポリシリコン膜５６、タングステンシリサイ
ド膜５７をエッチングして、図６の（６）に示すよう
に、タングステンシリサイド膜５５からなる金属シリサ
イド膜１５、ポリシリコン膜５６からなるシリコン膜１
６、タングステンシリサイド膜５７からなる導電膜１７
の３層構造からなるゲート電極１８を形成する。このと
きのエッチング条件は、一例として、ＥＣＲ（Electron
Cycrotron Resonance）プラズマエッチング装置を用い
て、エッチングガスに塩素（Ｃｌ₂ ）：７５ｓｃｃｍと
酸素（Ｏ₂ ）：５ｓｃｃｍとを用い、基板温度を２０
℃、エッチング雰囲気の圧力を０．４Ｐａ、ＲＦパワー
を第１ステップでは８０Ｗ、第２ステップでは３０Ｗに
設定する。

【００５８】その後、上記レジストパターン６１を除去
した後、図６の（７）に示すように、ゲート電極１８、
素子分離領域１３等をマスクに用いたイオン注入法によ
って、ゲート電極１８の両側における半導体基板１１に
ＬＤＤ（Lightly Doped Drain ）（図示省略）を形成す
る。このＬＤＤは、ＣＭＯＳの場合には、ＮＭＯＳ領域
とＰＭＯＳ領域とを、レジスト膜からなるイオン注入マ
スク６２を用いて打ち分ける。例えば、ＮＭＯＳ領域に
はヒ素イオン（Ａｓ⁺ ）をイオン注入し、ＰＭＯＳ領域
には二フッ化ホウ素イオン（ＢＦ₂ ⁺ ）をイオン注入す
る。なお、各イオン注入を終了した後、マスクとして用
いたレジスト膜は除去する。

【００５９】次いで図６の（８）に示すように、半導体
基板１１上にゲート電極１８を覆う状態にポリシリコン
膜を形成した後、それをエッチバックして、ゲート電極
１８の側壁にそのポリシリコン膜を残すことによりサイ
ドウォール３１，３２を形成する。このサイドウォール
３１，３２はＬＤＤの領域を残すためのスペーサにな
る。なお、上記サイドウォール３１，３２は酸化シリコ
ンで形成することも可能である。

【００６０】次いで図７の（９）に示すように、ゲート
電極１８、上記サイドウォール３１，３２をイオン注入
マスクに用いて、ゲート電極１８の一方側におけるシリ
コン基板１１に、ＬＤＤを介してソース・ドレイン（図
示省略）を形成するとともに、ゲート電極１８の他方側
におけるシリコン基板１１に、ＬＤＤを介してソース・
ドレイン（図示省略）を形成する。このソース・ドレイ
ンの形成も、前記ＬＤＤの形成と同様に、ＣＭＯＳの場
合には、ＮＭＯＳ領域とＰＭＯＳ領域とを例えばレジス
ト膜からなるイオン注入マスク６３を用いて打ち分け
る。例えば、ＮＭＯＳ領域にはヒ素イオン（Ａｓ⁺ ）を
イオン注入し、ＰＭＯＳ領域には二フッ化ホウ素イオン
（ＢＦ₂ ⁺ ）をイオン注入する。なお、各イオン注入を
終了した後、マスクとして用いたレジスト膜は除去す
る。

【００６１】その後、ゲート電極１８、ＬＤＤ、ソース
・ドレイン、その他の不純物導入層の活性化処理を行
う。この活性化処理は、一例として、アルゴンのような
不活性雰囲気中で、１０００℃、１０秒間のＲＴＡ（Ra
pid Thermal Annealing ）処理により行う。

【００６２】そして図７の（１０）に示すように、通常
のプロセスによって、上記シリコン基板１１上にゲート
電極１８を覆う層間絶縁膜２１を形成し、リソグラフィ
ー技術およびエッチング技術を用いて層間絶縁膜２１に
コンタクトホール２２，２３を形成する。さらにコンタ
クトホール２２，２３内に例えば金属膜を埋め込んだ
後、層間絶縁膜２１上の金属膜を除去して、コンタクト
ホール２２，２３内に金属膜からなるプラグ２４，２５
を形成する。その後、配線を形成する膜を成膜した後、
リソグラフィー技術およびエッチング技術を用いて配線
を形成する膜をパターニングし、配線２６，２７を形成
する。

【００６３】上記製造方法においては、タングステンシ
リサイド（ＷＳｉ_x ）膜５５，５７、ポリシリコン膜５
６の各膜厚、サイドウォール３１，３２の幅等は、デバ
イスの目低により適宜設計変更が可能である。

【００６４】また、バルクのシリコン基板からなる半導
体基板１１に形成するトランジスタに限定されることは
なく、ＳＯＩ基板に形成するトランジスタにも上記製造
方法は適用することが可能である。

【００６５】上記図５〜図７によって説明した製造方法
では、ゲート絶縁膜１４上に形成した金属シリサイド膜
１５となるタングステンシリサイド膜５５上にシリコン
膜１６となるポリシリコン膜５６を形成することから、
上記金属シリサイド膜１５を薄く形成しても、イオン注
入によって自己整合拡散層を作製することが可能なゲー
ト電極１８の厚さが、応力の少ないポリシリコン膜５６
からなるシリコン膜１６によって確保される。このよう
にゲート絶縁膜１４上の金属シリサイド膜１５を薄く形
成することにより、ゲート電極１８の全体としての応力
を増大させることなく、またゲート絶縁膜１４の信頼性
を劣化させることもない。

【００６６】さらにシリコン膜１６上にタングステンシ
リサイド膜５７からなる導電膜１７を形成することか
ら、でき上がりのゲート電極１８のシート抵抗は低いも
のとなる。そのため、デバイスの動作速度を低下させな
いゲート電極１８が形成される。またこの導電膜１７を
形成しても下層にシリコン膜１６が形成されているの
で、このシリコン膜１６によって導電膜１７により印加
される応力が十分に緩和される。

【００６７】さらにゲート電極１８の上層に導電膜１７
を形成することから、ゲート電極１８の全体のできあが
りのシート抵抗を下がり、ゲート電極１８が低抵抗化さ
れる。また、導電膜１７を形成するタングステンシリサ
イド膜５７は、一般的に１×１０⁹ Ｐａ程度の内部応力
を有する場合が多いが、ポリシリコンからなるシリコン
膜１６が緩衝材となるため、ゲート絶縁膜１４に直接与
える応力は十分に小さくなる。

【００６８】また、ポリシリコンからなるシリコン膜１
６は電極として用いる時は、導体とするために不純物を
ドーピングする必要があるが、基本的にＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタとで同じタイプの不純物
を用いることが可能になり、相互拡散によるゲート電極
の仕事関数の変動が生じない。

【００６９】上記図５〜図７によって説明した製造方法
において、下層のタングステンシリサイド膜５５を成膜
した後、窒化タングステン（ＷＮ_x ）からなる不純物拡
散防止膜（図示省略）を成膜し、その後上記ポリシリコ
ン膜５６を成膜してもよい。このように成膜すれば、前
記図４によって説明した構造の絶縁ゲート型電界効果ト
ランジスタが形成される。不純物拡散防止膜膜４１（図
４参照）は、タングステンシリサイド膜５５をアンモニ
ア（ＮＨ₃ ）雰囲気中で直接窒化することにより形成す
ればよい。その窒化条件は、一例として、アンモニア
（ＮＨ₃ ）雰囲気中で、８５０℃、６０秒間のＲＴＡ処
理を行えばよい。

【００７０】このようにして形成される窒化タングステ
ンからなる不純物拡散防止膜は非常に薄い（例えば数ｎ
ｍ程度）膜厚であるため、以降の工程は、先に説明した
のと同様にしてゲート電極１８のエッチング加工等を行
うことが可能である。

【００７１】上記説明したように、ポリシリコン膜５６
とタングステンシリサイド（ＷＳｉ _x ）膜５５との間に
不純物の拡散を防止する不純物拡散防止膜を形成するこ
とにより、ソース・ドレインを形成するためのイオンが
タングステンシリサイド膜５５からなる金属シリサイド
膜１５にまで注入されない限り、金属シリサイド膜１５
に不純物が拡散等で導入されない。そのため、不純物が
導入されることによる意図しない金属シリサイド膜１５
の仕事関数の変動が防止される。また、このとき、通常
のデュアルゲートプロセスで用いられるような、ストッ
パ酸化膜を形成しておかなければ、ポリシリコン膜５６
へはソース・ドレイン等の拡散層形成時の不純物が自動
的に導入されることになり、プロセスの途中でポリシリ
コン膜５６を導体にするためのイオン注入は特に行う必
要がなくなる。

【００７２】上記不純物拡散防止膜は、上記説明したよ
うに金属シリサイド膜１５とシリコン膜１６との間に形
成することが望ましいが、シリコン膜１６中に形成する
ことも可能である。

【００７３】次に前記第２実施形態で説明した絶縁ゲー
ト型電界効果トランジスタの製造方法を図８の製造工程
図によって説明する。図８では、前記図３によって説明
した構成部品と同様のものには同一符号を付す。

【００７４】前記図５〜図６によって説明したのと同様
にして、図８の（１）に示すように、半導体基板１１に
素子形成領域１２を分離する素子分離領域１３を形成す
る。さらに半導体基板１１にウエル領域（図示省略）等
を形成する。

【００７５】次いで半導体基板１１の素子形成領域１２
上にゲート絶縁膜１４を形成する。次いでＣＶＤ法等の
成膜技術によって、タングステンシリサイド膜５５を例
えば３０ｎｍの厚さに形成し、次いでポリシリコン膜５
６を例えば１４０ｎｍの厚さに形成する。

【００７６】次いでリソグラフィー技術およびエッチン
グ技術によって、上記タングステンシリサイド膜５５、
ポリシリコン膜５６をエッチングして、タングステンシ
リサイド膜５５、ポリシリコン膜５６の２層構造からな
るゲート電極１８を形成する。

【００７７】さらにゲート電極１８、素子分離領域１３
等をマスクに用いたイオン注入法によって、ゲート電極
１８の両側における半導体基板１１にＬＤＤ（図示省
略）を形成する。このＬＤＤは、ＣＭＯＳの場合には、
ＮＭＯＳ領域とＰＭＯＳ領域とを、レジスト膜からなる
イオン注入マスク（図示省略）を用いて打ち分ける。例
えば、ＮＭＯＳ領域にはヒ素イオン（Ａｓ⁺ ）をイオン
注入し、ＰＭＯＳ領域には二フッ化ホウ素イオン（ＢＦ
₂ ⁺ ）をイオン注入する。なお、各イオン注入を終了し
た後、マスクとして用いたレジスト膜は除去する。

【００７８】次いで半導体基板１１上にゲート電極１８
を覆う状態に酸化シリコン膜を形成した後、それをエッ
チバックして、ゲート電極１８の側壁にその酸化シリコ
ン膜を残すことによりサイドウォール３１，３２を形成
する。このサイドウォール３１，３２はＬＤＤの領域を
残すためのスペーサになる。

【００７９】次いでゲート電極１８、上記サイドウォー
ル３１，３２をイオン注入マスクに用いて、ゲート電極
１８の両側における半導体基板１１に、ＬＤＤを介して
ソース・ドレイン（図示省略）を形成する。これらソー
ス・ドレインの形成も、前記ＬＤＤの形成と同様に、Ｃ
ＭＯＳの場合には、ＮＭＯＳ領域とＰＭＯＳ領域とをレ
ジスト膜からなるイオン注入マスク（図示省略）を用い
て打ち分ける。例えば、ＮＭＯＳ領域にはヒ素イオン
（Ａｓ⁺ ）をイオン注入し、ＰＭＯＳ領域には二フッ化
ホウ素イオン（ＢＦ₂ ⁺ ）をイオン注入する。なお、各
イオン注入を終了した後、マスクとして用いたレジスト
膜は除去する。

【００８０】次いで図８の（２）に示すように、通常の
サリサイドプロセスにしたがって、ゲート電極１８上、
ソース・ドレイン（半導体基板１１の露出部分）上を覆
う状態にチタン膜７１を例えば１０ｎｍの厚さに形成す
る。

【００８１】その後、シリサイド化のための熱処理を行
って、上記チタン膜７１とゲート電極１８のポリシリコ
ン膜５６のシリコン、ソース・ドレインの半導体基板１
１のシリコンとを反応させて、図８の（３）に示すよう
に、ポリシリコン膜５６からなるシリコン膜１６上にチ
タンシリサイドからなる導電膜１７を形成するととも
に、ソース・ドレイン（チタン膜７１と半導体基板１１
との接触部分）上にチタンシリサイド膜３３，３４を形
成する。その後、未反応なチタン膜を除去した後、導電
膜１７、チタンシリサイド膜３３，３４の低抵抗化のた
めの熱処理を行って、安定かつ低抵抗なものに改質す
る。

【００８２】図示はしないが、その後前記図７の（１
０）によって説明したのと同様に、層間絶縁膜の形成、
コンタクトホールの形成、プラグの形成、配線の形成等
を行って、半導体装置を完成させる。

【００８３】なお、ここで自己整合的に形成するシリサ
イドは、チタンシリサイド（ＴｉＳｉ₂ ）以外に、コバ
ルトシリサイド（ＣｏＳｉ₂ ）、ニッケルシリサイド
（ＮｉＳｉ₂ ）、プラチナシリサイド（ＰｔＳｉ₂ ）等
であってもよい。また、上記タングステンシリサイド膜
５５、ポリシリコン膜５６の各膜厚、サイドウォール３
１，３２の幅等は、デバイスの目的により適宜設計変更
が可能である。さらに、バルクのシリコン基板からなる
半導体基板１１に形成するトランジスタに限定されるこ
とはなく、ＳＯＩ基板に形成するトランジスタにも上記
製造方法は適用することも可能である。

【００８４】上記図８によって説明した製造方法では、
ゲート絶縁膜１４との界面の仕事関数をタングステンシ
リサイド膜５５の持つミッドギャップ近辺の値にするこ
とができ、かつゲート電極１８の膜厚をイオン注入によ
る拡散層の自己整合形成が行える程度に厚くしてもゲー
ト電極１８の全体の応力が増大しない。その結果、ゲー
ト絶縁膜１４の信頼性を劣化させることがない。また上
層に形成するチタンシリサイドからなる導電膜１７によ
り、ゲート電極１８のできあがりのシート抵抗を十分に
低減することが可能になる。そしてソース・ドレイン上
に形成されるチタンシリサイド膜３３，３４をゲート電
極１８のチタンシリサイドからなる導電膜１７と同時に
形成することから、工程の削減および製造コストの削減
が図られる。

【００８５】なお、この製造方法において、上記説明し
たのと同様なる不純物拡散防止膜を形成する場合には、
この不純物拡散防止膜をシリコン膜１６上に形成した場
合には、チタン膜のシリサイド化が行えなくなるので、
金属シリサイド膜１５上、もしくはシリコン膜１６中に
形成することが好ましい。

【００８６】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、ゲート絶縁膜上に金属シリサイド膜、シリ
コン膜、導電膜が順に積層されているゲート電極が構成
されているので、金属シリサイド膜の仕事関数を得るこ
とができ、イオン注入による自己整合拡散層が作製可能
な膜厚をシリコン膜で確保することができ、導電膜によ
り低抵抗化を図ることができる。またゲート電極の厚み
はシリコン膜で確保されるので薄い金属シリサイド膜と
することが可能になり、また導電膜の応力はシリコン膜
で緩和されるので、ゲート絶縁膜の信頼性を確保するこ
とができる。また、ゲート電極（ゲート絶縁膜界面で
の）の仕事関数とゲート電極の厚さ等のサイズを別々に
設計できるのでプロセスの自由度が増す。

【００８７】不純物拡散防止膜が設けられている半導体
装置によれば、シリコン膜中、導電膜中の不純物の影響
は不純物拡散防止膜によって阻止されるので、シリコン
膜中の不純物とは別に金属シリサイド膜中の不純物のタ
イプおよび濃度を設定することができる。そのため、ゲ
ート絶縁膜との界面の仕事関数に影響を与えることが無
くなるので、優れたトランジスタ特性が得られる。

【００８８】本発明の製造方法によれば、ゲート絶縁膜
上に金属シリサイド膜、シリコン膜、導電膜を順に積層
してゲート電極を形成するので、金属シリサイド膜の仕
事関数を得ることができ、イオン注入による自己整合拡
散層が作製可能な膜厚をシリコン膜で確保することがで
き、導電膜により低抵抗化を図ることができる。またゲ
ート電極の厚みをシリコン膜で確保することができるの
で、金属シリサイド膜を薄く形成することが可能にな
り、また導電膜の応力をシリコン膜で緩和することがで
きるので、ゲート絶縁膜の信頼性を確保することができ
る。

【００８９】不純物拡散防止膜を形成する製造方法によ
れば、その不純物拡散防止膜によって、金属シリサイド
膜からの拡散、シリコン膜からの拡散を防止することが
できるため、シリコン膜中の不純物とは別に金属シリサ
イド膜中の不純物のタイプおよび濃度を設定できる。ま
たＮＭＯＳトランジスタとＰＭＯＳトランジスタとでタ
イプの異なる不純物を用いたときに生じる相互拡散が起
こったとしても、不純物拡散防止膜によって相互拡散の
影響を阻止することができる。

【図面の簡単な説明】

【図１】本発明に係わる半導体装置の第１実施形態を示
す概略構成断面図である。

【図２】フラットバンド電圧とドーズ量との関係図であ
る。

【図３】本発明に係わる半導体装置の第２実施形態を示
す概略構成断面図である。

【図４】本発明に係わる半導体装置の第３実施形態を示
す概略構成断面図である。

【図５】第１実施形態の半導体装置の製造方法を示す製
造工程図（その１）である。

【図６】第１実施形態の半導体装置の製造方法を示す製
造工程図（その２）である。

【図７】第１実施形態の半導体装置の製造方法を示す製
造工程図（その３）である。

【図８】第２実施形態の半導体装置の製造方法を示す製
造工程図である。

【符号の説明】

１１…半導体基板、１４…ゲート絶縁膜、１５…金属シ
リサイド膜、１６…シリコン膜、１７…導電膜、１８…
ゲート電極

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されているゲート絶
   縁膜と、 前記ゲート絶縁膜上に形成されている金属シリサイド膜
   と、 前記金属シリサイド膜上に形成されているシリコン膜
   と、 金属シリサイドおよび金属のうちの少なくとも１種から
   なるもので前記シリコン膜上に形成されている導電膜と
   からなるゲート電極を備えたことを特徴とする半導体装
   置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記金属シリサイド膜には前記ゲート電極の仕事関数を
   規定する不純物がドーピングされていることを特徴とす
   る半導体装置。
3. 【請求項３】 請求項１記載の半導体装置において、 前記ゲート電極中に不純物の拡散を防止する少なくとも
   １層の不純物拡散防止膜が形成されていることを特徴と
   する半導体装置。
4. 【請求項４】 請求項２記載の半導体装置において、 前記ゲート電極中に不純物の拡散を防止する少なくとも
   １層の不純物拡散防止膜が形成されていることを特徴と
   する半導体装置。
5. 【請求項５】 請求項３記載の半導体装置において、 前記不純物拡散防止膜は窒化金属膜、窒化シリコン膜お
   よび酸窒化シリコン膜のうちの少なくとも１層からなる
   ことを特徴とする半導体装置。
6. 【請求項６】 請求項４記載の半導体装置において、 前記不純物拡散防止膜は窒化金属膜、窒化シリコン膜お
   よび酸窒化シリコン膜のうちの少なくとも１層からなる
   ことを特徴とする半導体装置。
7. 【請求項７】 半導体基板上に形成されているゲート絶
   縁膜上に金属シリサイド膜を形成する工程と、 前記金属シリサイド膜上にシリコン膜を形成する工程
   と、 前記シリコン膜と前記金属シリサイド膜とをパターニン
   グする工程と、 前記パターニングしたシリコン膜上に金属シリサイドか
   らなる導電膜を自己整合的に形成する工程とを行うこと
   によりゲート電極を形成することを特徴とする半導体装
   置の製造方法。
8. 【請求項８】 請求項７記載の半導体装置の製造方法に
   おいて、 前記導電膜を形成する際に前記半導体基板上に該導電膜
   を自己整合的に形成することを特徴とする半導体装置の
   製造方法。
9. 【請求項９】 請求項７記載の半導体装置の製造方法に
   おいて、 前記金属シリサイド膜を形成した後に前記ゲート電極の
   仕事関数を規定する不純物を該金属シリサイド膜中にド
   ーピングすることを特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項８記載の半導体装置の製造方法
    において、 前記金属シリサイド膜を形成した後に前記ゲート電極の
    仕事関数を規定する不純物を該金属シリサイド膜中にド
    ーピングすることを特徴とする半導体装置の製造方法。
11. 【請求項１１】 請求項７記載の半導体装置の製造方法
    において、 前記金属シリサイド膜を形成した後に不純物の拡散を防
    止する少なくとも１層の不純物拡散防止膜を形成するこ
    とを特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項８記載の半導体装置の製造方法
    において、 前記金属シリサイド膜を形成した後に不純物の拡散を防
    止する少なくとも１層の不純物拡散防止膜を形成するこ
    とを特徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項９記載の半導体装置の製造方法
    において、 前記金属シリサイド膜を形成した後に不純物の拡散を防
    止する少なくとも１層の不純物拡散防止膜を形成するこ
    とを特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項１０記載の半導体装置の製造方
    法において、 前記金属シリサイド膜を形成した後に不純物の拡散を防
    止する少なくとも１層の不純物拡散防止膜を形成するこ
    とを特徴とする半導体装置の製造方法。