JPH10209291A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH10209291A JPH10209291A JP9009933A JP993397A JPH10209291A JP H10209291 A JPH10209291 A JP H10209291A JP 9009933 A JP9009933 A JP 9009933A JP 993397 A JP993397 A JP 993397A JP H10209291 A JPH10209291 A JP H10209291A
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Abstract
(57)【要約】
【目的】 スクライブ領域等の大面積の非活性シリコン
領域に不純物がドープされないようにして、この領域に
厚膜のチタンシリサイド膜が形成できるようにし、チタ
ンシリサイド膜の凝集による島状化を防止し、その後に
形成される層間絶縁膜の焼きしめ時の剥がれを防止す
る。 【構成】 ｎウェル２０２を有し、一部の領域が非活性
シリコン領域２０４となされているｐ型シリコン基板２
０１上にゲート電極２０６を形成し、不純物をドープし
てＬＤＤ構造のｐ型及びｎ型のＦＥＴを形成する。カバ
ー膜２１１を介して砒素をイオン注入して、基板及びゲ
ート電極の表面に非晶質シリコン層２２１を形成する
（ａ）。カバー膜２１１を除去しチタン膜２１６を形成
する（ｂ）。窒素雰囲気中熱処理を行ってチタンシリサ
イド膜２１７を形成する（ｃ）。窒化チタン膜２１８を
除去し、シリコン酸化膜２１９、２２０を形成する。
領域に不純物がドープされないようにして、この領域に
厚膜のチタンシリサイド膜が形成できるようにし、チタ
ンシリサイド膜の凝集による島状化を防止し、その後に
形成される層間絶縁膜の焼きしめ時の剥がれを防止す
る。 【構成】 ｎウェル２０２を有し、一部の領域が非活性
シリコン領域２０４となされているｐ型シリコン基板２
０１上にゲート電極２０６を形成し、不純物をドープし
てＬＤＤ構造のｐ型及びｎ型のＦＥＴを形成する。カバ
ー膜２１１を介して砒素をイオン注入して、基板及びゲ
ート電極の表面に非晶質シリコン層２２１を形成する
（ａ）。カバー膜２１１を除去しチタン膜２１６を形成
する（ｂ）。窒素雰囲気中熱処理を行ってチタンシリサ
イド膜２１７を形成する（ｃ）。窒化チタン膜２１８を
除去し、シリコン酸化膜２１９、２２０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置の製造方法に関し、特に、サリサイドプロセス（sali
cide process）を用いるＭＯＳ型半導体装置の製造方法
に関するものである。
置の製造方法に関し、特に、サリサイドプロセス（sali
cide process）を用いるＭＯＳ型半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】ＭＯＳ型半導体装置の微細化・高集積化
が進むにつれ、ゲート電極の微細化、ソース・ドレイン
拡散層の浅接合化により、ゲート電極（ワード線）やソ
ース・ドレイン領域の抵抗値が増大して、動作速度の低
下などの素子特性の低下が大きな問題となっている。こ
れに対処する方策として、ポリシリコンゲート上および
ソース・ドレイン領域上に金属シリサイド膜を形成する
サリサイド（self-aligned silicide:salicide）構造の
ＭＯＳ型トランジスタが知られている。従来のサリサイ
ド構造を有するＭＯＳ型トランジスタの製造には、チタ
ンが用いられてきた。これは他のシリサイド膜に比べて
チタンシリサイド膜の電気抵抗率が最も低いためであ
る。
が進むにつれ、ゲート電極の微細化、ソース・ドレイン
拡散層の浅接合化により、ゲート電極（ワード線）やソ
ース・ドレイン領域の抵抗値が増大して、動作速度の低
下などの素子特性の低下が大きな問題となっている。こ
れに対処する方策として、ポリシリコンゲート上および
ソース・ドレイン領域上に金属シリサイド膜を形成する
サリサイド（self-aligned silicide:salicide）構造の
ＭＯＳ型トランジスタが知られている。従来のサリサイ
ド構造を有するＭＯＳ型トランジスタの製造には、チタ
ンが用いられてきた。これは他のシリサイド膜に比べて
チタンシリサイド膜の電気抵抗率が最も低いためであ
る。
【０００３】図４、図５は、従来のサリサイドプロセス
を工程順に示す断面図である。まず、図４（ａ）に示さ
れるように、ｐ型シリコン基板３０１に、ｎウェル３０
２を既知の方法により形成し、次いで、シリコン基板３
０１の表面に選択酸化法によりフィールド酸化膜３０３
を形成する。このフィールド酸化膜３０３に囲まれた活
性領域およびスクライブ領域となる非活性シリコン領域
３０４に熱酸化によりゲート酸化膜３０５を形成しその
上に多結晶シリコンを成長させた後、リンドープを行っ
て多結晶シリコンの電気抵抗を低減化する。
を工程順に示す断面図である。まず、図４（ａ）に示さ
れるように、ｐ型シリコン基板３０１に、ｎウェル３０
２を既知の方法により形成し、次いで、シリコン基板３
０１の表面に選択酸化法によりフィールド酸化膜３０３
を形成する。このフィールド酸化膜３０３に囲まれた活
性領域およびスクライブ領域となる非活性シリコン領域
３０４に熱酸化によりゲート酸化膜３０５を形成しその
上に多結晶シリコンを成長させた後、リンドープを行っ
て多結晶シリコンの電気抵抗を低減化する。
【０００４】次いで、フォトリソグラフィ法とドライエ
ッチ法により、多結晶シリコンをパターニングしてゲー
ト電極３０６を形成する。次に、フォトリソグラフィ法
により、ｐチャネルＭＯＳトランジスタ形成領域上、す
なわちｎウェル３０２上をマスクするフォトレジスト膜
３０７ａを形成し、これをマスクとしてリン（Ｐ）を低
濃度にイオン注入して、ｎチャネルトランジスタ形成領
域上および非活性シリコン領域上にｎ- 型不純物拡散層
３０８を形成する。次いで、図４（ｂ）に示されるよう
に、フォトレジスト膜３０７ａを剥離し、再びフォトリ
ソグラフィ法によりフォトレジスト膜３０７ａと逆パタ
ーンのフォトレジスト膜３０７ｂを形成し、これをマス
クとしてボロン（Ｂ）をイオン注入してｎウェルの表面
にｐ- 型不純物拡散層３０９を形成する。ここで、フォ
トレジスト膜３０７ａと３０７ｂとは、マスク設計上の
簡便さから、マスクパターンの反転したものが用いられ
ており、そのため非活性シリコン領域にも不純物が導入
される。
ッチ法により、多結晶シリコンをパターニングしてゲー
ト電極３０６を形成する。次に、フォトリソグラフィ法
により、ｐチャネルＭＯＳトランジスタ形成領域上、す
なわちｎウェル３０２上をマスクするフォトレジスト膜
３０７ａを形成し、これをマスクとしてリン（Ｐ）を低
濃度にイオン注入して、ｎチャネルトランジスタ形成領
域上および非活性シリコン領域上にｎ- 型不純物拡散層
３０８を形成する。次いで、図４（ｂ）に示されるよう
に、フォトレジスト膜３０７ａを剥離し、再びフォトリ
ソグラフィ法によりフォトレジスト膜３０７ａと逆パタ
ーンのフォトレジスト膜３０７ｂを形成し、これをマス
クとしてボロン（Ｂ）をイオン注入してｎウェルの表面
にｐ- 型不純物拡散層３０９を形成する。ここで、フォ
トレジスト膜３０７ａと３０７ｂとは、マスク設計上の
簡便さから、マスクパターンの反転したものが用いられ
ており、そのため非活性シリコン領域にも不純物が導入
される。
【０００５】次に、図４（ｃ）に示されるように、フォ
トレジスト膜３０７ｂを除去し、シリコン酸化膜または
シリコン窒化膜の堆積とそのエッチバックによりゲート
電極３０６の側面にサイドウォール・スペーサ３１０を
形成し、続いてＣＶＤ法によりシリコン酸化膜を堆積し
てカバー膜３１１を形成する。次に、フォトリソグラフ
ィ法により、ｎウェル３０２上をマスクするフォトレジ
スト膜３０７ｃを形成し、これをマスクとしてヒ素（Ａ
ｓ）を高濃度にイオン注入して、ｎチャネルトランジス
タ形成領域上および非活性シリコン領域上にｎ+ 型不純
物拡散層３１２を形成する。これにより、ｎチャネルト
ランジスタ形成領域にはＬＤＤ構造のｎ型ソース・ドレ
イン領域３１４が形成される。また、先に述べた理由に
より、非活性領域３０４上にもｎ+ 型不純物拡散層３１
２が形成される。次いで、図４（ｄ）に示されるよう
に、フォトレジスト膜３０７ｃを剥離した後、フォトリ
ソグラフィ法によりフォトレジスト膜３０７ｃと逆パタ
ーンのフォトレジスト膜３０７ｄを形成し、これをマス
クとしてボロン（Ｂ）をイオン注入してｎウェル３０２
の表面にｐ+ 型不純物拡散層３１３を形成する。これに
より、ｐチャネルトランジスタ形成領域にＬＤＤ構造の
ｐ型ソース・ドレイン領域３１５が形成される。
トレジスト膜３０７ｂを除去し、シリコン酸化膜または
シリコン窒化膜の堆積とそのエッチバックによりゲート
電極３０６の側面にサイドウォール・スペーサ３１０を
形成し、続いてＣＶＤ法によりシリコン酸化膜を堆積し
てカバー膜３１１を形成する。次に、フォトリソグラフ
ィ法により、ｎウェル３０２上をマスクするフォトレジ
スト膜３０７ｃを形成し、これをマスクとしてヒ素（Ａ
ｓ）を高濃度にイオン注入して、ｎチャネルトランジス
タ形成領域上および非活性シリコン領域上にｎ+ 型不純
物拡散層３１２を形成する。これにより、ｎチャネルト
ランジスタ形成領域にはＬＤＤ構造のｎ型ソース・ドレ
イン領域３１４が形成される。また、先に述べた理由に
より、非活性領域３０４上にもｎ+ 型不純物拡散層３１
２が形成される。次いで、図４（ｄ）に示されるよう
に、フォトレジスト膜３０７ｃを剥離した後、フォトリ
ソグラフィ法によりフォトレジスト膜３０７ｃと逆パタ
ーンのフォトレジスト膜３０７ｄを形成し、これをマス
クとしてボロン（Ｂ）をイオン注入してｎウェル３０２
の表面にｐ+ 型不純物拡散層３１３を形成する。これに
より、ｐチャネルトランジスタ形成領域にＬＤＤ構造の
ｐ型ソース・ドレイン領域３１５が形成される。
【０００６】次に、図５（ｅ）に示されるように、フォ
トレジスト膜３０７ｄを剥離除去した後、チタンとシリ
コンの反応促進のため、ヒ素をイオン注入し、ｎ+ 型不
純物拡散層３１２、ｐ+ 型不純物拡散層３１３、および
ゲート電極３０６、非活性シリコン領域３０４の表面
に、非晶質シリコン層３２１を形成する。次に、図５
（ｆ）に示されるように、非晶質シリコン層３２１上の
カバー膜３１１を除去し、スパッタ法により全面にチタ
ン（Ｔｉ）膜３１６を形成する。次いで、図５（ｇ）に
示されるように、窒素雰囲気中で７００℃以下の急速熱
処理（ＲＴＡ：rapid thermal anneal）することによ
り、非晶質シリコンと接触するチタンのみをシリサイド
化し、チタンシリサイド膜３１７を形成する。この際、
フィールド酸化膜３０３およびサイドウォール・スペー
サ３１０と接触するチタンと非晶質シリコン層上のシリ
サイド化されなかったチタン膜は窒化されて窒化チタン
膜３１８となる。
トレジスト膜３０７ｄを剥離除去した後、チタンとシリ
コンの反応促進のため、ヒ素をイオン注入し、ｎ+ 型不
純物拡散層３１２、ｐ+ 型不純物拡散層３１３、および
ゲート電極３０６、非活性シリコン領域３０４の表面
に、非晶質シリコン層３２１を形成する。次に、図５
（ｆ）に示されるように、非晶質シリコン層３２１上の
カバー膜３１１を除去し、スパッタ法により全面にチタ
ン（Ｔｉ）膜３１６を形成する。次いで、図５（ｇ）に
示されるように、窒素雰囲気中で７００℃以下の急速熱
処理（ＲＴＡ：rapid thermal anneal）することによ
り、非晶質シリコンと接触するチタンのみをシリサイド
化し、チタンシリサイド膜３１７を形成する。この際、
フィールド酸化膜３０３およびサイドウォール・スペー
サ３１０と接触するチタンと非晶質シリコン層上のシリ
サイド化されなかったチタン膜は窒化されて窒化チタン
膜３１８となる。
【０００７】次に、図５（ｈ）に示されるように、アン
モニア水および過酸化水素水などの混合液などによりウ
ェットエッチングして窒化チタン膜３１８のみを選択的
に除去する。次いで、先のＲＴＡよりも高温のＲＴＡを
行い、チタンシリサイド膜に相変化を起こさせてその電
気抵抗を低減化する。次に、層間絶縁膜として不純物を
含まないシリコン酸化膜３１９を、続いて、リンおよび
／またはボロンなどの不純物を含んだシリコン酸化膜３
２０を堆積した後、この層間絶縁膜の焼きしめを行う。
以上のサリサイドプロセスを用いることにより、ゲート
電極３０６、ｎ+ 型およびｐ+ 型不純物拡散層３１２、
３１３の表面部分が自己整合的にシリサイド化されるた
めに低抵抗化され、デバイスの高速化を図ることができ
る。
モニア水および過酸化水素水などの混合液などによりウ
ェットエッチングして窒化チタン膜３１８のみを選択的
に除去する。次いで、先のＲＴＡよりも高温のＲＴＡを
行い、チタンシリサイド膜に相変化を起こさせてその電
気抵抗を低減化する。次に、層間絶縁膜として不純物を
含まないシリコン酸化膜３１９を、続いて、リンおよび
／またはボロンなどの不純物を含んだシリコン酸化膜３
２０を堆積した後、この層間絶縁膜の焼きしめを行う。
以上のサリサイドプロセスを用いることにより、ゲート
電極３０６、ｎ+ 型およびｐ+ 型不純物拡散層３１２、
３１３の表面部分が自己整合的にシリサイド化されるた
めに低抵抗化され、デバイスの高速化を図ることができ
る。
【０００８】
【発明が解決しようとする課題】図４、図５に示した従
来の製造方法では、８００℃程度のアニールにより層間
絶縁膜（３１９、３２０）の焼きしめを行う際に、活性
領域に比べ面積の大きいスクライブ領域などの非活性シ
リコン領域上に形成されたチタンシリサイド膜が島状に
変形し、その結果、層間絶縁膜とチタンシリサイド膜の
密着性が劣化し、層間絶縁膜が剥離するという問題が起
こる。
来の製造方法では、８００℃程度のアニールにより層間
絶縁膜（３１９、３２０）の焼きしめを行う際に、活性
領域に比べ面積の大きいスクライブ領域などの非活性シ
リコン領域上に形成されたチタンシリサイド膜が島状に
変形し、その結果、層間絶縁膜とチタンシリサイド膜の
密着性が劣化し、層間絶縁膜が剥離するという問題が起
こる。
【０００９】以下、上記の問題が発生する原因について
説明する。シリコン中に、ヒ素やリン、アンチモン（Ｓ
ｂ）等の不純物をイオン注入すると、それら不純物がチ
タンとシリコンの反応を阻害し、出来上がりのチタンシ
リサイドの膜厚がそれら不純物をイオン注入しない場合
に比べ、薄くなってしまうことが知られている（ジャー
ナル・オブ・アプライド・フィジクス、１９８３、ｐ
ｐ．１８６０〜１８６４）。また、イオン注入する不純
物の量が多いはど、チタンとシリコンの反応が阻害さ
れ、出来上がりのチタンシリサイドの膜厚が薄くなるこ
とも知られている（ジャーナル・オブ・バキューム・サ
イエンス・アンド・テクノロジーズ、１９８４、ｐｐ．
２６４〜２６８）。そして、チタンシリサイド膜はその
膜厚が薄くなるほどアニールなどの熱処理時に凝集しや
すくなり、島状に分離しやすくなる。従って、不純物が
注入されたシリコン上のチタンシリサイド膜は、不純物
が注入されていないシリコン上に比べ層間絶縁膜焼きし
め時に島状に変形しやすい。一方、不純物が注入された
活性領域のシリコン上のチタンシリサイド膜も膜厚が薄
くなるが、スクライブ線などの非活性シリコン領域に比
較して、一つ一つの面積が数１００μｍ□以下と小さい
ので、層間絶縁膜焼きしめ時に仮にチタンシリサイドが
島状に変形することがあっても層間絶縁膜は剥がれな
い。
説明する。シリコン中に、ヒ素やリン、アンチモン（Ｓ
ｂ）等の不純物をイオン注入すると、それら不純物がチ
タンとシリコンの反応を阻害し、出来上がりのチタンシ
リサイドの膜厚がそれら不純物をイオン注入しない場合
に比べ、薄くなってしまうことが知られている（ジャー
ナル・オブ・アプライド・フィジクス、１９８３、ｐ
ｐ．１８６０〜１８６４）。また、イオン注入する不純
物の量が多いはど、チタンとシリコンの反応が阻害さ
れ、出来上がりのチタンシリサイドの膜厚が薄くなるこ
とも知られている（ジャーナル・オブ・バキューム・サ
イエンス・アンド・テクノロジーズ、１９８４、ｐｐ．
２６４〜２６８）。そして、チタンシリサイド膜はその
膜厚が薄くなるほどアニールなどの熱処理時に凝集しや
すくなり、島状に分離しやすくなる。従って、不純物が
注入されたシリコン上のチタンシリサイド膜は、不純物
が注入されていないシリコン上に比べ層間絶縁膜焼きし
め時に島状に変形しやすい。一方、不純物が注入された
活性領域のシリコン上のチタンシリサイド膜も膜厚が薄
くなるが、スクライブ線などの非活性シリコン領域に比
較して、一つ一つの面積が数１００μｍ□以下と小さい
ので、層間絶縁膜焼きしめ時に仮にチタンシリサイドが
島状に変形することがあっても層間絶縁膜は剥がれな
い。
【００１０】而して、同一不純物濃度に不純物がドープ
されてもチタンシリサイド膜は大面積の非活性領域より
も活性領域において厚く形成される。これは次の理由に
基づく。前述の通り、チタンとシリコンの反応は、単結
晶シリコンの表面を非晶質化することで促進されるが、
この非晶質シリコンの膜厚を厚くしていくにつれて出来
上がりのチタンシリサイド膜の膜厚も厚くできる。一
方、シリコンの非晶質化の前にシリコンの表面に形成し
たカバー膜（シリコン酸化膜）をドライエッチング法に
よってエッチングすると、非晶質シリコン層の一部もエ
ッチングされる。この時、非晶質シリコン層の領域面積
が大さいほど非晶質シリコン層がエッチングされる量が
多くなる。それは以下の理由による。非晶質シリコン層
の領域は、フィールド酸化膜によって分離されているが
このフィールド酸化膜はイオン注入時のカバー酸化膜よ
りも十分厚い。そして、活性領域では非晶質シリコン層
の領域はフィールド酸化膜の領域に比べ面積が小さい。
そのため、ドライエッチングの際、非晶質シリコン層表
面のカバー酸化膜のエッチングが終了した後もフィール
ド酸化膜がエッチングされていきエッチングのガスが消
費されていく。一方、フィールド酸化膜の領域に比べ面
積の大きい非活性領域では、ドライエッチングの際、非
晶質シリコン層表面のカバー酸化膜のエッチングが終了
した後はエッチングされるフィールド酸化膜の割合が少
ないために、エッチングガスは非晶質シリコン層のエッ
チングために消費されていく。従って、イオン注入のカ
バー酸化膜をドライエッチングした後は、大面積の非晶
質シリコン層は活性領域の非晶質シリコン層よりもエッ
チング量が多くなり、その結果、エッチング後の非晶質
シリコン層の膜厚が、従って形成されるチタンシリサイ
ド膜の膜厚が薄くなる。
されてもチタンシリサイド膜は大面積の非活性領域より
も活性領域において厚く形成される。これは次の理由に
基づく。前述の通り、チタンとシリコンの反応は、単結
晶シリコンの表面を非晶質化することで促進されるが、
この非晶質シリコンの膜厚を厚くしていくにつれて出来
上がりのチタンシリサイド膜の膜厚も厚くできる。一
方、シリコンの非晶質化の前にシリコンの表面に形成し
たカバー膜（シリコン酸化膜）をドライエッチング法に
よってエッチングすると、非晶質シリコン層の一部もエ
ッチングされる。この時、非晶質シリコン層の領域面積
が大さいほど非晶質シリコン層がエッチングされる量が
多くなる。それは以下の理由による。非晶質シリコン層
の領域は、フィールド酸化膜によって分離されているが
このフィールド酸化膜はイオン注入時のカバー酸化膜よ
りも十分厚い。そして、活性領域では非晶質シリコン層
の領域はフィールド酸化膜の領域に比べ面積が小さい。
そのため、ドライエッチングの際、非晶質シリコン層表
面のカバー酸化膜のエッチングが終了した後もフィール
ド酸化膜がエッチングされていきエッチングのガスが消
費されていく。一方、フィールド酸化膜の領域に比べ面
積の大きい非活性領域では、ドライエッチングの際、非
晶質シリコン層表面のカバー酸化膜のエッチングが終了
した後はエッチングされるフィールド酸化膜の割合が少
ないために、エッチングガスは非晶質シリコン層のエッ
チングために消費されていく。従って、イオン注入のカ
バー酸化膜をドライエッチングした後は、大面積の非晶
質シリコン層は活性領域の非晶質シリコン層よりもエッ
チング量が多くなり、その結果、エッチング後の非晶質
シリコン層の膜厚が、従って形成されるチタンシリサイ
ド膜の膜厚が薄くなる。
【００１１】以上の現象を確認するために、発明者は下
記のような実験を行った。即ち、図６に示すように、６
インチのシリコンウェハ１上に、選択酸化法により、活
性領域を有するチップ領域２、スクライブ線３、大面積
の周辺非活性領域４の３つのシリコン領域を画定した。
ここで、活性領域の最大の面積は５０μｍ□であり、ス
クライブ線の幅は１００μｍである。また、スクライブ
線３と周辺非活性領域４とは選択酸化膜により被覆され
ていない領域である。その後、ヒ素を５０ｋｅＶのエネ
ルギーで３×１０15ｃｍ-2のドーズ量にてイオン注入し
たもの（試料）、フッ化硼素を３０ｋｅＶのエネルギ
ーで３×１０15ｃｍ-2のドーズ量でイオン注入したもの
（試料）、上記注入条件でヒ素とフッ化硼素の両方を
イオン注入したもの（試料）、上記ヒ素もフッ化硼素
もイオン注入していないもの（チップ領域２にのみイオ
ン注入を行ったもの）（試料）を形成し、次に、それ
ぞれの試料について、不純物活性化のための熱処理を行
った。次に、チタンとシリコンの反応促進のため、ヒ素
を３０ｋｅＶのエネルギーで、前記不純物のドーズ量よ
りも少ない３×１０14ｃｍ-2のドーズ量にてイオン注入
し、シリコン表面に非晶質シリコン層を形成した。
記のような実験を行った。即ち、図６に示すように、６
インチのシリコンウェハ１上に、選択酸化法により、活
性領域を有するチップ領域２、スクライブ線３、大面積
の周辺非活性領域４の３つのシリコン領域を画定した。
ここで、活性領域の最大の面積は５０μｍ□であり、ス
クライブ線の幅は１００μｍである。また、スクライブ
線３と周辺非活性領域４とは選択酸化膜により被覆され
ていない領域である。その後、ヒ素を５０ｋｅＶのエネ
ルギーで３×１０15ｃｍ-2のドーズ量にてイオン注入し
たもの（試料）、フッ化硼素を３０ｋｅＶのエネルギ
ーで３×１０15ｃｍ-2のドーズ量でイオン注入したもの
（試料）、上記注入条件でヒ素とフッ化硼素の両方を
イオン注入したもの（試料）、上記ヒ素もフッ化硼素
もイオン注入していないもの（チップ領域２にのみイオ
ン注入を行ったもの）（試料）を形成し、次に、それ
ぞれの試料について、不純物活性化のための熱処理を行
った。次に、チタンとシリコンの反応促進のため、ヒ素
を３０ｋｅＶのエネルギーで、前記不純物のドーズ量よ
りも少ない３×１０14ｃｍ-2のドーズ量にてイオン注入
し、シリコン表面に非晶質シリコン層を形成した。
【００１２】次に、非晶質シリコン上の酸化膜を除去
し、チタンを堆積した後、上述の従来例に示すような手
順でチタンシリサイド膜をシリコン表面に選択的に形成
し、層間絶縁膜を堆積した。続いて、層間絶縁膜の焼き
しめのための熱処理を、８４０℃の温度で１０秒間行っ
たところ、試料、、では、スクライブ線３と周辺
非活性領域４にのみ層間絶縁膜の剥がれが発生し、活性
領域では層間絶縁膜の剥がれは発生しなかった。特に、
試料では、ヒ素とフッ化硼素の両方をイオン注入して
いるため、剥がれの状態が激しく現れた。一方、試料
では、全く層間絶縁膜の剥がれは発生しなかった。層間
絶縁膜堆積前のチタンシリサイド膜の層抵抗値は、試料
、、、で、それぞれ、４．６Ω／□、４．３Ω
／□、６．１Ω／□、４．０Ω／□であり、不純物のイ
オン注入により、形成されるチタンシリサイド膜の膜厚
が薄くなっていることも判った。以上のように、スクラ
イブ線領域や周辺非活性領域などの大面積の非活性領域
では、不純物が注入されることでチタンシリサイド膜の
膜厚が薄くなり、層間絶縁膜焼きしめ時に島状に変形し
てしまい、その結果、層間絶縁膜とチタンシリサイド膜
の密着性が劣化し層間絶縁膜の剥離が発生する。よっ
て、本発明の解決すべき課題は、大面積の非活性領域に
もチタンシリサイド膜が十分に厚く形成されるようにし
て、この領域での層間絶縁膜の剥離を防止できるように
することである。
し、チタンを堆積した後、上述の従来例に示すような手
順でチタンシリサイド膜をシリコン表面に選択的に形成
し、層間絶縁膜を堆積した。続いて、層間絶縁膜の焼き
しめのための熱処理を、８４０℃の温度で１０秒間行っ
たところ、試料、、では、スクライブ線３と周辺
非活性領域４にのみ層間絶縁膜の剥がれが発生し、活性
領域では層間絶縁膜の剥がれは発生しなかった。特に、
試料では、ヒ素とフッ化硼素の両方をイオン注入して
いるため、剥がれの状態が激しく現れた。一方、試料
では、全く層間絶縁膜の剥がれは発生しなかった。層間
絶縁膜堆積前のチタンシリサイド膜の層抵抗値は、試料
、、、で、それぞれ、４．６Ω／□、４．３Ω
／□、６．１Ω／□、４．０Ω／□であり、不純物のイ
オン注入により、形成されるチタンシリサイド膜の膜厚
が薄くなっていることも判った。以上のように、スクラ
イブ線領域や周辺非活性領域などの大面積の非活性領域
では、不純物が注入されることでチタンシリサイド膜の
膜厚が薄くなり、層間絶縁膜焼きしめ時に島状に変形し
てしまい、その結果、層間絶縁膜とチタンシリサイド膜
の密着性が劣化し層間絶縁膜の剥離が発生する。よっ
て、本発明の解決すべき課題は、大面積の非活性領域に
もチタンシリサイド膜が十分に厚く形成されるようにし
て、この領域での層間絶縁膜の剥離を防止できるように
することである。
【００１３】
【課題を解決するための手段】上述した本発明の課題
は、高不純物濃度のソース・ドレイン領域を形成するイ
オン注入工程において、大面積の非活性シリコン領域上
にマスクを形成することによって、解決することができ
る。
は、高不純物濃度のソース・ドレイン領域を形成するイ
オン注入工程において、大面積の非活性シリコン領域上
にマスクを形成することによって、解決することができ
る。
【００１４】
【発明の実施の形態】本発明によるＭＯＳ型半導体装置
の製造方法は、（１）半導体基板上に素子分離酸化膜を
形成し、素子分離酸化膜にて分離された活性領域にゲー
ト絶縁膜を介してポリシリコンからなるゲート電極を形
成する工程と、（２）前記活性領域に高濃度に不純物を
ドープして高不純物濃度ソース・ドレイン領域を形成す
る工程と、（３）全面に金属を堆積し熱処理することに
よって該金属とシリコンとを反応させて前記ゲート電極
上および前記高不純物濃度ソース・ドレイン領域上に金
属シリサイド膜を形成する工程と、を含み、前記第
（２）の工程においては非活性シリコン領域上をマスク
した状態で不純物ドープを行うことを特徴としている。
の製造方法は、（１）半導体基板上に素子分離酸化膜を
形成し、素子分離酸化膜にて分離された活性領域にゲー
ト絶縁膜を介してポリシリコンからなるゲート電極を形
成する工程と、（２）前記活性領域に高濃度に不純物を
ドープして高不純物濃度ソース・ドレイン領域を形成す
る工程と、（３）全面に金属を堆積し熱処理することに
よって該金属とシリコンとを反応させて前記ゲート電極
上および前記高不純物濃度ソース・ドレイン領域上に金
属シリサイド膜を形成する工程と、を含み、前記第
（２）の工程においては非活性シリコン領域上をマスク
した状態で不純物ドープを行うことを特徴としている。
【００１５】上記の本発明の実施の形態は更に次のよう
に拡張される。 （ａ）ＭＯＳ型トランジスタをＬＤＤ構造のものとする
ことができる。この場合、非活性シリコン領域へのマス
キングは、少なくとも高不純物濃度ソース・ドレイン領
域を形成するためのイオン注入時に行う。 （ｂ）ＣＭＯＳに対しても本発明を適用することができ
る。この場合、非活性シリコン領域へのマスキングは少
なくともｎ型およびｐ型の高不純物濃度ソース・ドレイ
ン領域を形成するためのイオン注入時に行われる。 （ｃ）ＣＭＯＳを形成する場合、ｎチャネルトランジス
タのみをあるいはｎおよびｐチャネルトランジスタをＬ
ＤＤ構造とすることができる。ＬＤＤ構造を採用する場
合、非活性シリコン領域へのマスキングは少なくともｎ
型およびｐ型の高不純物濃度ソース・ドレイン領域を形
成するためのイオン注入時に行われる。
に拡張される。 （ａ）ＭＯＳ型トランジスタをＬＤＤ構造のものとする
ことができる。この場合、非活性シリコン領域へのマス
キングは、少なくとも高不純物濃度ソース・ドレイン領
域を形成するためのイオン注入時に行う。 （ｂ）ＣＭＯＳに対しても本発明を適用することができ
る。この場合、非活性シリコン領域へのマスキングは少
なくともｎ型およびｐ型の高不純物濃度ソース・ドレイ
ン領域を形成するためのイオン注入時に行われる。 （ｃ）ＣＭＯＳを形成する場合、ｎチャネルトランジス
タのみをあるいはｎおよびｐチャネルトランジスタをＬ
ＤＤ構造とすることができる。ＬＤＤ構造を採用する場
合、非活性シリコン領域へのマスキングは少なくともｎ
型およびｐ型の高不純物濃度ソース・ドレイン領域を形
成するためのイオン注入時に行われる。
【００１６】［作用］前述したように、高不純物濃度の
ソース・ドレイン領域を形成するためのイオン注入を、
大面積の非活性シリコン領域にも行うと、大面積の非活
性シリコン領域上のチタンシリサイド膜は薄く形成され
層間絶縁膜焼きしめ時に島状に変形してしまうため、層
間絶縁膜とチタンシリサイド膜の密着性が劣化し層間絶
縁膜が剥がれてしまう。しかし、本発明の製造方法によ
れば、スクライブ領域などの大面積の非活性シリコン領
域には、少なくとも高不純物濃度ソース・ドレイン領域
を形成するためのイオン注入が行われないで、この領域
には厚いチタンシリサイド膜が形成されることになり、
層間絶縁膜の焼きしめ時に島状に変形することはなくな
る。よって、本発明によれば、層間絶縁膜が剥がれると
いう問題も解決できる。
ソース・ドレイン領域を形成するためのイオン注入を、
大面積の非活性シリコン領域にも行うと、大面積の非活
性シリコン領域上のチタンシリサイド膜は薄く形成され
層間絶縁膜焼きしめ時に島状に変形してしまうため、層
間絶縁膜とチタンシリサイド膜の密着性が劣化し層間絶
縁膜が剥がれてしまう。しかし、本発明の製造方法によ
れば、スクライブ領域などの大面積の非活性シリコン領
域には、少なくとも高不純物濃度ソース・ドレイン領域
を形成するためのイオン注入が行われないで、この領域
には厚いチタンシリサイド膜が形成されることになり、
層間絶縁膜の焼きしめ時に島状に変形することはなくな
る。よって、本発明によれば、層間絶縁膜が剥がれると
いう問題も解決できる。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１、図２は、本発明の第１の実施例
を製造工程順に示した断面図である。まず、図１（ａ）
に示されるように、ｐ型シリコン基板１０１のｐチャネ
ル型ＭＯＳトランジスタが形成される領域にｎウェル１
０２をイオン注入法により形成する。次に、シリコン基
板１０１の表面に、選択酸化法により厚さ３００ｎｍの
フィールド酸化膜１０３を形成し、続いて、このフィー
ルド酸化膜１０３に囲まれた活性領域およびスクライブ
領域などの非活性シリコン領域１０４に熱酸化法により
厚さ６ｎｍのゲート酸化膜１０５を形成する。この後、
ＣＶＤ法によりゲート電極材料として厚さ１５０ｎｍの
多結晶シリコンを成長させる。
て説明する。 ［第１の実施例］図１、図２は、本発明の第１の実施例
を製造工程順に示した断面図である。まず、図１（ａ）
に示されるように、ｐ型シリコン基板１０１のｐチャネ
ル型ＭＯＳトランジスタが形成される領域にｎウェル１
０２をイオン注入法により形成する。次に、シリコン基
板１０１の表面に、選択酸化法により厚さ３００ｎｍの
フィールド酸化膜１０３を形成し、続いて、このフィー
ルド酸化膜１０３に囲まれた活性領域およびスクライブ
領域などの非活性シリコン領域１０４に熱酸化法により
厚さ６ｎｍのゲート酸化膜１０５を形成する。この後、
ＣＶＤ法によりゲート電極材料として厚さ１５０ｎｍの
多結晶シリコンを成長させる。
【００１８】次いで、フォトリソグラフィ法とドライエ
ッチ法により、多結晶シリコンをパターニングしてゲー
ト電極１０６を形成する。次に、フォトリソグラフィ法
を用いて、ｐチャネルトランジスタの形成領域であるｎ
ウェル１０２上と非活性シリコン領域１０４上を覆うフ
ォトレジスト膜１０７ａを形成し、これをマスクとして
５×１０13／ｃｍ2 のドーズ量のリンを３０ｋｅＶの加
速エネルギーでイオン注入してｎチャネルトランジスタ
形成領域にｎ- 型不純物拡散層１０８を形成する。続い
て、図１（ｂ）に示されるように、ｎチャネルトランジ
スタ形成領域と非活性シリコン領域１０４上にフォトリ
ソグラフィ法によりフォトレジスト膜１０７ｂを形成
し、これをマスクとしてドーズ量５×１０13／ｃｍ2 の
フッ化ボロン（ＢＦ2 ）を２０ｋｅＶの加速エネルギー
でイオン注入してｎウェル１０２の表面領域にｐ- 型不
純物拡散層１０９を形成する。リンとフッ化ボロンのイ
オン注入は順序を上記の逆にしてもよい。
ッチ法により、多結晶シリコンをパターニングしてゲー
ト電極１０６を形成する。次に、フォトリソグラフィ法
を用いて、ｐチャネルトランジスタの形成領域であるｎ
ウェル１０２上と非活性シリコン領域１０４上を覆うフ
ォトレジスト膜１０７ａを形成し、これをマスクとして
５×１０13／ｃｍ2 のドーズ量のリンを３０ｋｅＶの加
速エネルギーでイオン注入してｎチャネルトランジスタ
形成領域にｎ- 型不純物拡散層１０８を形成する。続い
て、図１（ｂ）に示されるように、ｎチャネルトランジ
スタ形成領域と非活性シリコン領域１０４上にフォトリ
ソグラフィ法によりフォトレジスト膜１０７ｂを形成
し、これをマスクとしてドーズ量５×１０13／ｃｍ2 の
フッ化ボロン（ＢＦ2 ）を２０ｋｅＶの加速エネルギー
でイオン注入してｎウェル１０２の表面領域にｐ- 型不
純物拡散層１０９を形成する。リンとフッ化ボロンのイ
オン注入は順序を上記の逆にしてもよい。
【００１９】次に、図１（ｃ）に示されるように、フォ
トレジスト膜１０７ｂを除去した後、ＣＶＤ法により全
面に厚さ７０ｎｍのシリコン酸化膜を成長させ、エッチ
バックによりゲート電極１０６側面にサイドウォール・
スペーサ１１０形成する。次いで、ＣＶＤ法により全面
に厚さ１０ｎｍのシリコン酸化膜を堆積してカバー膜１
１１を形成する。次に、フォトリソグラフィ法によりｐ
チャネルトランジスタの形成領域であるｎウェル１０２
上と非活性シリコン領域１０４上を覆うフォトレジスト
膜１０７ｃを形成し、これをマスクとして３×１０15／
ｃｍ2 のドーズ量のヒ素を５０ｋｅＶの加速エネルギー
でイオン注入して、ｐ型シリコン基板の活性領域にｎ+
型不純物拡散層１１２を形成する。これにより、ｎチャ
ネルトランジスタ形成領域にＬＤＤ構造のｎ型ソース・
ドレイン領域１１４が形成され、またこのときｎチャネ
ルトランジスタのゲート電極１０６がｎ型化され抵抗値
が低減される。続いて、図１（ｄ）に示されるように、
フォトレジスト膜１０７ｃを除去した後、ｎチャネルト
ランジスタ形成領域と非活性シリコン領域１０４上にフ
ォトリソグラフィ法によりフォトレジスト膜１０７ｄを
形成し、これをマスクとしてドーズ量３×１０15／ｃｍ
2 のフッ化ボロンを３０ｋｅＶの加速エネルギーでイオ
ン注入して、ｎウェルの表面領域にｐ+ 型不純物拡散層
１１３を形成する。これにより、ｐチャネルトランジス
タ形成領域にＬＤＤ構造のｐ型ソース・ドレイン領域１
１５が形成され、またこのときｐチャネルトランジスタ
のゲート電極１０６がｐ型化され抵抗値が低減される。
イオン注入後に、フォトレジスト膜１０７ｄを除去し、
窒素雰囲気中にて９００℃で２０分の熱処理を行い、シ
リコン結晶の回復と不純物の活性化を行う。なお、ｎ+
型およびｐ+ 型不純物拡散層についてもヒ素とフッ化ボ
ロンのイオン注入の順序を上記の逆にすることができ
る。
トレジスト膜１０７ｂを除去した後、ＣＶＤ法により全
面に厚さ７０ｎｍのシリコン酸化膜を成長させ、エッチ
バックによりゲート電極１０６側面にサイドウォール・
スペーサ１１０形成する。次いで、ＣＶＤ法により全面
に厚さ１０ｎｍのシリコン酸化膜を堆積してカバー膜１
１１を形成する。次に、フォトリソグラフィ法によりｐ
チャネルトランジスタの形成領域であるｎウェル１０２
上と非活性シリコン領域１０４上を覆うフォトレジスト
膜１０７ｃを形成し、これをマスクとして３×１０15／
ｃｍ2 のドーズ量のヒ素を５０ｋｅＶの加速エネルギー
でイオン注入して、ｐ型シリコン基板の活性領域にｎ+
型不純物拡散層１１２を形成する。これにより、ｎチャ
ネルトランジスタ形成領域にＬＤＤ構造のｎ型ソース・
ドレイン領域１１４が形成され、またこのときｎチャネ
ルトランジスタのゲート電極１０６がｎ型化され抵抗値
が低減される。続いて、図１（ｄ）に示されるように、
フォトレジスト膜１０７ｃを除去した後、ｎチャネルト
ランジスタ形成領域と非活性シリコン領域１０４上にフ
ォトリソグラフィ法によりフォトレジスト膜１０７ｄを
形成し、これをマスクとしてドーズ量３×１０15／ｃｍ
2 のフッ化ボロンを３０ｋｅＶの加速エネルギーでイオ
ン注入して、ｎウェルの表面領域にｐ+ 型不純物拡散層
１１３を形成する。これにより、ｐチャネルトランジス
タ形成領域にＬＤＤ構造のｐ型ソース・ドレイン領域１
１５が形成され、またこのときｐチャネルトランジスタ
のゲート電極１０６がｐ型化され抵抗値が低減される。
イオン注入後に、フォトレジスト膜１０７ｄを除去し、
窒素雰囲気中にて９００℃で２０分の熱処理を行い、シ
リコン結晶の回復と不純物の活性化を行う。なお、ｎ+
型およびｐ+ 型不純物拡散層についてもヒ素とフッ化ボ
ロンのイオン注入の順序を上記の逆にすることができ
る。
【００２０】次に、図２（ｅ）に示されるように、カバ
ー膜１１１をドライエッチングにより除去し、スパッタ
法により厚さ３０ｎｍのチタン膜１１６を堆積する。次
いで、窒素雰囲気中で６５０℃、３０秒の急速熱処理
（ＲＴＡ）を行うことにより、シリコンと接触するチタ
ンのみをシリサイド化し、チタンシリサイド膜１１７を
形成する。この際にフィールド酸化膜およびサイドウォ
ール・スペーサと接触するチタンとシリコン上のシリサ
イド化されなかったチタンは窒化されて窒化チタン膜１
１８となる。
ー膜１１１をドライエッチングにより除去し、スパッタ
法により厚さ３０ｎｍのチタン膜１１６を堆積する。次
いで、窒素雰囲気中で６５０℃、３０秒の急速熱処理
（ＲＴＡ）を行うことにより、シリコンと接触するチタ
ンのみをシリサイド化し、チタンシリサイド膜１１７を
形成する。この際にフィールド酸化膜およびサイドウォ
ール・スペーサと接触するチタンとシリコン上のシリサ
イド化されなかったチタンは窒化されて窒化チタン膜１
１８となる。
【００２１】次に、図２（ｇ）に示されるように、アン
モニア水および過酸化水素水の混合液によりウェットエ
ッチングして窒化チタン膜１１８のみを選択的に除去す
る。次いで、窒素雰囲気中で、８５０℃で１０秒のＲＴ
Ａを行ってチタンシリサイド膜１１７を低抵抗化する。
次に、図２（ｈ）に示されるように、層間絶縁膜として
不純物を含まないシリコン酸化膜１１９を堆積し、続い
て、ボロンあるいはリンなどの不純物を含んだシリコン
酸化膜１２０を堆積し、この層間絶縁膜の焼きしめを行
う。
モニア水および過酸化水素水の混合液によりウェットエ
ッチングして窒化チタン膜１１８のみを選択的に除去す
る。次いで、窒素雰囲気中で、８５０℃で１０秒のＲＴ
Ａを行ってチタンシリサイド膜１１７を低抵抗化する。
次に、図２（ｈ）に示されるように、層間絶縁膜として
不純物を含まないシリコン酸化膜１１９を堆積し、続い
て、ボロンあるいはリンなどの不純物を含んだシリコン
酸化膜１２０を堆積し、この層間絶縁膜の焼きしめを行
う。
【００２２】上記実施例では、ｎ- 型不純物拡散層１０
８とｐ- 型不純物拡散層１０９を形成するためのイオン
注入を非活性シリコン領域１０４に対しては行わなかっ
たが、これら不純物は、ｎ+ 型不純物拡散層１１２とｐ
+ 型不純物拡散層１１３を形成するためのイオン注入の
ドーズ量に比較して通常１桁〜２桁少ないので、この不
純物導入時に非活性シリコン領域１０４に対してはイオ
ン注入を行なってもよい。
８とｐ- 型不純物拡散層１０９を形成するためのイオン
注入を非活性シリコン領域１０４に対しては行わなかっ
たが、これら不純物は、ｎ+ 型不純物拡散層１１２とｐ
+ 型不純物拡散層１１３を形成するためのイオン注入の
ドーズ量に比較して通常１桁〜２桁少ないので、この不
純物導入時に非活性シリコン領域１０４に対してはイオ
ン注入を行なってもよい。
【００２３】［第２の実施例］図３は、本発明の第２の
実施例を製造工程順に示した断面図である。図３におい
て、図１、図２に示した第１の実施例の部分と同等の部
分には下２桁が共通する参照番号が付せられている。第
２の実施例において、図１（ａ）〜（ｄ）に示した第１
の実施例の工程はそのまま行っているので、図示および
その説明は省略する。図１（ｄ）に示されるように、Ｌ
ＤＤ構造のｎ型ソース・ドレイン領域１１４およびｐ型
ソース・ドレイン領域１１５を形成した後、図３（ａ）
に示されるように、チタンとシリコンの反応促進のた
め、ヒ素を３．０×１０14ｃｍ-2のドーズ量および３０
ｋｅＶの加速エネルギーでイオン注入し、ｎ+ 型および
ｐ+ 型不純物拡散層２１２、２１３、ゲート電極２０６
および非活性シリコン領域１０４の表面に深さ３０ｎｍ
の非晶質シリコン層２２１を形成する。ここで、このヒ
素のイオン注入をｐ型領域およびｎ型領域の双方に同時
に行っているが、ｐ+ 型不純物拡散層２１３やｐ型ポリ
シリコンのゲート電極は、十分に不純物濃度が高いの
で、ｎ型に反転することはない。このシリコン表面の非
晶質化のためのヒ素のイオン注入は、チタンとシリコン
の反応を促進するためのものであるので、非活性シリコ
ン領域２０４にも同時に行う。また、この非晶質化のた
めのイオン注入は、リン以外の不純物を用いることもで
き、さらにシリコンなどのIV族の原子を用いることもで
きる。
実施例を製造工程順に示した断面図である。図３におい
て、図１、図２に示した第１の実施例の部分と同等の部
分には下２桁が共通する参照番号が付せられている。第
２の実施例において、図１（ａ）〜（ｄ）に示した第１
の実施例の工程はそのまま行っているので、図示および
その説明は省略する。図１（ｄ）に示されるように、Ｌ
ＤＤ構造のｎ型ソース・ドレイン領域１１４およびｐ型
ソース・ドレイン領域１１５を形成した後、図３（ａ）
に示されるように、チタンとシリコンの反応促進のた
め、ヒ素を３．０×１０14ｃｍ-2のドーズ量および３０
ｋｅＶの加速エネルギーでイオン注入し、ｎ+ 型および
ｐ+ 型不純物拡散層２１２、２１３、ゲート電極２０６
および非活性シリコン領域１０４の表面に深さ３０ｎｍ
の非晶質シリコン層２２１を形成する。ここで、このヒ
素のイオン注入をｐ型領域およびｎ型領域の双方に同時
に行っているが、ｐ+ 型不純物拡散層２１３やｐ型ポリ
シリコンのゲート電極は、十分に不純物濃度が高いの
で、ｎ型に反転することはない。このシリコン表面の非
晶質化のためのヒ素のイオン注入は、チタンとシリコン
の反応を促進するためのものであるので、非活性シリコ
ン領域２０４にも同時に行う。また、この非晶質化のた
めのイオン注入は、リン以外の不純物を用いることもで
き、さらにシリコンなどのIV族の原子を用いることもで
きる。
【００２４】次に、図３（ｂ）に示されるように、カバ
ー膜２１１をドライエッチングにより除去し、続いてス
パッタ法により厚さ３０ｎｍのチタン膜２１６を堆積す
る。次いで、図３（ｃ）に示されるように、窒素雰囲気
中で６５０℃、３０秒のＲＴＡを行うことにより、非晶
質シリコンと接触するチタンのみをシリサイド化し、チ
タンシリサイド２１７膜を形成する。この際、フィール
ド酸化膜およびサイドウォール・スペーサと接触するチ
タンとシリコン上のシリサイド化されなかったチタンは
窒化されて窒化チタン膜２１８となる。
ー膜２１１をドライエッチングにより除去し、続いてス
パッタ法により厚さ３０ｎｍのチタン膜２１６を堆積す
る。次いで、図３（ｃ）に示されるように、窒素雰囲気
中で６５０℃、３０秒のＲＴＡを行うことにより、非晶
質シリコンと接触するチタンのみをシリサイド化し、チ
タンシリサイド２１７膜を形成する。この際、フィール
ド酸化膜およびサイドウォール・スペーサと接触するチ
タンとシリコン上のシリサイド化されなかったチタンは
窒化されて窒化チタン膜２１８となる。
【００２５】次に、図３（ｄ）に示されるように、アン
モニア水および過酸化水素水の混合液により、窒化チタ
ン２１８のみをエッチング除去する。次いで、窒素雰囲
気中で、８５０℃、１０秒のＲＴＡを行い、チタンシリ
サイド膜２１７を低抵抗化する。その後、層間絶縁膜と
して不純物を含まないシリコン酸化膜２１９と、ボロン
および／またはリンなどの不純物を含んだシリコン酸化
膜２２０を堆積し、この層間絶縁膜の焼きしめを、８４
０℃の温度で１０秒間行う。
モニア水および過酸化水素水の混合液により、窒化チタ
ン２１８のみをエッチング除去する。次いで、窒素雰囲
気中で、８５０℃、１０秒のＲＴＡを行い、チタンシリ
サイド膜２１７を低抵抗化する。その後、層間絶縁膜と
して不純物を含まないシリコン酸化膜２１９と、ボロン
および／またはリンなどの不純物を含んだシリコン酸化
膜２２０を堆積し、この層間絶縁膜の焼きしめを、８４
０℃の温度で１０秒間行う。
【００２６】
【発明の効果】以上説明したように、本発明のＭＯＳ型
半導体装置の製造方法は、少なくとも高不純物濃度のソ
ース・ドレイン領域を形成するためのイオン注入の際に
は、スクライブ領域などの大面積の非活性シリコン領域
上をフォトレジストにて覆ってこれを行うものであるの
で、大面積の非活性シリコン領域に高不純物濃度の拡散
層が形成されることがなくなる。その結果、大面積の非
晶質シリコン層の表面に十分な厚膜のチタンシリサイド
を形成することができるようになり、層間絶縁膜焼きし
め時にこれが島状に変形することを防止することが可能
になる。したがって、本発明によれば、層間絶縁膜とチ
タンシリサイド膜の密着性が向上し、層間絶縁膜が剥離
するという問題を解決することができる。
半導体装置の製造方法は、少なくとも高不純物濃度のソ
ース・ドレイン領域を形成するためのイオン注入の際に
は、スクライブ領域などの大面積の非活性シリコン領域
上をフォトレジストにて覆ってこれを行うものであるの
で、大面積の非活性シリコン領域に高不純物濃度の拡散
層が形成されることがなくなる。その結果、大面積の非
晶質シリコン層の表面に十分な厚膜のチタンシリサイド
を形成することができるようになり、層間絶縁膜焼きし
め時にこれが島状に変形することを防止することが可能
になる。したがって、本発明によれば、層間絶縁膜とチ
タンシリサイド膜の密着性が向上し、層間絶縁膜が剥離
するという問題を解決することができる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図２】本発明の第１の実施例の製造方法を説明するた
めの、図１の工程に続く工程での工程順断面図。
めの、図１の工程に続く工程での工程順断面図。
【図３】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図４】従来の製造方法を説明するための工程順断面図
の一部。
の一部。
【図５】従来の製造方法を説明するための、図４の工程
に続く工程での工程順断面図。
に続く工程での工程順断面図。
【図６】発明の課題を説明するための、６インチシリコ
ンウェハの平面図。
ンウェハの平面図。
１ シリコンウェハ ２ チップ領域 ３ スクライブ線 ４ 周辺非活性領域 １０１、２０１、３０１ ｐ型シリコン基板 １０２、２０２、３０２ ｎウェル １０３、２０３、３０３ フィールド酸化膜 １０４、２０４、３０４ 非活性シリコン領域 １０５、２０５、３０５ ゲート酸化膜 １０６、２０６、３０６ ゲート電極 １０７ａ〜１０７ｄ、３０７ａ〜３０７ｄ フォトレジ
スト膜 １０８、３０８ ｎ- 型不純物拡散層 １０９、３０９ ｐ- 型不純物拡散層 １１０、２１０、３１０ サイドウォール・スペーサ １１１、２１１、３１０ カバー膜 １１２、３１２ ｎ+ 型不純物拡散層 １１３、３１３ ｐ+ 型不純物拡散層 １１４、２１４、３１４ ｎ型ソース・ドレイン領域 １１５、２１５、３１５ ｐ型ソース・ドレイン領域 １１６、２１６、３１６ チタン膜 １１７、２１７、３１７ チタンシリサイド膜 １１８、２１８、３１８ 窒化チタン膜 １１９、１２０、２１９、２２０、３１９、３２０ シ
リコン酸化膜 ２２１、３２１ 非晶質シリコン層
スト膜 １０８、３０８ ｎ- 型不純物拡散層 １０９、３０９ ｐ- 型不純物拡散層 １１０、２１０、３１０ サイドウォール・スペーサ １１１、２１１、３１０ カバー膜 １１２、３１２ ｎ+ 型不純物拡散層 １１３、３１３ ｐ+ 型不純物拡散層 １１４、２１４、３１４ ｎ型ソース・ドレイン領域 １１５、２１５、３１５ ｐ型ソース・ドレイン領域 １１６、２１６、３１６ チタン膜 １１７、２１７、３１７ チタンシリサイド膜 １１８、２１８、３１８ 窒化チタン膜 １１９、１２０、２１９、２２０、３１９、３２０ シ
リコン酸化膜 ２２１、３２１ 非晶質シリコン層
Claims (7)
- 【請求項１】 （１）半導体基板上に素子分離酸化膜を
形成し、素子分離酸化膜にて分離された活性領域にゲー
ト絶縁膜を介してポリシリコンからなるゲート電極を形
成する工程と、 （２）前記活性領域に高濃度に不純物をドープして高不
純物濃度ソース・ドレイン領域を形成する工程と、 （３）全面に金属を堆積し熱処理することによって該金
属とシリコンとを反応させて前記ゲート電極上および前
記高不純物濃度ソース・ドレイン領域上に金属シリサイ
ド膜を形成する工程と、を含むＭＯＳ型半導体装置の製
造方法において、前記第（２）の工程においては非活性
シリコン領域上をマスクした状態で不純物ドープを行う
ことを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項２】 （１）半導体基板上に素子分離酸化膜を
形成し、素子分離酸化膜にて分離された活性領域にゲー
ト絶縁膜を介してポリシリコンからなるゲート電極を形
成する工程と、 （２）前記ゲート電極をマスクとして前記活性領域に低
濃度に不純物をドープして低不純物濃度ソース・ドレイ
ン領域を形成する工程と、 （３）絶縁物の堆積とそのエッチバックにより前記ゲー
ト電極の側面にサイドウォール・スペーサを形成する工
程と、 （４）前記ゲート電極および前記サイドウォール・スペ
ーサをマスクとして前記活性領域に高濃度に不純物をド
ープして高不純物濃度ソース・ドレイン領域を形成する
工程と、 （５）全面に金属を堆積し熱処理することによって該金
属とシリコンとを反応させて前記ゲート電極上および前
記高不純物濃度ソース・ドレイン領域上に金属シリサイ
ド膜を形成する工程と、を含むＭＯＳ型半導体装置の製
造方法において、前記第（４）の工程、または、前記第
（２）の工程および前記第（４）の工程においては非活
性シリコン領域上をマスクした状態で不純物ドープを行
うことを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項３】 （１）第１導電型半導体領域と第２導電
型半導体領域とを有する半導体基板上に素子分離酸化膜
を形成し、素子分離酸化膜にて分離された第１導電型活
性領域および第２導電型活性領域にゲート絶縁膜を介し
てポリシリコンからなるゲート電極を形成する工程と、 （２）前記第１導電型活性領域上をマスクした状態で前
記第２導電型活性領域上の前記ゲート電極をマスクとし
て前記第２導電型活性領域に低濃度に第１導電型不純物
をドープして第１導電型低不純物濃度ソース・ドレイン
領域を形成する工程と、 （３）前記第２導電型活性領域上をマスクした状態で前
記第１導電型活性領域上の少なくとも前記ゲート電極を
マスクとして前記第１導電型活性領域に高濃度に第２導
電型不純物をドープして第２導電型高不純物濃度ソース
・ドレイン領域を形成する工程と、 （４）絶縁物の堆積とそのエッチバックにより前記ゲー
ト電極の側面にサイドウォール・スペーサを形成する工
程と、 （５）前記第１導電型活性領域上をマスクした状態で前
記第２導電型活性領域上の前記ゲート電極および前記サ
イドウォール・スペーサをマスクとして前記第２導電型
活性領域に高濃度に第１導電型不純物をドープして第１
導電型高不純物濃度ソース・ドレイン領域を形成する工
程と、 （６）全面に金属を堆積し熱処理することによって該金
属とシリコンとを反応させて前記ゲート電極上および前
記高不純物濃度ソース・ドレイン領域上に金属シリサイ
ド膜を形成する工程と、を含み、前記第（３）の工程と
前記第（４）の工程との順序を逆にすることができるＭ
ＯＳ型半導体装置の製造方法において、少なくとも前記
第（３）の工程および前記第（５）の工程においては非
活性シリコン領域上をマスクした状態で不純物ドープを
行うことを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項４】 （１）第１導電型半導体領域と第２導電
型半導体領域とを有する半導体基板上に素子分離酸化膜
を形成し、素子分離酸化膜にて分離された第１導電型活
性領域および第２導電型活性領域にゲート絶縁膜を介し
てポリシリコンからなるゲート電極を形成する工程と、 （２）前記第１導電型活性領域上をマスクした状態で前
記第２導電型活性領域上の前記ゲート電極をマスクとし
て前記第２導電型活性領域に低濃度に第１導電型不純物
をドープして第１導電型低不純物濃度ソース・ドレイン
領域を形成する工程と、 （３）前記第２導電型活性領域上をマスクした状態で前
記第１導電型活性領域上の前記ゲート電極をマスクとし
て前記第１導電型活性領域に低濃度に第２導電型不純物
をドープして第２導電型低不純物濃度ソース・ドレイン
領域を形成する工程と、 （４）絶縁物の堆積とそのエッチバックにより前記ゲー
ト電極の側面にサイドウォール・スペーサを形成する工
程と、 （５）前記第１導電型活性領域上をマスクした状態で前
記第２導電型活性領域上の前記ゲート電極および前記サ
イドウォール・スペーサをマスクとして前記第２導電型
活性領域に高濃度に第１導電型不純物をドープして第１
導電型高不純物濃度ソース・ドレイン領域を形成する工
程と、 （６）前記第２導電型活性領域上をマスクした状態で前
記第１導電型活性領域上の前記ゲート電極および前記サ
イドウォール・スペーサをマスクとして前記第１導電型
活性領域に高濃度に第２導電型不純物をドープして第２
導電型高不純物濃度ソース・ドレイン領域を形成する工
程と、 （７）全面に金属を堆積し熱処理することによって該金
属とシリコンとを反応させて前記ゲート電極上および前
記高不純物濃度ソース・ドレイン領域上に金属シリサイ
ド膜を形成する工程と、を含み、前記第（２）の工程と
前記第（３）の工程との順序を逆にすることができるＭ
ＯＳ型半導体装置の製造方法において、少なくとも前記
第（５）の工程および前記第（６）の工程においては非
活性シリコン領域上をマスクした状態で不純物ドープを
行うことを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項５】 全面に金属を堆積するに先立って、前記
ゲート電極、前記高不純物濃度ソース・ドレイン領域お
よび前記非活性シリコン領域にシリコンまたは不純物を
イオン注入してシリコン基板またはポリシリコン膜の表
面を非晶質化する工程が挿入されることを特徴とする請
求項１、２、３または４記載のＭＯＳ型半導体装置の製
造方法。 - 【請求項６】 全面に堆積される前記金属がチタン（Ｔ
ｉ）であることを特徴とする請求項１、２、３または４
記載のＭＯＳ型半導体装置の製造方法。 - 【請求項７】 前記非活性シリコン領域上へのマスキン
グ、または、前記非活性シリコン領域上および前記活性
領域上へのマスキングがフォトレジストを用いて行われ
ることを特徴とする請求項１、２、３または４記載のＭ
ＯＳ型半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009933A JP3003796B2 (ja) | 1997-01-23 | 1997-01-23 | Ｍｏｓ型半導体装置の製造方法 |
| US09/010,188 US6228766B1 (en) | 1997-01-23 | 1998-01-21 | Process for fabricating semiconductor device without separation between silicide layer and insulating layer |
| CN98100377A CN1107976C (zh) | 1997-01-23 | 1998-01-23 | 硅化物层和绝缘层之间不发生分离的半导体器件加工工艺 |
| KR1019980002139A KR100294131B1 (ko) | 1997-01-23 | 1998-01-23 | 실리사이드층과절연층사이의박리없는반도체장치제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009933A JP3003796B2 (ja) | 1997-01-23 | 1997-01-23 | Ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209291A true JPH10209291A (ja) | 1998-08-07 |
| JP3003796B2 JP3003796B2 (ja) | 2000-01-31 |
Family
ID=11733854
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9009933A Expired - Fee Related JP3003796B2 (ja) | 1997-01-23 | 1997-01-23 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6228766B1 (ja) |
| JP (1) | JP3003796B2 (ja) |
| KR (1) | KR100294131B1 (ja) |
| CN (1) | CN1107976C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446860B1 (ko) * | 2002-06-12 | 2004-09-04 | 동부전자 주식회사 | 반도체소자의 제조방법 |
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|---|---|---|---|---|
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| JP3583662B2 (ja) * | 1999-08-12 | 2004-11-04 | 株式会社 沖マイクロデザイン | 半導体装置および半導体装置の製造方法 |
| US6391751B1 (en) * | 2000-07-27 | 2002-05-21 | Advanced Micro Devices, Inc. | Method for forming vertical profile of polysilicon gate electrodes |
| KR102182789B1 (ko) * | 2014-06-24 | 2020-11-26 | 에베 그룹 에. 탈너 게엠베하 | 기판의 표면 처리를 위한 방법 및 장치 |
| CN104362177B (zh) * | 2014-10-10 | 2018-09-04 | 京东方科技集团股份有限公司 | 一种nmos器件及其制作方法 |
| US11322387B1 (en) * | 2020-10-13 | 2022-05-03 | Globalfoundries U.S. Inc. | Bulk wafer switch isolation |
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| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
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| JPH04165667A (ja) | 1990-10-29 | 1992-06-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2518100B2 (ja) | 1990-11-22 | 1996-07-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
| NL9100334A (nl) | 1991-02-26 | 1992-09-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een zelfregistrerend kobalt- of nikkel-silicide gevormd wordt. |
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| US5712196A (en) | 1995-06-07 | 1998-01-27 | Advanced Micro Devices, Inc. | Method for producing a low resistivity polycide |
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1997
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