JPH10199829A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 Ｔｉ合金シリサイドの製造方法として、Ｔｉ
合金をスパッタ成膜したサリサイドプロセスを用いる
と、合金種を変更する際にはＴｉ合金ターゲットの変更
が必要となり、生産性が低下する。 【解決手段】 シリコン基板１にゲート酸化膜３、ポリ
シリコンゲート４、ＬＤＤ拡散層５、ソース・ドレイン
拡散層７からなるＭＯＳトランジスタを形成し、全面に
Ｔｉ膜を形成してソース・ドレイン拡散層７とポリシリ
コンゲート４上をシリサイド化してＴｉシリサイド１０
を形成した後、このＴｉシリサイド９に対して合金種と
してのＷやＴａをイオン注入し、その上でアニールを行
ってイオン注入したＷやＴａをＴｉシリサイド１０と反
応させ、ＴｉＷｘＳｉｙやＴｉＴａｘＳｉｙ１１を形成
する。Ｔｉ合金のターゲットによるスパッタ成膜が不要
となり、生産性が向上される。
合金をスパッタ成膜したサリサイドプロセスを用いる
と、合金種を変更する際にはＴｉ合金ターゲットの変更
が必要となり、生産性が低下する。 【解決手段】 シリコン基板１にゲート酸化膜３、ポリ
シリコンゲート４、ＬＤＤ拡散層５、ソース・ドレイン
拡散層７からなるＭＯＳトランジスタを形成し、全面に
Ｔｉ膜を形成してソース・ドレイン拡散層７とポリシリ
コンゲート４上をシリサイド化してＴｉシリサイド１０
を形成した後、このＴｉシリサイド９に対して合金種と
してのＷやＴａをイオン注入し、その上でアニールを行
ってイオン注入したＷやＴａをＴｉシリサイド１０と反
応させ、ＴｉＷｘＳｉｙやＴｉＴａｘＳｉｙ１１を形成
する。Ｔｉ合金のターゲットによるスパッタ成膜が不要
となり、生産性が向上される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にサリサイドプロセスを用いた半導体装置
における安定な高耐熱シリサイドを高い生産性で製造す
ることを可能にした製造方法に関する。
法に関し、特にサリサイドプロセスを用いた半導体装置
における安定な高耐熱シリサイドを高い生産性で製造す
ることを可能にした製造方法に関する。
【０００２】
【従来の技術】従来から、半導体装置の拡散層やポリシ
リコンの低抵抗化を図るために、高融点金属を用いたシ
リサイド構造が提案されており、特に高融点金属として
Ｔｉ（チタン）を用いたサリサイド形成プロセスが用い
られている。このサリサイド形成プロセスでは、シリコ
ン基板に素子分離酸化膜、ゲート酸化膜、ゲートポリシ
リコン電極を形成した後、ゲートポリシリコン側壁に絶
縁膜サイドウォールを形成し、ソース・ドレインの各拡
散層を形成する。そして、これら拡散層とポリシリコン
ゲート電極が露呈されている状態で、拡散層とポリシリ
コン電極の表面付近をアモルフアス化するためにＡｓ
（ひ素）の注入を行ない、その後、純Ｔｉを３００℃以
上の高温でスパッタ成膜し、ランプアニールで熱処理す
ることにより、拡散層及びポリシリコンゲート電極の表
面にＣ４９結晶構造のＴｉシリサイド（ＴｉＳｉ2 ）を
形成している。そして、酸化膜上のシリサイド化してい
ない部分を、ウェットエッチングにより選択的に除去
し、さらにＴｉＳｉ2 を低抵抗にしかも安定なＣ５４結
晶構造にするために、再度ランプアニールを行ってい
る。
リコンの低抵抗化を図るために、高融点金属を用いたシ
リサイド構造が提案されており、特に高融点金属として
Ｔｉ（チタン）を用いたサリサイド形成プロセスが用い
られている。このサリサイド形成プロセスでは、シリコ
ン基板に素子分離酸化膜、ゲート酸化膜、ゲートポリシ
リコン電極を形成した後、ゲートポリシリコン側壁に絶
縁膜サイドウォールを形成し、ソース・ドレインの各拡
散層を形成する。そして、これら拡散層とポリシリコン
ゲート電極が露呈されている状態で、拡散層とポリシリ
コン電極の表面付近をアモルフアス化するためにＡｓ
（ひ素）の注入を行ない、その後、純Ｔｉを３００℃以
上の高温でスパッタ成膜し、ランプアニールで熱処理す
ることにより、拡散層及びポリシリコンゲート電極の表
面にＣ４９結晶構造のＴｉシリサイド（ＴｉＳｉ2 ）を
形成している。そして、酸化膜上のシリサイド化してい
ない部分を、ウェットエッチングにより選択的に除去
し、さらにＴｉＳｉ2 を低抵抗にしかも安定なＣ５４結
晶構造にするために、再度ランプアニールを行ってい
る。
【０００３】ところで、近年におけるデバイスの微細化
に伴い拡散層接合が浅くなると、拡散層上のシリサイド
の厚さを５０ｎｍ以下にする必要が生じ、しかも横方向
の寸法の縮小により拡散層幅が狭まるとともに、ゲート
幅も狭まると、ＴｉＳｉ2 は、シリコン上では膜として
よりも、凝集する方が表面エネルギを小さくできるた
め、拡散層上やゲート上で凝集し、シリサイドの部分と
Ｓｉの部分がまだらになって、抵抗の上昇と抵抗ばらつ
きの上昇を引き起こす。しかも、薄膜シリサイドは温度
に対して凝集しやすいために、７５０℃以上で熱処理を
すると凝集を起こし、特に細線では抵抗が大幅に上昇す
るとともにばらつきが顕著になる。現状のＣＭＯＳプロ
セスでは、シリサイド形成後に７５０℃以上のプロセス
が必要な場合があり、また、他のデバイスにシリサイド
プロセスを適用する場合にも、７５０℃以上の耐熱性が
ないことから、シリサイドの適用範囲が大幅に制限され
ている。
に伴い拡散層接合が浅くなると、拡散層上のシリサイド
の厚さを５０ｎｍ以下にする必要が生じ、しかも横方向
の寸法の縮小により拡散層幅が狭まるとともに、ゲート
幅も狭まると、ＴｉＳｉ2 は、シリコン上では膜として
よりも、凝集する方が表面エネルギを小さくできるた
め、拡散層上やゲート上で凝集し、シリサイドの部分と
Ｓｉの部分がまだらになって、抵抗の上昇と抵抗ばらつ
きの上昇を引き起こす。しかも、薄膜シリサイドは温度
に対して凝集しやすいために、７５０℃以上で熱処理を
すると凝集を起こし、特に細線では抵抗が大幅に上昇す
るとともにばらつきが顕著になる。現状のＣＭＯＳプロ
セスでは、シリサイド形成後に７５０℃以上のプロセス
が必要な場合があり、また、他のデバイスにシリサイド
プロセスを適用する場合にも、７５０℃以上の耐熱性が
ないことから、シリサイドの適用範囲が大幅に制限され
ている。
【０００４】このように、ＴｉＳｉ2 はシリサイドの中
で他のシリサイドに比べ比抵抗がもっとも低いが、その
一方で耐熱性が悪い。したがって、なるべく抵抗値を上
昇させることなく、耐熱性を向上させるためにはＴｉを
ベースとした、Ｔｉと高融点金属との合金を、純Ｔｉの
代わりに用いれば、抵抗を抑えられ、かつ、耐熱性も向
上させることが期待できる。このことから、従来から、
ＴｉにＷ（タングステン）やＴａ（タンタル）を加えた
合金が提案されている。これらＷやＴａは、それぞれの
融点が、３０００℃以上であり、この温度は純Ｔｉ，Ｔ
ｉＳｉ2 の融点である１６６８℃，１５４０℃に比べ充
分高いものとなっている。混合する不純物の融点とシリ
サイドの耐熱性との関係は、現状では明らかにはなって
いないが、文献「Ｓｉ（００１）上のエピタキシャルＣ
ｏＳｉ2 の抵抗と構造安定性」（Journal Applied Phys
ics, Vol.72, P1864(1992)) で示されているように、シ
リサイドが熱による拡散で、ＴｉＳｉ2 が粒界からくび
れて凝集にいたる過程で、ＴｉやＴｉＳｉ2 より融点の
高いＷやＴａ等の高融点不純物が、粒界でのＴｉやＳｉ
の拡散を抑制するため耐熱性効果なる作用が出ているも
のと推測される。
で他のシリサイドに比べ比抵抗がもっとも低いが、その
一方で耐熱性が悪い。したがって、なるべく抵抗値を上
昇させることなく、耐熱性を向上させるためにはＴｉを
ベースとした、Ｔｉと高融点金属との合金を、純Ｔｉの
代わりに用いれば、抵抗を抑えられ、かつ、耐熱性も向
上させることが期待できる。このことから、従来から、
ＴｉにＷ（タングステン）やＴａ（タンタル）を加えた
合金が提案されている。これらＷやＴａは、それぞれの
融点が、３０００℃以上であり、この温度は純Ｔｉ，Ｔ
ｉＳｉ2 の融点である１６６８℃，１５４０℃に比べ充
分高いものとなっている。混合する不純物の融点とシリ
サイドの耐熱性との関係は、現状では明らかにはなって
いないが、文献「Ｓｉ（００１）上のエピタキシャルＣ
ｏＳｉ2 の抵抗と構造安定性」（Journal Applied Phys
ics, Vol.72, P1864(1992)) で示されているように、シ
リサイドが熱による拡散で、ＴｉＳｉ2 が粒界からくび
れて凝集にいたる過程で、ＴｉやＴｉＳｉ2 より融点の
高いＷやＴａ等の高融点不純物が、粒界でのＴｉやＳｉ
の拡散を抑制するため耐熱性効果なる作用が出ているも
のと推測される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな高耐熱シリサイドを形成する方法として、従来では
前記したサリサイドプロセスにおけるＴｉのスパッタ成
膜時に、スパッタ装置に高融点合金のターゲットを設
け、このターゲットを用いて合金を成膜し、前記したサ
リサイドプロセス工程を使用して、高耐熱シリサイドを
形成している。このため、製造するデバイスの目的によ
り個々のシリサイドの必要耐熱性が異なる場合には、複
数の異なる合金ターゲットを用意するとともに、製造す
るデバイスに対応させてこの合金ターゲットを交換する
必要があり、合金ターゲットの管理が面倒になるととも
に、合金ターゲットを交換する工程が必要となり、デバ
イスの生産性が悪くなるという問題が生じている。
うな高耐熱シリサイドを形成する方法として、従来では
前記したサリサイドプロセスにおけるＴｉのスパッタ成
膜時に、スパッタ装置に高融点合金のターゲットを設
け、このターゲットを用いて合金を成膜し、前記したサ
リサイドプロセス工程を使用して、高耐熱シリサイドを
形成している。このため、製造するデバイスの目的によ
り個々のシリサイドの必要耐熱性が異なる場合には、複
数の異なる合金ターゲットを用意するとともに、製造す
るデバイスに対応させてこの合金ターゲットを交換する
必要があり、合金ターゲットの管理が面倒になるととも
に、合金ターゲットを交換する工程が必要となり、デバ
イスの生産性が悪くなるという問題が生じている。
【０００６】本発明の目的は、耐熱性に優れた合金シリ
サイドを高い生産性で製造することが可能な半導体装置
の製造方法を提供することにある。
サイドを高い生産性で製造することが可能な半導体装置
の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の製造方法は、シ
リコン基板の拡散層上やポリシリコン上にＴｉ膜を成膜
する工程と、熱処理して前記Ｔｉ膜とシリコンとを反応
させてＴｉシリサイドを形成する工程と、前記Ｔｉ膜の
未反応の部分を除去する工程と、前記Ｔｉシリサイドに
対してＴｉ以外の高融点金属をイオン注入する工程と、
このイオン注入した高融点金属をＴｉシリサイドと反応
させるためのアニール工程とを含むことを特徴とする。
このイオン注入する高融点金属としては、ＷまたはＴａ
を用いることが可能である。また、高融点金属をイオン
注入する前に、Ｔｉシリサイドを覆う酸化薄膜を形成
し、この酸化薄膜を通して前記高融点金属をイオン注入
することが好ましい。さらに、ＷまたはＴａは１０〜１
００ｋｅＶの加速エネルギで、かつ１Ｅ１４〜１Ｅ１６
／ｃｍ3 のドーズ量で注入されることが好ましい。ま
た、アニールを酸化雰囲気で行うことも好ましい。
リコン基板の拡散層上やポリシリコン上にＴｉ膜を成膜
する工程と、熱処理して前記Ｔｉ膜とシリコンとを反応
させてＴｉシリサイドを形成する工程と、前記Ｔｉ膜の
未反応の部分を除去する工程と、前記Ｔｉシリサイドに
対してＴｉ以外の高融点金属をイオン注入する工程と、
このイオン注入した高融点金属をＴｉシリサイドと反応
させるためのアニール工程とを含むことを特徴とする。
このイオン注入する高融点金属としては、ＷまたはＴａ
を用いることが可能である。また、高融点金属をイオン
注入する前に、Ｔｉシリサイドを覆う酸化薄膜を形成
し、この酸化薄膜を通して前記高融点金属をイオン注入
することが好ましい。さらに、ＷまたはＴａは１０〜１
００ｋｅＶの加速エネルギで、かつ１Ｅ１４〜１Ｅ１６
／ｃｍ3 のドーズ量で注入されることが好ましい。ま
た、アニールを酸化雰囲気で行うことも好ましい。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１および図２は、本発明の第１の
実施形態を製造工程順に示す断面図であり、特に図１は
これまでの技術の工程部分、図２は本発明において特徴
とされる工程部分を示す図である。この実施形態では、
Ｔｉ合金を形成するための不純物としてＷを用いてい
る。先ず、図１（ａ）のように、シリコン基板１に素子
分離酸化膜２を形成し、かつゲート酸化膜３を成膜し、
さらにポリシリコンゲート電極４を形成する。次いで、
前記ゲート電極４をマスクにして前記シリコン基板に不
純物を注入し、ＬＤＤソース・ドレイン拡散層５を形成
する。さらに、高温酸化膜成長により前記ゲート電極４
の側面にサイドウォール６を形成し、高濃度の不純物を
イオン注入してソース・ドレイン拡散層７を形成する。
そして、アニールを行い、ＭＯＳ構造のトランジスタを
形成する。その後、図示は省略するが、シリサイド化反
応を活性にするため、ソース・ドレイン拡散層とゲート
電極上にＡｓをイオン中にして、アモルファス状態とす
る。
参照して説明する。図１および図２は、本発明の第１の
実施形態を製造工程順に示す断面図であり、特に図１は
これまでの技術の工程部分、図２は本発明において特徴
とされる工程部分を示す図である。この実施形態では、
Ｔｉ合金を形成するための不純物としてＷを用いてい
る。先ず、図１（ａ）のように、シリコン基板１に素子
分離酸化膜２を形成し、かつゲート酸化膜３を成膜し、
さらにポリシリコンゲート電極４を形成する。次いで、
前記ゲート電極４をマスクにして前記シリコン基板に不
純物を注入し、ＬＤＤソース・ドレイン拡散層５を形成
する。さらに、高温酸化膜成長により前記ゲート電極４
の側面にサイドウォール６を形成し、高濃度の不純物を
イオン注入してソース・ドレイン拡散層７を形成する。
そして、アニールを行い、ＭＯＳ構造のトランジスタを
形成する。その後、図示は省略するが、シリサイド化反
応を活性にするため、ソース・ドレイン拡散層とゲート
電極上にＡｓをイオン中にして、アモルファス状態とす
る。
【０００９】次に、図１（ｂ）のように、基板温度４５
０℃にしてＴｉ膜８を３００Åの厚さにスパッタ成膜
し、ランプアニールにより６９０℃，３０秒アニールし
てソース・ドレイン拡散層７、ゲート電極４上のみシリ
サイド反応を起こす。これにより、Ｃ４９結晶構造のＴ
ｉシリサイド（ＴｉＳｉ2 ）９が形成される。その後、
図１（ｃ）のように、酸化膜上のシリサイド化されてい
ない前記Ｔｉ膜８をアンモニア過酸化水素水により除去
し、ソース・ドレイン拡散層７上とゲート電極４上に選
択的にＴｉＳｉ2 ９を残す。さらに、８４０℃で１０秒
のアニールを行ない、前記Ｃ４９結晶構造のＴｉＳｉ2
を低抵抗で安定なＣ５４結晶構造のＴｉＳｉ2 １０とす
る。
０℃にしてＴｉ膜８を３００Åの厚さにスパッタ成膜
し、ランプアニールにより６９０℃，３０秒アニールし
てソース・ドレイン拡散層７、ゲート電極４上のみシリ
サイド反応を起こす。これにより、Ｃ４９結晶構造のＴ
ｉシリサイド（ＴｉＳｉ2 ）９が形成される。その後、
図１（ｃ）のように、酸化膜上のシリサイド化されてい
ない前記Ｔｉ膜８をアンモニア過酸化水素水により除去
し、ソース・ドレイン拡散層７上とゲート電極４上に選
択的にＴｉＳｉ2 ９を残す。さらに、８４０℃で１０秒
のアニールを行ない、前記Ｃ４９結晶構造のＴｉＳｉ2
を低抵抗で安定なＣ５４結晶構造のＴｉＳｉ2 １０とす
る。
【００１０】次いで、図２（ａ）のように、Ｔｉ合金を
形成するために、Ｗを１０〜１００ｋｅＶで、ドーズ量
１Ｅ１４〜１Ｅ１６／ｃｍ3 でイオン注入する。この場
合、前記Ｔｉ膜８を３００Å成膜したときには、前工程
で形成されているＴｉＳｉ2１０の膜厚は４５０〜５０
０Åであるので、Ｗの加速電圧は３０〜５０ｋｅＶが望
ましい。また、この場合、予め酸化膜を薄く成膜してお
き、この酸化膜を通してＷをイオン注入してもよい。こ
の場合には、Ｗをイオン注入するときは、加速電庄を膜
厚に応じて高くする必要がある。
形成するために、Ｗを１０〜１００ｋｅＶで、ドーズ量
１Ｅ１４〜１Ｅ１６／ｃｍ3 でイオン注入する。この場
合、前記Ｔｉ膜８を３００Å成膜したときには、前工程
で形成されているＴｉＳｉ2１０の膜厚は４５０〜５０
０Åであるので、Ｗの加速電圧は３０〜５０ｋｅＶが望
ましい。また、この場合、予め酸化膜を薄く成膜してお
き、この酸化膜を通してＷをイオン注入してもよい。こ
の場合には、Ｗをイオン注入するときは、加速電庄を膜
厚に応じて高くする必要がある。
【００１１】その後、図２（ｂ）のように、酸化膜中に
注入されたＷを酸化して絶縁物にするためと、ＴｉＳｉ
2 １０中に注入されたＷを合金化してＴｉＷｘＳｉｙ１
１にするために、アニールを行う。この場合、基板温度
はＷのドーズ量や、必要とされる耐熱性の度合いによる
が、８５０℃，３０秒程度がよい。また、Ｗのイオン注
入後のアニールは、イオン注入後に層間膜を堆積した後
に行っても良い。また、アニールは酸化雰囲気で行って
も良く、拡散層間、拡散層−ゲート電極間などのリーク
をより確実に押さえることが可能となる。
注入されたＷを酸化して絶縁物にするためと、ＴｉＳｉ
2 １０中に注入されたＷを合金化してＴｉＷｘＳｉｙ１
１にするために、アニールを行う。この場合、基板温度
はＷのドーズ量や、必要とされる耐熱性の度合いによる
が、８５０℃，３０秒程度がよい。また、Ｗのイオン注
入後のアニールは、イオン注入後に層間膜を堆積した後
に行っても良い。また、アニールは酸化雰囲気で行って
も良く、拡散層間、拡散層−ゲート電極間などのリーク
をより確実に押さえることが可能となる。
【００１２】図３は本発明の第２の実施形態の工程断面
図である。先ず、図３（ａ）においては、第１の実施形
態と同様に、シリコン基板１にＭＯＳ型トランジスタを
形成し、シリサイド化反応促進のためのアモルファス化
注入を行った後、基板温度４５０℃にしてＴｉ膜８を３
００Åスバッタ成膜し、ランプアニールにより６９０
℃、３０秒アニールしてソース・ドレイン拡散層７、ゲ
ート電極４上のみシリサイド反応を起こす。その後、酸
化膜上のシリサイド化されていないＴｉ膜８をアンモニ
ア過酸化水素水により除去し、ソース・ドレイン拡散層
７上とゲート電極４上に選択的にＴｉＳｉ2 ９を形成す
る。次いで、図３（ｂ）のように、Ｗを１０〜１００ｋ
ｅＶで、ドーズ量１Ｅ１４〜１Ｅ１６／ｃｍ3 、イオン
注入する。さらに、図３（ｃ）のように、これを低抵抗
で安定なシリサイド１０とし、かつ図示は省略するが、
酸化膜中に注入されたＷを酸化して絶縁物にするため
と、ＴｉＳｉ2 中に注入されたＷを合金化してＴｉＷｘ
Ｓｉｙにするために、８４０℃で１０秒アニールを行
う。
図である。先ず、図３（ａ）においては、第１の実施形
態と同様に、シリコン基板１にＭＯＳ型トランジスタを
形成し、シリサイド化反応促進のためのアモルファス化
注入を行った後、基板温度４５０℃にしてＴｉ膜８を３
００Åスバッタ成膜し、ランプアニールにより６９０
℃、３０秒アニールしてソース・ドレイン拡散層７、ゲ
ート電極４上のみシリサイド反応を起こす。その後、酸
化膜上のシリサイド化されていないＴｉ膜８をアンモニ
ア過酸化水素水により除去し、ソース・ドレイン拡散層
７上とゲート電極４上に選択的にＴｉＳｉ2 ９を形成す
る。次いで、図３（ｂ）のように、Ｗを１０〜１００ｋ
ｅＶで、ドーズ量１Ｅ１４〜１Ｅ１６／ｃｍ3 、イオン
注入する。さらに、図３（ｃ）のように、これを低抵抗
で安定なシリサイド１０とし、かつ図示は省略するが、
酸化膜中に注入されたＷを酸化して絶縁物にするため
と、ＴｉＳｉ2 中に注入されたＷを合金化してＴｉＷｘ
Ｓｉｙにするために、８４０℃で１０秒アニールを行
う。
【００１３】ここで、この実施形態においても、第１の
実施形態と同様に、あらかじめ酸化膜を薄く成膜し、酸
化膜を通してＷをイオン注入することも可能であり、そ
のときは、加速電庄を酸化膜厚に応じて高くする必要が
ある。その後、やはり同様にして酸化膜中に注入された
Ｗを酸化して絶縁物にするためと、ＴｉＳｉ2 中に注入
されたＷを合金化してＴｉＷｘＳｉｙにするために、８
４０℃，１０秒のアニールを行なう。このアニールは層
間膜を成膜した後行っても良い。また、アニールは、拡
散層間、拡散層−ゲート電極間などのリークをより確実
に押さえるために酸化雰囲気で行っても良い。
実施形態と同様に、あらかじめ酸化膜を薄く成膜し、酸
化膜を通してＷをイオン注入することも可能であり、そ
のときは、加速電庄を酸化膜厚に応じて高くする必要が
ある。その後、やはり同様にして酸化膜中に注入された
Ｗを酸化して絶縁物にするためと、ＴｉＳｉ2 中に注入
されたＷを合金化してＴｉＷｘＳｉｙにするために、８
４０℃，１０秒のアニールを行なう。このアニールは層
間膜を成膜した後行っても良い。また、アニールは、拡
散層間、拡散層−ゲート電極間などのリークをより確実
に押さえるために酸化雰囲気で行っても良い。
【００１４】なお、前記第１及び第２の実施形態では、
Ｔｉ合金を形成するための材料としてＷを用いた例を示
しているが、Ｔａを用いてもよい。この場合には、Ｔｉ
Ｓｉ2 に対してＴａをイオン注入し、かつその後にアニ
ールによってＴｉＴａｘＳｉｙを形成することになる。
Ｔｉ合金を形成するための材料としてＷを用いた例を示
しているが、Ｔａを用いてもよい。この場合には、Ｔｉ
Ｓｉ2 に対してＴａをイオン注入し、かつその後にアニ
ールによってＴｉＴａｘＳｉｙを形成することになる。
【００１５】
【発明の効果】以上説明したように本発明は、Ｔｉシリ
サイドに対してＷやＴａ等の高融点金属をイオン注入
し、かつこれをアニールしてＴｉシリサイドと反応させ
てＴｉ合金シリサイドを形成しているので、Ｔｉ合金を
スパッタ成膜する工程が不要となり、デバイスの目的に
応じて異なる必要耐熱性のシリサイドを形成する場合に
も、異なる合金ターゲットを用意することや、合金ター
ゲットを交換するための作業が不要となり、生産性を向
上することが可能となる。また、高耐熱シリサイドを安
定に形成することが可能となり、シリサイド形成後に制
約されていた温度条件のマージンを大きくとることがで
き、シリサイドのデバイスプロセスヘの応用範囲を拡大
できるとともにプロセスマージンを大きくとり、歩留ま
りの向上が行える効果がある。
サイドに対してＷやＴａ等の高融点金属をイオン注入
し、かつこれをアニールしてＴｉシリサイドと反応させ
てＴｉ合金シリサイドを形成しているので、Ｔｉ合金を
スパッタ成膜する工程が不要となり、デバイスの目的に
応じて異なる必要耐熱性のシリサイドを形成する場合に
も、異なる合金ターゲットを用意することや、合金ター
ゲットを交換するための作業が不要となり、生産性を向
上することが可能となる。また、高耐熱シリサイドを安
定に形成することが可能となり、シリサイド形成後に制
約されていた温度条件のマージンを大きくとることがで
き、シリサイドのデバイスプロセスヘの応用範囲を拡大
できるとともにプロセスマージンを大きくとり、歩留ま
りの向上が行える効果がある。
【図１】本発明の第１の実施形態を工程順に示す断面図
のその１である。
のその１である。
【図２】本発明の第１の実施形態を工程順に示す断面図
のその２である。
のその２である。
【図３】本発明の第２の実施形態を工程順に示す断面図
である。
である。
１ Ｓｉ基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ポリシリコンゲート ５ ＬＤＤ拡散層 ６ サイドウォール ７ ソース・ドレイン拡散層 ８ Ｔｉ膜 ９ Ｃ４９Ｔｉシリサイド １０ Ｃ５４Ｔｉシリサイド １１ ＴｉＷｘＳｉｙ
Claims (5)
- 【請求項１】 シリコン基板の拡散層上やポリシリコン
上にＴｉ膜を成膜する工程と、熱処理して前記Ｔｉ膜と
シリコンとを反応させてＴｉシリサイドを形成する工程
と、前記Ｔｉ膜の未反応の部分を除去する工程と、前記
Ｔｉシリサイドに対してＴｉ以外の高融点金属をイオン
注入する工程と、このイオン注入した高融点金属をＴｉ
シリサイドと反応させるためのアニール工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 Ｔｉシリサイドに対してイオン注入する
高融点金属がＷまたはＴａである請求項１の半導体装置
の製造方法。 - 【請求項３】 前記高融点金属をイオン注入する前に、
Ｔｉシリサイドを覆う酸化薄膜を形成し、この酸化薄膜
を通して前記高融点金属をイオン注入する工程を含む請
求項１または２の半導体装置の製造方法。 - 【請求項４】 ＷまたはＴａは１０〜１００ｋｅＶの加
速エネルギで、かつ１Ｅ１４〜１Ｅ１６／ｃｍ3 のドー
ズ量で注入される請求項２または３の半導体装置の製造
方法。 - 【請求項５】 アニールを酸化雰囲気で行う請求項１な
いし４のいずれかの半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003540A JP2930042B2 (ja) | 1997-01-13 | 1997-01-13 | 半導体装置の製造方法 |
| US09/006,309 US5869397A (en) | 1997-01-13 | 1998-01-13 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003540A JP2930042B2 (ja) | 1997-01-13 | 1997-01-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10199829A true JPH10199829A (ja) | 1998-07-31 |
| JP2930042B2 JP2930042B2 (ja) | 1999-08-03 |
Family
ID=11560254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9003540A Expired - Fee Related JP2930042B2 (ja) | 1997-01-13 | 1997-01-13 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5869397A (ja) |
| JP (1) | JP2930042B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310175B1 (ko) * | 1999-12-31 | 2001-09-28 | 황인길 | 이온주입에 의한 실리사이드 형성 방법 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329769B1 (ko) | 1998-12-22 | 2002-07-18 | 박종섭 | 티타늄폴리사이드게이트전극형성방법 |
| JP2000332241A (ja) * | 1999-05-20 | 2000-11-30 | Nec Corp | 半導体装置の製造方法 |
| KR100562310B1 (ko) * | 2003-04-08 | 2006-03-22 | 동부아남반도체 주식회사 | 실리사이드 형성 방법 및 이 방법에 의해 제조된실리사이드를 갖는 반도체 소자 |
| JP2006261635A (ja) * | 2005-02-21 | 2006-09-28 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100642761B1 (ko) * | 2005-09-07 | 2006-11-10 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP5611574B2 (ja) | 2009-11-30 | 2014-10-22 | 株式会社東芝 | 抵抗変化メモリ及びその製造方法 |
| CN102856177B (zh) * | 2011-06-27 | 2015-01-28 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件和用于制造半导体器件的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5389575A (en) * | 1991-07-12 | 1995-02-14 | Hughes Aircraft Company | Self-aligned contact diffusion barrier method |
| US5624869A (en) * | 1994-04-13 | 1997-04-29 | International Business Machines Corporation | Method of forming a film for a multilayer Semiconductor device for improving thermal stability of cobalt silicide using platinum or nitrogen |
| US5739064A (en) * | 1996-11-27 | 1998-04-14 | Micron Technology, Inc. | Second implanted matrix for agglomeration control and thermal stability |
-
1997
- 1997-01-13 JP JP9003540A patent/JP2930042B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-13 US US09/006,309 patent/US5869397A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100310175B1 (ko) * | 1999-12-31 | 2001-09-28 | 황인길 | 이온주입에 의한 실리사이드 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2930042B2 (ja) | 1999-08-03 |
| US5869397A (en) | 1999-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |