JP2857006B2 - Ｍｏｓ集積回路上の自己整列珪化コバルト - Google Patents
Ｍｏｓ集積回路上の自己整列珪化コバルトInfo
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/147—Silicides
Description
【０００１】
【産業上の利用分野】本発明は集積回路の製造に係り、
より詳細には、ＭＯＳデバイス上に自己整列珪化領域を
形成する方法に関する。
より詳細には、ＭＯＳデバイス上に自己整列珪化領域を
形成する方法に関する。
【０００２】
【従来の技術】ＭＯＳ集積回路の製造においては、通常
使用されるやり方として、ソース／ドレイン領域上及び
ポリシリコンゲート上に珪化物が形成される。このやり
方は、形状サイズがマイクロメータ以下に減少された非
常に高密度のデバイスに対して益々重要になってきてい
る。珪化物の目的は、良好なオーミック接触を形成し、
ソース／ドレイン領域及びポリシリコン相互接続部のシ
ート抵抗率を下げ、有効な接触面積を増大し、そしてエ
ッチングストッパを果たすことである。
使用されるやり方として、ソース／ドレイン領域上及び
ポリシリコンゲート上に珪化物が形成される。このやり
方は、形状サイズがマイクロメータ以下に減少された非
常に高密度のデバイスに対して益々重要になってきてい
る。珪化物の目的は、良好なオーミック接触を形成し、
ソース／ドレイン領域及びポリシリコン相互接続部のシ
ート抵抗率を下げ、有効な接触面積を増大し、そしてエ
ッチングストッパを果たすことである。
【０００３】ＭＯＳプロセスにおいて珪化物のソース／
ドレイン及びポリシリコンゲート領域を形成するのに有
用な好ましい材料の１つは、コバルトである。チタンや
白金やパラジウムのような別の材料ではなくてコバルト
を使用する場合の利点は、珪化コバルトが抵抗率を低く
し、浅い接合を形成できるようにし、低温処理を行える
ようにし、ダイオード状の界面を形成する傾向を少なく
することである。又、珪化コバルト用のエッチング材は
安定しており、予め混合した形態でいつまでも保管する
ことができる。
ドレイン及びポリシリコンゲート領域を形成するのに有
用な好ましい材料の１つは、コバルトである。チタンや
白金やパラジウムのような別の材料ではなくてコバルト
を使用する場合の利点は、珪化コバルトが抵抗率を低く
し、浅い接合を形成できるようにし、低温処理を行える
ようにし、ダイオード状の界面を形成する傾向を少なく
することである。又、珪化コバルト用のエッチング材は
安定しており、予め混合した形態でいつまでも保管する
ことができる。
【０００４】
【発明が解決しようとする課題】コバルトを自己整列し
た珪化物材料として使用する場合には、珪化領域を自己
整列するのに用いられる絶縁側壁スペーサへと延びるエ
リアに不所望な珪化コバルトが生成する傾向があるの
で、高密度集積回路デバイスの製造において問題を生じ
る。側壁スペーサは、ポリシリコンゲートを活性エリア
から分離するために必要とされ、これらエリア上に珪化
物のオーバーグロース（連晶成長）が生じると、短絡に
よってデバイスが不作動状態になることがある。このオ
ーバーグロースの問題は、密度が高くなるほど、距離が
短くなるために顕著になり、オーバーグロースによって
破壊的な故障を招く。
た珪化物材料として使用する場合には、珪化領域を自己
整列するのに用いられる絶縁側壁スペーサへと延びるエ
リアに不所望な珪化コバルトが生成する傾向があるの
で、高密度集積回路デバイスの製造において問題を生じ
る。側壁スペーサは、ポリシリコンゲートを活性エリア
から分離するために必要とされ、これらエリア上に珪化
物のオーバーグロース（連晶成長）が生じると、短絡に
よってデバイスが不作動状態になることがある。このオ
ーバーグロースの問題は、密度が高くなるほど、距離が
短くなるために顕著になり、オーバーグロースによって
破壊的な故障を招く。
【０００５】ＭＯＳプロセスにおける珪化コバルトのオ
ーバーグロースの傾向は種々の技術によって低減化され
る。例えば、コバルトコーティングの厚みを減少するこ
とはできるが、これは、珪化コバルト被膜の品質を、そ
れが所望されるエリア即ちソース／ドレイン領域上にお
いて低下させることになる。同様に、アニール温度を下
げることもできるが、この場合も、珪化コバルトの品質
を、それが必要とされないエリアと同時にそれが必要と
されるエリアにおいても低下させる。アニール作業中に
チャンバに酸素を導入して、オーバーグロースを減少す
ることもできるが、この場合も必要とされる領域に成長
する珪化物の品質を低下させる。
ーバーグロースの傾向は種々の技術によって低減化され
る。例えば、コバルトコーティングの厚みを減少するこ
とはできるが、これは、珪化コバルト被膜の品質を、そ
れが所望されるエリア即ちソース／ドレイン領域上にお
いて低下させることになる。同様に、アニール温度を下
げることもできるが、この場合も、珪化コバルトの品質
を、それが必要とされないエリアと同時にそれが必要と
されるエリアにおいても低下させる。アニール作業中に
チャンバに酸素を導入して、オーバーグロースを減少す
ることもできるが、この場合も必要とされる領域に成長
する珪化物の品質を低下させる。
【０００６】珪化チタンではなくて珪化コバルトを使用
する場合の利点が、１９８９年１１月の「IEEE Trans.
on Electron Device」の第２２４０−４６頁に掲載され
たブロードベント氏等の「マイクロメータ以下のＣＭＯ
Ｓトランジスタにおける自己整列ＣｏＳｉ2 相互接続の
応用(Application of Self-Aligned CoSi2 Interconnec
tion in Submicrometer CMOS Transistors) 」に説明さ
れている。又、１９９０年の「Journal of Electronic
Materials 」第１９巻、第２号の第１７１頁に掲載され
たスワルツ氏等の「珪化コバルト処理後のゲートアイソ
レーション(Gate Isolation after Cobalt Silicide Pr
ocessing) 」では、珪化コバルトを有するデバイスにお
けるゲート漏洩の問題が報告されており、このゲート漏
洩は、側壁スペーサ表面に耐エッチング性コバルト残留
物が存在することと相関関係があるといわれており、酸
化処理によってこの漏洩が減少されることが注目されて
いる。
する場合の利点が、１９８９年１１月の「IEEE Trans.
on Electron Device」の第２２４０−４６頁に掲載され
たブロードベント氏等の「マイクロメータ以下のＣＭＯ
Ｓトランジスタにおける自己整列ＣｏＳｉ2 相互接続の
応用(Application of Self-Aligned CoSi2 Interconnec
tion in Submicrometer CMOS Transistors) 」に説明さ
れている。又、１９９０年の「Journal of Electronic
Materials 」第１９巻、第２号の第１７１頁に掲載され
たスワルツ氏等の「珪化コバルト処理後のゲートアイソ
レーション(Gate Isolation after Cobalt Silicide Pr
ocessing) 」では、珪化コバルトを有するデバイスにお
けるゲート漏洩の問題が報告されており、このゲート漏
洩は、側壁スペーサ表面に耐エッチング性コバルト残留
物が存在することと相関関係があるといわれており、酸
化処理によってこの漏洩が減少されることが注目されて
いる。
【０００７】
【問題を解決するための手段】本発明は、その広い観点
においては、一般に請求項１に記載したように半導体デ
バイスを製造する方法に関する。
においては、一般に請求項１に記載したように半導体デ
バイスを製造する方法に関する。
【０００８】本発明の一実施例について以下に説明する
のは、ＭＯＳ集積回路のソース／ドレイン領域及びポリ
シリコンゲートエリアに珪化コバルトを形成する方法で
あって、デバイスの他のエリアでのコバルトの不所望な
酸化や珪化物の成長を防止するための改良された技術を
使用する方法である。ポリシリコンゲートのパターン
化、ソース／ドレインのインプランテーションそして側
壁酸化物スペーサの付着及びエッチング段階に続いて、
コバルトフィルムの上面に、薄い窒化チタン又はチタン
タングステンのフィルムが付着される。窒化チタン又は
チタンタングステンのフィルムは、高温アニールの間
に、ソース／ドレイン領域及びポリシリコンゲートエリ
アに欠陥のない珪化コバルトを生成できるようにする。
窒化チタン又はチタンタングステンのフィルムがない
と、コバルトが酸化したり及び／又はデバイスの不所望
な領域例えば側壁スペーサ上に珪化コバルトを形成した
りして、デバイス故障を招き易くする。
のは、ＭＯＳ集積回路のソース／ドレイン領域及びポリ
シリコンゲートエリアに珪化コバルトを形成する方法で
あって、デバイスの他のエリアでのコバルトの不所望な
酸化や珪化物の成長を防止するための改良された技術を
使用する方法である。ポリシリコンゲートのパターン
化、ソース／ドレインのインプランテーションそして側
壁酸化物スペーサの付着及びエッチング段階に続いて、
コバルトフィルムの上面に、薄い窒化チタン又はチタン
タングステンのフィルムが付着される。窒化チタン又は
チタンタングステンのフィルムは、高温アニールの間
に、ソース／ドレイン領域及びポリシリコンゲートエリ
アに欠陥のない珪化コバルトを生成できるようにする。
窒化チタン又はチタンタングステンのフィルムがない
と、コバルトが酸化したり及び／又はデバイスの不所望
な領域例えば側壁スペーサ上に珪化コバルトを形成した
りして、デバイス故障を招き易くする。
【０００９】この犠牲的な窒化チタン又はチタンタング
ステンのキャップを用いて珪化コバルトを生成するプロ
セスは、大きなプロセスウインドウをもつことが分かっ
ており、即ち、温度や、時間や、層厚みや、アニール作
業中の温度プロファイル等々のプロセス条件において許
される変化の範囲が広い。側壁スペーサのようなエリア
における珪化物のオーバーグロース及び必要とされるエ
リアにおける珪化物のアンダーグロースは、実質的に排
除することができ、プロセスの複雑さを著しく高めるこ
となく歩留りを向上させることができる。
ステンのキャップを用いて珪化コバルトを生成するプロ
セスは、大きなプロセスウインドウをもつことが分かっ
ており、即ち、温度や、時間や、層厚みや、アニール作
業中の温度プロファイル等々のプロセス条件において許
される変化の範囲が広い。側壁スペーサのようなエリア
における珪化物のオーバーグロース及び必要とされるエ
リアにおける珪化物のアンダーグロースは、実質的に排
除することができ、プロセスの複雑さを著しく高めるこ
となく歩留りを向上させることができる。
【００１０】
【実施例】本発明は、添付図面を参照した特定実施例の
以下の詳細な説明から詳細に理解されよう。図１を参照
すれば、ＭＯＳ集積回路デバイスを製造するための本発
明の一実施例による方法は、シリコンウェハ１０の表面
にトランジスタを形成することを含み、これは、厚いフ
ィールド酸化物１３によって取り巻かれた活性領域にお
いてゲート酸化物被膜１２の上にポリシリコンゲート１
１を付着することにより行われる。このゲート１１は、
全面にポリシリコンの層を付着し、ホトマスキング及び
エッチングによって通常のやり方でこれをパターン化
し、薄いゲート酸化物１２上のゲートと、フィールド酸
化物１３を横切って延びるトランジスタ間の相互接続部
とを残すようにすることにより形成される。図２から明
らかなように、ゲート１１及びフィールド酸化物１３を
マスクとして使用して砒素又は燐をイオンインプランテ
ーションすることによりＮ＋ソース／ドレイン領域１４
が形成される。Ｎ−チャンネルトランジスタを形成する
プロセスをここに説明するが、本発明の特徴はＰ−チャ
ンネルトランジスタにも適用することができ、この場合
は、硼素のインプランテーションを用いてＰ＋ソース／
ドレイン領域が形成される。インプランテーションされ
たＮ＋領域１４は、後で高温作業によって駆動される。
又、Ｎ＋ソース／ドレイン領域は表面に沿って延びて、
トランジスタ間の相互接続を果たす。高密度デバイスの
場合は、ソース／ドレイン領域の深さが浅く、従って、
シート抵抗率を下げるために珪化物が必要とされる。
又、ソース／ドレインのインプランテーションが行われ
るときには、ゲート１１のポリシリコンもインプランテ
ーションされて、それが低抵抗率材料にされる。ソース
／ドレインのインプランテーションの前又は後に、図２
に示すように、側壁スペーサ１５が形成される。これ
は、最初に、シリコン酸化物の従順な被膜を付着し、次
いで、反応イオンエッチングのような方法によってエッ
チングを行って、所与の量のシリコン酸化物を均一に除
去して、厚みの大きい側壁スペーサ１５を残すことによ
り行われ、このエッチングにより、全ての露出した従順
な酸化物がウェハ表面の他部分から、即ちソース／ドレ
イン領域１４の上及びゲート１１の上から除去される。
以下の詳細な説明から詳細に理解されよう。図１を参照
すれば、ＭＯＳ集積回路デバイスを製造するための本発
明の一実施例による方法は、シリコンウェハ１０の表面
にトランジスタを形成することを含み、これは、厚いフ
ィールド酸化物１３によって取り巻かれた活性領域にお
いてゲート酸化物被膜１２の上にポリシリコンゲート１
１を付着することにより行われる。このゲート１１は、
全面にポリシリコンの層を付着し、ホトマスキング及び
エッチングによって通常のやり方でこれをパターン化
し、薄いゲート酸化物１２上のゲートと、フィールド酸
化物１３を横切って延びるトランジスタ間の相互接続部
とを残すようにすることにより形成される。図２から明
らかなように、ゲート１１及びフィールド酸化物１３を
マスクとして使用して砒素又は燐をイオンインプランテ
ーションすることによりＮ＋ソース／ドレイン領域１４
が形成される。Ｎ−チャンネルトランジスタを形成する
プロセスをここに説明するが、本発明の特徴はＰ−チャ
ンネルトランジスタにも適用することができ、この場合
は、硼素のインプランテーションを用いてＰ＋ソース／
ドレイン領域が形成される。インプランテーションされ
たＮ＋領域１４は、後で高温作業によって駆動される。
又、Ｎ＋ソース／ドレイン領域は表面に沿って延びて、
トランジスタ間の相互接続を果たす。高密度デバイスの
場合は、ソース／ドレイン領域の深さが浅く、従って、
シート抵抗率を下げるために珪化物が必要とされる。
又、ソース／ドレインのインプランテーションが行われ
るときには、ゲート１１のポリシリコンもインプランテ
ーションされて、それが低抵抗率材料にされる。ソース
／ドレインのインプランテーションの前又は後に、図２
に示すように、側壁スペーサ１５が形成される。これ
は、最初に、シリコン酸化物の従順な被膜を付着し、次
いで、反応イオンエッチングのような方法によってエッ
チングを行って、所与の量のシリコン酸化物を均一に除
去して、厚みの大きい側壁スペーサ１５を残すことによ
り行われ、このエッチングにより、全ての露出した従順
な酸化物がウェハ表面の他部分から、即ちソース／ドレ
イン領域１４の上及びゲート１１の上から除去される。
【００１１】本発明によれば、図３に示すように、例え
ばスパッタリングによってウェハの表面にコバルトの被
膜１６が付着される。このコバルト被膜１６の厚みは約
１６５ないし３００Åであり、これは、ゲート１１、ソ
ース／ドレイン領域１４及びウェハ１０の他の全ての露
出表面を横切って延びる。一例においては、１０００Ｖ
の電界を使用してウェハ１０を約１５０℃まで加熱しな
がら、アルゴン雰囲気中において約４Å／秒の付着率で
コバルトがスパッタリングされる。コバルトの上面に
は、窒化チタン又はチタンタングステンの薄い層１７
が、これもチャンバ内にまだある間にスパッタリングを
行うことにより、ウェハの全表面上に約５０ないし１５
０Åの厚みに付着される。一例において、窒化チタンの
付着率は、アルゴン及び窒素の雰囲気中において約１０
Å／秒である。チタンタングステンを使用する場合に
は、アルゴンの雰囲気中でチタンタングステンターゲッ
トから付着することができる。
ばスパッタリングによってウェハの表面にコバルトの被
膜１６が付着される。このコバルト被膜１６の厚みは約
１６５ないし３００Åであり、これは、ゲート１１、ソ
ース／ドレイン領域１４及びウェハ１０の他の全ての露
出表面を横切って延びる。一例においては、１０００Ｖ
の電界を使用してウェハ１０を約１５０℃まで加熱しな
がら、アルゴン雰囲気中において約４Å／秒の付着率で
コバルトがスパッタリングされる。コバルトの上面に
は、窒化チタン又はチタンタングステンの薄い層１７
が、これもチャンバ内にまだある間にスパッタリングを
行うことにより、ウェハの全表面上に約５０ないし１５
０Åの厚みに付着される。一例において、窒化チタンの
付着率は、アルゴン及び窒素の雰囲気中において約１０
Å／秒である。チタンタングステンを使用する場合に
は、アルゴンの雰囲気中でチタンタングステンターゲッ
トから付着することができる。
【００１２】次いで、ウェハは市販の急速熱アニール装
置において第１の熱処理を受ける。窒素流の中で、ウェ
ハの温度は１０℃／秒の割合で約４６０℃まで上昇さ
れ、４６０℃に９０秒間保持され、そして１０℃／秒の
割合で約２６０℃まで下げられた後に、ウェハが取り出
される。この第１の熱処理は、コバルト層１６と露出シ
リコンとの間の界面において図４に示すようにソース／
ドレイン領域及びポリシリコンゲート１１の上に珪化コ
バルトＣｏＳｉ領域１８及び１９を形成する。ソース／
ドレイン領域（及びゲート１１）のシリコンの一部分
は、珪化物が生成されるときに消費され、シリコンは約
１：１の比率で消費され、即ち珪化物の厚みは、消費さ
れるシリコンの深さとほぼ同じであることが分かってい
る。コバルトは、約３：１の比率で消費され、即ち珪化
物の厚みは、消費されるコバルトの深さの約３倍であ
る。消費されなかったコバルトの層１６及び窒化チタン
被膜１７は、図４にも示すように、ここでエッチング処
理によって除去される。
置において第１の熱処理を受ける。窒素流の中で、ウェ
ハの温度は１０℃／秒の割合で約４６０℃まで上昇さ
れ、４６０℃に９０秒間保持され、そして１０℃／秒の
割合で約２６０℃まで下げられた後に、ウェハが取り出
される。この第１の熱処理は、コバルト層１６と露出シ
リコンとの間の界面において図４に示すようにソース／
ドレイン領域及びポリシリコンゲート１１の上に珪化コ
バルトＣｏＳｉ領域１８及び１９を形成する。ソース／
ドレイン領域（及びゲート１１）のシリコンの一部分
は、珪化物が生成されるときに消費され、シリコンは約
１：１の比率で消費され、即ち珪化物の厚みは、消費さ
れるシリコンの深さとほぼ同じであることが分かってい
る。コバルトは、約３：１の比率で消費され、即ち珪化
物の厚みは、消費されるコバルトの深さの約３倍であ
る。消費されなかったコバルトの層１６及び窒化チタン
被膜１７は、図４にも示すように、ここでエッチング処
理によって除去される。
【００１３】第１の加熱処理に続いて、不所望なコバル
ト及び窒化チタン（又はチタンタングステン）を除去す
るためのこの選択的エッチングは、燐酸、酢酸及び硝酸
と過酸化水素との混合物を使用し、ウェハを５５℃に３
０分間放置して行う。このエッチングでは、コバルト及
び窒化チタンは除去されるが、窒化コバルト又は酸化シ
リコンは除去されない。
ト及び窒化チタン（又はチタンタングステン）を除去す
るためのこの選択的エッチングは、燐酸、酢酸及び硝酸
と過酸化水素との混合物を使用し、ウェハを５５℃に３
０分間放置して行う。このエッチングでは、コバルト及
び窒化チタンは除去されるが、窒化コバルト又は酸化シ
リコンは除去されない。
【００１４】第２の熱処理は、選択的エッチングの後
に、珪化コバルト領域１８及び１９の多くをＣｏＳｉか
ら抵抗率の低いＣｏＳｉ2 相に変換するために行われ
る。この処理も急速熱アニール装置において行われ、２
５℃／秒の割合で約７００℃まで上昇し、６０秒間保持
し、次いで、２５℃／秒の割合で下降する。もはやコバ
ルト源はないので、この第２の熱処理中に酸化物上に珪
化物がオーバーグロースするのを防止するための窒化チ
タン被膜１７（エッチングによって除去される）は必要
とされない。
に、珪化コバルト領域１８及び１９の多くをＣｏＳｉか
ら抵抗率の低いＣｏＳｉ2 相に変換するために行われ
る。この処理も急速熱アニール装置において行われ、２
５℃／秒の割合で約７００℃まで上昇し、６０秒間保持
し、次いで、２５℃／秒の割合で下降する。もはやコバ
ルト源はないので、この第２の熱処理中に酸化物上に珪
化物がオーバーグロースするのを防止するための窒化チ
タン被膜１７（エッチングによって除去される）は必要
とされない。
【００１５】図５を参照すれば、製造プロセスは、ウェ
ハの上面に付着酸化物の被膜２０を施し、次いで、低抵
抗の珪化領域１８に対してソース及びドレイン接触部を
形成すべきところにホトレジストマスク及びエッチング
によって接触エリア２１を開けることにより、通常のや
り方で完了される。次いで、ウェハの表面に金属化部分
を付着し、別のホトレジストマスク及びエッチングを使
用して接触部及び相互接続部２２及び２３を残すように
パターン化する。図６の上面図から明らかなように、ゲ
ート１１は、フィールド酸化物１３上の面に沿って延び
ていて、トランジスタのゲートに対する接続部２４を形
成する。
ハの上面に付着酸化物の被膜２０を施し、次いで、低抵
抗の珪化領域１８に対してソース及びドレイン接触部を
形成すべきところにホトレジストマスク及びエッチング
によって接触エリア２１を開けることにより、通常のや
り方で完了される。次いで、ウェハの表面に金属化部分
を付着し、別のホトレジストマスク及びエッチングを使
用して接触部及び相互接続部２２及び２３を残すように
パターン化する。図６の上面図から明らかなように、ゲ
ート１１は、フィールド酸化物１３上の面に沿って延び
ていて、トランジスタのゲートに対する接続部２４を形
成する。
【００１６】第１のアニール中にシリコン酸化物エリア
に不所望な珪化コバルトが成長するのを良好に抑制する
役目をする窒化チタン被膜１７がどんなメカニズムを果
たすかについては、良く分かっていない。窒化チタン１
７はコバルト層１６上の自由表面を排除するので、シリ
コンをコバルト内へ拡散することを許す（オーバーグロ
ースの原因）空格子点交換メカニズムが排除されること
が推測される。
に不所望な珪化コバルトが成長するのを良好に抑制する
役目をする窒化チタン被膜１７がどんなメカニズムを果
たすかについては、良く分かっていない。窒化チタン１
７はコバルト層１６上の自由表面を排除するので、シリ
コンをコバルト内へ拡散することを許す（オーバーグロ
ースの原因）空格子点交換メカニズムが排除されること
が推測される。
【００１７】上記実施例では、キャップ１７の厚みが約
５０ないし１５０Åであったが、２５ないし５００Åま
での厚みが首尾よく使用されており（プロセスを簡単な
ものにするにはこの厚みが薄い方が好ましい）、そして
４２０℃ないし５５０℃までの急速熱アニール温度が、
スペーサ１５の珪化を生じることなく首尾よく使用され
ている。キャップ１７の厚みが約１５０Å以上になる
と、エッチングするのが困難になる。
５０ないし１５０Åであったが、２５ないし５００Åま
での厚みが首尾よく使用されており（プロセスを簡単な
ものにするにはこの厚みが薄い方が好ましい）、そして
４２０℃ないし５５０℃までの急速熱アニール温度が、
スペーサ１５の珪化を生じることなく首尾よく使用され
ている。キャップ１７の厚みが約１５０Å以上になる
と、エッチングするのが困難になる。
【００１８】以上、本発明を特定の実施例について説明
したが、本発明はこれに限定されるものではない。当業
者であれば、上記説明から、上記実施例の種々の変更
や、別の実施例が明らかとなろう。それ故、本発明の真
の範囲内に入るこれらの変更や別の実施例は全て本発明
の特許請求の範囲内に包含されるものとする。
したが、本発明はこれに限定されるものではない。当業
者であれば、上記説明から、上記実施例の種々の変更
や、別の実施例が明らかとなろう。それ故、本発明の真
の範囲内に入るこれらの変更や別の実施例は全て本発明
の特許請求の範囲内に包含されるものとする。
【００１９】
【発明の効果】以上の説明は、コバルトを用いた金属酸
化物半導体プロセスにおいて珪化物のソース／ドレイン
領域及びポリシリコンゲート領域をいかに形成するかに
ついて述べた。珪化コバルトの使用は、例えば、抵抗率
を低くし、浅い接合を可能にしそして低温プロセスを行
えるようにするといった多数の効果を奏する。しかしな
がら、高密度の集積回路デバイスにおいては、珪化コバ
ルトは、自己整列に有用な絶縁側壁スペーサに向かって
不所望に延び込むことがある。本発明はこの問題を軽減
する。珪化コバルトが側壁スペーサに向かって不所望に
延び込むのを排除し、それにより珪化コバルトをプロセ
ス用に使用する欠点を解消するための方法段階について
以上に説明した。
化物半導体プロセスにおいて珪化物のソース／ドレイン
領域及びポリシリコンゲート領域をいかに形成するかに
ついて述べた。珪化コバルトの使用は、例えば、抵抗率
を低くし、浅い接合を可能にしそして低温プロセスを行
えるようにするといった多数の効果を奏する。しかしな
がら、高密度の集積回路デバイスにおいては、珪化コバ
ルトは、自己整列に有用な絶縁側壁スペーサに向かって
不所望に延び込むことがある。本発明はこの問題を軽減
する。珪化コバルトが側壁スペーサに向かって不所望に
延び込むのを排除し、それにより珪化コバルトをプロセ
ス用に使用する欠点を解消するための方法段階について
以上に説明した。
【図１】本発明の一実施例によりＭＯＳトランジスタを
形成する際の最初の製造段階を示す半導体ウェハの一部
分の断面図である。
形成する際の最初の製造段階を示す半導体ウェハの一部
分の断面図である。
【図２】本発明の一実施例によりＭＯＳトランジスタを
形成する際の次の製造段階を示す半導体ウェハの一部分
の断面図である。
形成する際の次の製造段階を示す半導体ウェハの一部分
の断面図である。
【図３】本発明の一実施例によりＭＯＳトランジスタを
形成する際の更に次の製造段階を示す半導体ウェハの一
部分の断面図で、図１及び２の一部分を拡大して示した
図である。
形成する際の更に次の製造段階を示す半導体ウェハの一
部分の断面図で、図１及び２の一部分を拡大して示した
図である。
【図４】本発明の一実施例によりＭＯＳトランジスタを
形成する際の更に次の製造段階を示す半導体ウェハの一
部分の断面図で、図１及び２の一部分を拡大して示した
図である。
形成する際の更に次の製造段階を示す半導体ウェハの一
部分の断面図で、図１及び２の一部分を拡大して示した
図である。
【図５】本発明の一実施例により形成されたＭＯＳトラ
ンジスタデバイスの断面図であり、図６の１−１線にそ
って見た図である。
ンジスタデバイスの断面図であり、図６の１−１線にそ
って見た図である。
【図６】図５に示すデバイスの平面図である。
１０ シリコンウェハ １１ ポリシリコンゲート １２ ゲート酸化物被膜 １３ フィールド酸化物 １４ ソース／ドレイン領域 １５ 側壁スペーサ １６ コバルト被膜 １７ 窒化チタン又はチタンタングステンの薄い層 １８、１９ 珪化コバルト領域 ２０ 付着酸化物の被膜 ２１ 接触エリア ２２、２３ 接触部及び相互接続部
Claims (9)
- 【請求項１】 半導体デバイスの製造方法において、 ａ）半導体本体の表面にゲート層を付着し、 ｂ）上記ゲート層の縁に側壁スペーサを形成し、 ｃ）コバルトより成る第１の層を、上記側壁スペーサ及
び上記ゲート層を横切って延びるように上記表面に付着
し、 ｄ）チタンより成る第２の層を上記第１層の上に付着
し、そして ｅ）上記本体を加熱して、上記第１層と上記表面のシリ
コンとの反応によって珪化コバルトを生成し、上記第２
層は上記側壁スペーサ上に珪化物が生成するのを防止す
るように働くことを特徴とする方法。 - 【請求項２】 上記本体はシリコンであり、上記ゲート
層は多結晶シリコンより成り、上記加熱段階は、上記ゲ
ート層上に珪化コバルトを生成させる請求項１に記載の
方法。 - 【請求項３】 上記ゲート層に隣接して上記表面にソー
ス／ドレイン領域を形成する段階を備え、上記珪化コバ
ルトは上記ソース／ドレイン領域の表面に形成され、そ
して上記第２層は窒化チタンより成る請求項１に記載の
方法。 - 【請求項４】 上記第２層はチタンタングステンより成
る請求項１に記載の方法。 - 【請求項５】 上記第１層はその厚みが約３００Å以下
であり、上記第２層はその厚みが約５０ないし１５０Å
であり、そして上記加熱段階は、約５５０℃以下の温度
である請求項３に記載の方法。 - 【請求項６】 側壁スペーサ領域と、ソース／ドレイン
領域の珪化コバルトとを含む形式のＭＯＳトランジスタ
デバイスを使用するプロセスにおいて、側壁スペーサ領
域の上に珪化物が不所望に生成されるのを防止する方法
が、 ａ）シリコン本体の表面にポリシリコンゲート層を付着
し、そして上記表面のトランジスタエリアにゲートを残
すように上記ゲート層をパターン化し、 ｂ）上記ゲートの対向する縁に側壁スペーサを形成し、 ｃ）第１の厚みのコバルトより成る第１の層を、上記側
壁スペーサ及びゲートを横切って延びるように上記表面
の上記トランジスタエリアに付着し、 ｄ）窒化チタン又はチタンタングステンを含む第２の層
を上記第１層の上に付着し、そして ｅ）上記本体を加熱して、上記第１層と上記表面のシリ
コンとの反応によって珪化コバルトを生成し、上記第２
層は上記側壁スペーサ上に珪化物が生成するのを防止す
るように働くことを特徴とする方法。 - 【請求項７】 上記ゲートをマスクとして用いて不純物
を導入することにより上記表面において上記ゲートの上
記対向する縁にソース／ドレイン領域を形成する段階を
備えた請求項６に記載の方法。 - 【請求項８】 上記加熱段階の後に、上記第２層及び反
応しなかったコバルトを取り去るように上記表面をエッ
チングし、次いで、上記ウェハに第２の熱処理を施し
て、上記珪化コバルトの品質を改善する段階を備えた請
求項６に記載の方法。 - 【請求項９】 上記第２の加熱処理は、約７００℃以下
の温度である請求項８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US84423392A | 1992-03-02 | 1992-03-02 | |
| US07/844233 | 1992-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613403A JPH0613403A (ja) | 1994-01-21 |
| JP2857006B2 true JP2857006B2 (ja) | 1999-02-10 |
Family
ID=25292188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5039877A Expired - Fee Related JP2857006B2 (ja) | 1992-03-02 | 1993-03-01 | Ｍｏｓ集積回路上の自己整列珪化コバルト |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5567651A (ja) |
| JP (1) | JP2857006B2 (ja) |
| KR (1) | KR0126906B1 (ja) |
| TW (1) | TW209308B (ja) |
Families Citing this family (80)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH09153616A (ja) * | 1995-09-28 | 1997-06-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2785772B2 (ja) * | 1995-11-20 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
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