JPH0529343A - 微細半導体装置の製造方法 - Google Patents
微細半導体装置の製造方法Info
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- JPH0529343A JPH0529343A JP17817891A JP17817891A JPH0529343A JP H0529343 A JPH0529343 A JP H0529343A JP 17817891 A JP17817891 A JP 17817891A JP 17817891 A JP17817891 A JP 17817891A JP H0529343 A JPH0529343 A JP H0529343A
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Abstract
(57)【要約】
【目的】 ０．４μｍ以下のＭＯＳＦＥＴのゲート電極
の一部を高融点シリサイドとしたときの高融点金属シリ
サイド膜の応力を軽減し、剥離を防ぐことを目的とす
る。 【構成】 ゲート電極表面に高融点金属シリサイド膜を
用いたＭＯＳＦＥＴにおいて、高融点金属シリサイド膜
がソース又はドレイン領域と電気的に分離された後、高
融点金属シリサイド膜にシリコンを充分供給し、ゲート
電極下地である多結晶シリコン膜からのシリコンの供給
を軽減できる。
の一部を高融点シリサイドとしたときの高融点金属シリ
サイド膜の応力を軽減し、剥離を防ぐことを目的とす
る。 【構成】 ゲート電極表面に高融点金属シリサイド膜を
用いたＭＯＳＦＥＴにおいて、高融点金属シリサイド膜
がソース又はドレイン領域と電気的に分離された後、高
融点金属シリサイド膜にシリコンを充分供給し、ゲート
電極下地である多結晶シリコン膜からのシリコンの供給
を軽減できる。
Description
【０００１】
【産業上の利用分野】この発明は、高融点金属シリサイ
ドを少なくとも一部ゲート電極に含み、微細なゲート電
極をもつＭＯＳＦＥＴなどの微細半導体装置の製造方法
に関するものである。
ドを少なくとも一部ゲート電極に含み、微細なゲート電
極をもつＭＯＳＦＥＴなどの微細半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】従来例を図３を参照しながら説明する。
図３は、従来の微細半導体装置の製造方法を示す図であ
る。同図(ａ)〜(ｄ)は、各製造過程の断面を示す。
図３は、従来の微細半導体装置の製造方法を示す図であ
る。同図(ａ)〜(ｄ)は、各製造過程の断面を示す。
【０００３】図３において、１はシリコン基板、２はシ
リコン基板表面に設けられたゲート絶縁膜、３は多結晶
シリコン膜よりなるゲート電極である。４はゲート電極
側壁に形成されたサイドウォール、５１、５２はそれぞ
れ低濃度、高濃度のソース又はドレイン領域である。ま
た、６１はチタン薄膜、６２はチタンシリサイド膜、６
３はチタンナイトライト膜である。
リコン基板表面に設けられたゲート絶縁膜、３は多結晶
シリコン膜よりなるゲート電極である。４はゲート電極
側壁に形成されたサイドウォール、５１、５２はそれぞ
れ低濃度、高濃度のソース又はドレイン領域である。ま
た、６１はチタン薄膜、６２はチタンシリサイド膜、６
３はチタンナイトライト膜である。
【０００４】つぎに、従来の製造方法を説明する。図３
(ａ)に示す工程において、シリコン基板１の表面の一部
を選択的に酸化することにより分離した構造を酸化して
１００Å以下のゲート絶縁膜２を形成する。なお、分離
酸化膜を形成する工程は図示していない。次にゲート電
極３となる多結晶シリコン膜を約３０００Å堆積し、写
真製版とエッチングによって、０．４μｍ以下にパター
ニングを行った後、１×１０14／ｃｍ2程度のリン又は
ひ素を約３０Ｋｅｖで注入し、低濃度のソース／ドレイ
ン領域５１を形成する。続いて、１０００〜２０００Å
のシリコン酸化膜を堆積し、異方性エッチングにより側
壁だけを残し、サイドウォール４を形成する。さらに、
１×１０15／ｃｍ2以上のひ素を注入し高濃度のソース
／ドレイン領域５２を形成する。
(ａ)に示す工程において、シリコン基板１の表面の一部
を選択的に酸化することにより分離した構造を酸化して
１００Å以下のゲート絶縁膜２を形成する。なお、分離
酸化膜を形成する工程は図示していない。次にゲート電
極３となる多結晶シリコン膜を約３０００Å堆積し、写
真製版とエッチングによって、０．４μｍ以下にパター
ニングを行った後、１×１０14／ｃｍ2程度のリン又は
ひ素を約３０Ｋｅｖで注入し、低濃度のソース／ドレイ
ン領域５１を形成する。続いて、１０００〜２０００Å
のシリコン酸化膜を堆積し、異方性エッチングにより側
壁だけを残し、サイドウォール４を形成する。さらに、
１×１０15／ｃｍ2以上のひ素を注入し高濃度のソース
／ドレイン領域５２を形成する。
【０００５】図３(ｂ)に示す工程において、５００Å程
度のチタン薄膜６１を堆積する。
度のチタン薄膜６１を堆積する。
【０００６】図３(ｃ)に示す工程において、６００℃の
Ｎ2雰囲気中で短時間アニールすることにより、チタン
とリシコンの接しているところにはチタンシリサイド膜
６２、表面側にはチタンナイトライド膜６３が形成され
る。また、アニールが不充分な場合は、中央部にはチタ
ン層６１が残留する。サイドウォール４のある領域では
チタンシリサイド層は形成されずチタンナイトライド層
及びチタン層が残る。
Ｎ2雰囲気中で短時間アニールすることにより、チタン
とリシコンの接しているところにはチタンシリサイド膜
６２、表面側にはチタンナイトライド膜６３が形成され
る。また、アニールが不充分な場合は、中央部にはチタ
ン層６１が残留する。サイドウォール４のある領域では
チタンシリサイド層は形成されずチタンナイトライド層
及びチタン層が残る。
【０００７】図３(ｄ)に示す工程において、硫酸により
チタンナイトライド層及びチタン層を除去し、８００℃
程度のＮ2雰囲気中でアニールを行うことによりソース
又はドレイン領域と分離されたゲート電極領域ができ
る。この後、通常のＭＯＳＦＥＴの製造方法によりゲー
ト及びソース／ドレイン領域にシリサイド膜を使用した
ＭＯＳＦＥＴが作製される。
チタンナイトライド層及びチタン層を除去し、８００℃
程度のＮ2雰囲気中でアニールを行うことによりソース
又はドレイン領域と分離されたゲート電極領域ができ
る。この後、通常のＭＯＳＦＥＴの製造方法によりゲー
ト及びソース／ドレイン領域にシリサイド膜を使用した
ＭＯＳＦＥＴが作製される。
【０００８】
【発明が解決しようとする課題】上述したような従来の
微細半導体装置の製造方法では、ゲートの側壁部では高
融点金属膜へのシリコンの供給方向のうち外側から内側
への経路がなくなるため、シリサイド膜中央部に比べ周
辺部では膜厚が薄くなる。その結果、後のアニールでシ
リサイド膜中央部に凹部ができて応力が加わりシリサイ
ド膜が剥離したり、しきい値電圧がシフトするという問
題点があった。
微細半導体装置の製造方法では、ゲートの側壁部では高
融点金属膜へのシリコンの供給方向のうち外側から内側
への経路がなくなるため、シリサイド膜中央部に比べ周
辺部では膜厚が薄くなる。その結果、後のアニールでシ
リサイド膜中央部に凹部ができて応力が加わりシリサイ
ド膜が剥離したり、しきい値電圧がシフトするという問
題点があった。
【０００９】この発明は、前述した問題点を解決するた
めになされたもので、シリサイド膜内の応力を軽減する
ことができる微細半導体装置の製造方法を得ることを目
的とする。
めになされたもので、シリサイド膜内の応力を軽減する
ことができる微細半導体装置の製造方法を得ることを目
的とする。
【００１０】
【課題を解決するための手段】この発明の請求項１に係
る微細半導体装置の製造方法は、次に掲げる手段を備え
たものである。 〔１〕 ０．４μｍ以下のシリコンよりなるゲート電極
を形成する工程。 〔２〕 前記ゲート電極側壁にサイドウォールを形成す
る工程。 〔３〕 高融点金属を堆積する工程。 〔４〕 前記高融点金属を少なくとも一部アニールによ
ってシリサイド化する工程。 〔５〕 アニールによってシリサイド化されなかった高
融点金属膜及びアニール雰囲気ガスと反応した高融点金
属膜を除去する工程。 〔６〕 シリコンイオンを注入する工程。 〔７〕 再びアニールを行う工程。
る微細半導体装置の製造方法は、次に掲げる手段を備え
たものである。 〔１〕 ０．４μｍ以下のシリコンよりなるゲート電極
を形成する工程。 〔２〕 前記ゲート電極側壁にサイドウォールを形成す
る工程。 〔３〕 高融点金属を堆積する工程。 〔４〕 前記高融点金属を少なくとも一部アニールによ
ってシリサイド化する工程。 〔５〕 アニールによってシリサイド化されなかった高
融点金属膜及びアニール雰囲気ガスと反応した高融点金
属膜を除去する工程。 〔６〕 シリコンイオンを注入する工程。 〔７〕 再びアニールを行う工程。
【００１１】この発明の請求項２に係る微細半導体装置
の製造方法は、次に掲げる手段を備えたものである。 〔１〕 ０．４μｍ以下のシリコンよりなるゲート電極
を形成する工程。 〔２〕 前記ゲート電極側壁にサイドウォールを形成す
る工程。 〔３〕 高融点金属を堆積する工程。 〔４〕 前記高融点金属を少なくとも一部アニールによ
ってシリサイド化する工程。 〔５〕 アニールによってシリサイド化されなかった高
融点金属膜及びアニール雰囲気ガスと反応した高融点金
属膜を除去する工程。 〔６〕 シリコン薄膜を選択的に堆積する工程。 〔７〕 再びアニールを行う工程。
の製造方法は、次に掲げる手段を備えたものである。 〔１〕 ０．４μｍ以下のシリコンよりなるゲート電極
を形成する工程。 〔２〕 前記ゲート電極側壁にサイドウォールを形成す
る工程。 〔３〕 高融点金属を堆積する工程。 〔４〕 前記高融点金属を少なくとも一部アニールによ
ってシリサイド化する工程。 〔５〕 アニールによってシリサイド化されなかった高
融点金属膜及びアニール雰囲気ガスと反応した高融点金
属膜を除去する工程。 〔６〕 シリコン薄膜を選択的に堆積する工程。 〔７〕 再びアニールを行う工程。
【００１２】
【作用】この発明の請求項１に係る微細半導体装置の製
造方法においては、最初の工程によって、０．４μｍ以
下のシリコンよりなるゲート電極が形成され、２番目の
工程によって、前記ゲート電極側壁にサイドウォールが
形成される。また、３番目の工程によって、高融点金属
が堆積され、４番目の工程によって、前記高融点金属が
少なくとも一部アニールによってシリサイド化される。
さらに、５番目の工程によって、アニールによってシリ
サイド化されなかった高融点金属膜及びアニール雰囲気
ガスと反応した高融点金属膜が除去され、６番目の工程
によって、シリコンイオンが注入される。そして、最後
の工程によって、再びアニールが行われる。
造方法においては、最初の工程によって、０．４μｍ以
下のシリコンよりなるゲート電極が形成され、２番目の
工程によって、前記ゲート電極側壁にサイドウォールが
形成される。また、３番目の工程によって、高融点金属
が堆積され、４番目の工程によって、前記高融点金属が
少なくとも一部アニールによってシリサイド化される。
さらに、５番目の工程によって、アニールによってシリ
サイド化されなかった高融点金属膜及びアニール雰囲気
ガスと反応した高融点金属膜が除去され、６番目の工程
によって、シリコンイオンが注入される。そして、最後
の工程によって、再びアニールが行われる。
【００１３】この発明の請求項２に係る微細半導体装置
の製造方法においては、最初の工程によって、０．４μ
ｍ以下のシリコンよりなるゲート電極が形成され、２番
目の工程によって、前記ゲート電極側壁にサイドウォー
ルが形成される。また、３番目の工程によって、高融点
金属が堆積され、４番目の工程によって、前記高融点金
属が少なくとも一部アニールによってシリサイド化され
る。さらに、５番目の工程によって、アニールによって
シリサイド化されなかった高融点金属膜及びアニール雰
囲気ガスと反応した高融点金属膜が除去され、６番目の
工程によって、シリコン薄膜が選択的に堆積される。そ
して、最後の工程によって、再びアニールが行われる。
の製造方法においては、最初の工程によって、０．４μ
ｍ以下のシリコンよりなるゲート電極が形成され、２番
目の工程によって、前記ゲート電極側壁にサイドウォー
ルが形成される。また、３番目の工程によって、高融点
金属が堆積され、４番目の工程によって、前記高融点金
属が少なくとも一部アニールによってシリサイド化され
る。さらに、５番目の工程によって、アニールによって
シリサイド化されなかった高融点金属膜及びアニール雰
囲気ガスと反応した高融点金属膜が除去され、６番目の
工程によって、シリコン薄膜が選択的に堆積される。そ
して、最後の工程によって、再びアニールが行われる。
【００１４】
【実施例】実施例１．この発明の実施例１を図１を参照
しながら説明する。図１は、この発明の実施例１を示す
図である。同図(ａ)〜(ｅ)は、各製造過程の断面を示
す。なお、各図中、同一符号は同一又は相当部分を示
す。
しながら説明する。図１は、この発明の実施例１を示す
図である。同図(ａ)〜(ｅ)は、各製造過程の断面を示
す。なお、各図中、同一符号は同一又は相当部分を示
す。
【００１５】図１において、１はシリコン基板、２はシ
リコン基板表面に設けられたゲート絶縁膜、３は多結晶
シリコン膜よりなるゲート電極である。４はゲート電極
側壁に形成されたサイドウォール、５１、５２はそれぞ
れ低濃度、高濃度のソース又はドレイン領域である。ま
た、６１はチタン薄膜、６２はチタンシリサイド膜、６
３はチタンナイトライト膜、６４はシリコンを充分に供
給されたチタンシリサイド膜、７はシリコンイオンビー
ムである。
リコン基板表面に設けられたゲート絶縁膜、３は多結晶
シリコン膜よりなるゲート電極である。４はゲート電極
側壁に形成されたサイドウォール、５１、５２はそれぞ
れ低濃度、高濃度のソース又はドレイン領域である。ま
た、６１はチタン薄膜、６２はチタンシリサイド膜、６
３はチタンナイトライト膜、６４はシリコンを充分に供
給されたチタンシリサイド膜、７はシリコンイオンビー
ムである。
【００１６】つぎに、この発明の実施例１の製造方法を
説明する。図１(ａ)に示す工程において、シリコン基板
１の表面の一部を選択的に酸化することにより分離した
構造を酸化して１００Å以下のゲート絶縁膜２を形成す
る。なお、分離酸化膜及びそれを形成する工程は図示し
ていない。次にゲート電極３となる多結晶シリコン膜を
約３０００Å堆積し、写真製版とエッチングによって、
０．４μｍ以下にパターニングを行った後、１×１０14
／ｃｍ2程度のリン又はひ素を約３０Ｋｅｖで注入し、
低濃度のソース／ドレイン領域５１を形成する。続い
て、１０００〜２０００Åのシリコン酸化膜を堆積し、
異方性エッチングにより側壁だけを残し、サイドウォー
ル４を形成する。さらに、１×１０15／ｃｍ2以上のひ
素を注入し高濃度のソース／ドレイン領域５２を形成す
る。
説明する。図１(ａ)に示す工程において、シリコン基板
１の表面の一部を選択的に酸化することにより分離した
構造を酸化して１００Å以下のゲート絶縁膜２を形成す
る。なお、分離酸化膜及びそれを形成する工程は図示し
ていない。次にゲート電極３となる多結晶シリコン膜を
約３０００Å堆積し、写真製版とエッチングによって、
０．４μｍ以下にパターニングを行った後、１×１０14
／ｃｍ2程度のリン又はひ素を約３０Ｋｅｖで注入し、
低濃度のソース／ドレイン領域５１を形成する。続い
て、１０００〜２０００Åのシリコン酸化膜を堆積し、
異方性エッチングにより側壁だけを残し、サイドウォー
ル４を形成する。さらに、１×１０15／ｃｍ2以上のひ
素を注入し高濃度のソース／ドレイン領域５２を形成す
る。
【００１７】図１(ｂ)に示す工程において、５００Å程
度のチタン薄膜６１を堆積する。
度のチタン薄膜６１を堆積する。
【００１８】図１(ｃ)に示す工程において、６００℃の
Ｎ2雰囲気中で短時間アニールすることにより、チタン
とリシコンの接しているところにはチタンシリサイド膜
６２、表面側にはチタンナイトライド膜６３が形成され
る。また、アニールが不充分な場合は、中央付近にはチ
タン層６１が残留する。サイドウォール４又は分離酸化
膜層のある領域上ではチタンシリサイド層は形成されず
チタンナイトライド層が形成され、場合によってはチタ
ン層が残る。
Ｎ2雰囲気中で短時間アニールすることにより、チタン
とリシコンの接しているところにはチタンシリサイド膜
６２、表面側にはチタンナイトライド膜６３が形成され
る。また、アニールが不充分な場合は、中央付近にはチ
タン層６１が残留する。サイドウォール４又は分離酸化
膜層のある領域上ではチタンシリサイド層は形成されず
チタンナイトライド層が形成され、場合によってはチタ
ン層が残る。
【００１９】図１(ｄ)に示す工程において、硫酸により
チタンナイトライド層及びチタン層を除去する。
チタンナイトライド層及びチタン層を除去する。
【００２０】図１(ｅ)に示す工程おいて、シリコンイオ
ンビーム７を２０〜１００Ｋｅｖで１×１０15／ｃｍ2
以上少なくとも１回、あるいはエネルギーを変化させ膜
内全体にわたって１回以上注入する。その結果、チタン
シリサイド膜は十分にシリコンが供給された状態とな
る。この後、８００℃程度のＮ2雰囲気中でアニールを
行うことによりソース又はドレイン領域と分離されたゲ
ート電極領域ができる。
ンビーム７を２０〜１００Ｋｅｖで１×１０15／ｃｍ2
以上少なくとも１回、あるいはエネルギーを変化させ膜
内全体にわたって１回以上注入する。その結果、チタン
シリサイド膜は十分にシリコンが供給された状態とな
る。この後、８００℃程度のＮ2雰囲気中でアニールを
行うことによりソース又はドレイン領域と分離されたゲ
ート電極領域ができる。
【００２１】この発明の実施例１は、前述したように、
高融点金属シリサイド膜の組成をシリコンリッチにでき
るので、ゲート電極の下地材料である多結晶シリコン層
からのシリコンの供給を軽減でき、従って高融点金属シ
リサイド膜の凹状の変形が抑えられ、その結果、変形を
軽減しようとする高融点金属内部の応力を少なくでき
る。そして、細線状配線でシリサイド膜の剥離の防止や
応力によるＭＯＳＦＥＴのしきい値電圧のシフトを抑制
することができるという効果を奏する。
高融点金属シリサイド膜の組成をシリコンリッチにでき
るので、ゲート電極の下地材料である多結晶シリコン層
からのシリコンの供給を軽減でき、従って高融点金属シ
リサイド膜の凹状の変形が抑えられ、その結果、変形を
軽減しようとする高融点金属内部の応力を少なくでき
る。そして、細線状配線でシリサイド膜の剥離の防止や
応力によるＭＯＳＦＥＴのしきい値電圧のシフトを抑制
することができるという効果を奏する。
【００２２】実施例２．この発明の実施例２を図２を参
照しながら説明する。図２は、この発明の実施例２を示
す図である。同図(ａ)〜(ｅ)は、各製造過程の断面を示
す。なお、各図中、同一符号は同一又は相当部分を示
す。
照しながら説明する。図２は、この発明の実施例２を示
す図である。同図(ａ)〜(ｅ)は、各製造過程の断面を示
す。なお、各図中、同一符号は同一又は相当部分を示
す。
【００２３】図２において、１はシリコン基板、２はシ
リコン基板表面に設けられたゲート絶縁膜、３は多結晶
シリコン膜よりなるゲート電極である。４はゲート電極
側壁に形成されたサイドウォール、５１、５２はそれぞ
れ低濃度、高濃度のソース又はドレイン領域である。ま
た、６１はチタン薄膜、６２はチタンシリサイド膜、６
３はチタンナイトライト膜、８は選択的にデポされたシ
リコン膜である。
リコン基板表面に設けられたゲート絶縁膜、３は多結晶
シリコン膜よりなるゲート電極である。４はゲート電極
側壁に形成されたサイドウォール、５１、５２はそれぞ
れ低濃度、高濃度のソース又はドレイン領域である。ま
た、６１はチタン薄膜、６２はチタンシリサイド膜、６
３はチタンナイトライト膜、８は選択的にデポされたシ
リコン膜である。
【００２４】つぎに、この発明の実施例２の製造方法を
説明する。図２(ａ)に示す工程において、シリコン基板
１の表面の一部を選択的に酸化することにより分離した
構造を酸化して１００Å以下のゲート絶縁膜２を形成す
る。なお、分離酸化膜及びそれを形成する工程は図示し
ていない。次にゲート電極３となる多結晶シリコン膜を
約３０００Å堆積し、写真製版とエッチングによって、
０．４μｍ以下にパターニングを行った後、１×１０14
／ｃｍ2程度のリン又はひ素を約３０Ｋｅｖで注入し、
低濃度のソース／ドレイン領域５１を形成する。続い
て、１０００〜２０００Åのシリコン酸化膜を堆積し、
異方性エッチングにより側壁だけを残し、サイドウォー
ル４を形成する。さらに、１×１０15／ｃｍ2以上のひ
素を注入し高濃度のソース／ドレイン領域５２を形成す
る。
説明する。図２(ａ)に示す工程において、シリコン基板
１の表面の一部を選択的に酸化することにより分離した
構造を酸化して１００Å以下のゲート絶縁膜２を形成す
る。なお、分離酸化膜及びそれを形成する工程は図示し
ていない。次にゲート電極３となる多結晶シリコン膜を
約３０００Å堆積し、写真製版とエッチングによって、
０．４μｍ以下にパターニングを行った後、１×１０14
／ｃｍ2程度のリン又はひ素を約３０Ｋｅｖで注入し、
低濃度のソース／ドレイン領域５１を形成する。続い
て、１０００〜２０００Åのシリコン酸化膜を堆積し、
異方性エッチングにより側壁だけを残し、サイドウォー
ル４を形成する。さらに、１×１０15／ｃｍ2以上のひ
素を注入し高濃度のソース／ドレイン領域５２を形成す
る。
【００２５】図２(ｂ)に示す工程において、５００Å程
度のチタン薄膜６１を堆積する。
度のチタン薄膜６１を堆積する。
【００２６】図２(ｃ)に示す工程において、６００℃の
Ｎ2雰囲気中で短時間アニールすることにより、チタン
とリシコンの接しているところにはチタンシリサイド膜
６２、表面側にはチタンナイトライド膜６３が形成され
る。また、アニールが不充分な場合は、中央付近にはチ
タン層６１が残留する。サイドウォール４又は分離酸化
膜層のある領域上ではチタンシリサイド層は形成されず
チタンナイトライド層が形成され、場合によってはチタ
ン層が残る。
Ｎ2雰囲気中で短時間アニールすることにより、チタン
とリシコンの接しているところにはチタンシリサイド膜
６２、表面側にはチタンナイトライド膜６３が形成され
る。また、アニールが不充分な場合は、中央付近にはチ
タン層６１が残留する。サイドウォール４又は分離酸化
膜層のある領域上ではチタンシリサイド層は形成されず
チタンナイトライド層が形成され、場合によってはチタ
ン層が残る。
【００２７】図２(ｄ)に示す工程において、硫酸により
チタンナイトライド層及びチタン層を除去する。
チタンナイトライド層及びチタン層を除去する。
【００２８】図２(ｅ)に示す工程おいて、塩化水素とシ
ランの混合ガス雰囲気中で９００℃程度の熱を加えるこ
とにより、酸化膜上にはシリコン層は形成されず、チタ
ンシリサイド層上のみ選択的にシリコン膜８が堆積され
る。この膜をアニールすることにより、シリコンリッチ
なチタンシリサイド層が形成されソース又はドレイン領
域と分離されたゲート電極ができる。
ランの混合ガス雰囲気中で９００℃程度の熱を加えるこ
とにより、酸化膜上にはシリコン層は形成されず、チタ
ンシリサイド層上のみ選択的にシリコン膜８が堆積され
る。この膜をアニールすることにより、シリコンリッチ
なチタンシリサイド層が形成されソース又はドレイン領
域と分離されたゲート電極ができる。
【００２９】この発明の実施例２は、前述したように、
高融点金属シリサイド膜の組成をシリコンリッチにでき
るので、ゲート電極の下地材料である多結晶シリコン層
からのシリコンの供給を軽減でき、従って高融点金属シ
リサイド膜の凹状の変形が抑えられ、その結果、変形を
軽減しようとする高融点金属内部の応力を少なくでき
る。そして、細線状配線でシリサイド膜の剥離の防止や
応力によるＭＯＳＦＥＴのしきい値電圧のシフトを抑制
することができるという効果を奏する。
高融点金属シリサイド膜の組成をシリコンリッチにでき
るので、ゲート電極の下地材料である多結晶シリコン層
からのシリコンの供給を軽減でき、従って高融点金属シ
リサイド膜の凹状の変形が抑えられ、その結果、変形を
軽減しようとする高融点金属内部の応力を少なくでき
る。そして、細線状配線でシリサイド膜の剥離の防止や
応力によるＭＯＳＦＥＴのしきい値電圧のシフトを抑制
することができるという効果を奏する。
【００３０】実施例３．また、ゲート電極の多結晶シリ
コン膜を堆積した後即座に高融点金属膜又はそのシリサ
イド膜を堆積するいわゆるポリサイド構造を用いた場合
でも、高融点金属又はそのシリサイド膜を堆積直後ない
し層間膜堆積前にシリコン注入又はシリコンの堆積によ
り当該膜をシリコンリッチしても所期の目的を達成し得
ることはいうまでもない。
コン膜を堆積した後即座に高融点金属膜又はそのシリサ
イド膜を堆積するいわゆるポリサイド構造を用いた場合
でも、高融点金属又はそのシリサイド膜を堆積直後ない
し層間膜堆積前にシリコン注入又はシリコンの堆積によ
り当該膜をシリコンリッチしても所期の目的を達成し得
ることはいうまでもない。
【００３１】前述した各実施例は、０．４μｍ以下のＭ
ＯＳＦＥＴのゲート電極の一部を高融点シリサイドとし
たときの高融点金属シリサイド膜の応力を軽減し、剥離
を防ぐことを目的とする。そして、ゲート電極表面に高
融点金属シリサイド膜を用いたＭＯＳＦＥＴにおいて、
高融点金属シリサイド膜がソース又はドレイン領域と電
気的に分離された後、高融点金属シリサイド膜にシリコ
ンを充分供給し、ゲート電極下地である多結晶シリコン
膜からのシリコンの供給を軽減できる。
ＯＳＦＥＴのゲート電極の一部を高融点シリサイドとし
たときの高融点金属シリサイド膜の応力を軽減し、剥離
を防ぐことを目的とする。そして、ゲート電極表面に高
融点金属シリサイド膜を用いたＭＯＳＦＥＴにおいて、
高融点金属シリサイド膜がソース又はドレイン領域と電
気的に分離された後、高融点金属シリサイド膜にシリコ
ンを充分供給し、ゲート電極下地である多結晶シリコン
膜からのシリコンの供給を軽減できる。
【００３２】
【発明の効果】この発明の請求項１に係る微細半導体装
置の製造方法は、以上説明したとおり、０．４μｍ以下
のシリコンよりなるゲート電極を形成する工程と、前記
ゲート電極側壁にサイドウォールを形成する工程と、高
融点金属を堆積する工程と、前記高融点金属を少なくと
も一部アニールによってシリサイド化する工程と、アニ
ールによってシリサイド化されなかった高融点金属膜及
びアニール雰囲気ガスと反応した高融点金属膜を除去す
る工程と、シリコンイオンを注入する工程と、再びアニ
ールを行う工程とを含んでいるので、シリサイド膜内の
応力を軽減することができるという効果を奏する。
置の製造方法は、以上説明したとおり、０．４μｍ以下
のシリコンよりなるゲート電極を形成する工程と、前記
ゲート電極側壁にサイドウォールを形成する工程と、高
融点金属を堆積する工程と、前記高融点金属を少なくと
も一部アニールによってシリサイド化する工程と、アニ
ールによってシリサイド化されなかった高融点金属膜及
びアニール雰囲気ガスと反応した高融点金属膜を除去す
る工程と、シリコンイオンを注入する工程と、再びアニ
ールを行う工程とを含んでいるので、シリサイド膜内の
応力を軽減することができるという効果を奏する。
【００３３】この発明の請求項２に係る微細半導体装置
の製造方法は、以上説明したとおり、０．４μｍ以下の
シリコンよりなるゲート電極を形成する工程と、前記ゲ
ート電極側壁にサイドウォールを形成する工程と、高融
点金属を堆積する工程と、前記高融点金属を少なくとも
一部アニールによってシリサイド化する工程と、アニー
ルによってシリサイド化されなかった高融点金属膜及び
アニール雰囲気ガスと反応した高融点金属膜を除去する
工程と、シリコン薄膜を選択的に堆積する工程と、再び
アニールを行う工程とを含んでいるので、シリサイド膜
内の応力を軽減することができるという効果を奏する。
の製造方法は、以上説明したとおり、０．４μｍ以下の
シリコンよりなるゲート電極を形成する工程と、前記ゲ
ート電極側壁にサイドウォールを形成する工程と、高融
点金属を堆積する工程と、前記高融点金属を少なくとも
一部アニールによってシリサイド化する工程と、アニー
ルによってシリサイド化されなかった高融点金属膜及び
アニール雰囲気ガスと反応した高融点金属膜を除去する
工程と、シリコン薄膜を選択的に堆積する工程と、再び
アニールを行う工程とを含んでいるので、シリサイド膜
内の応力を軽減することができるという効果を奏する。
【図１】この発明の実施例１の工程を示す図である。
【図２】この発明の実施例２の工程を示す図である。
【図３】従来の微細半導体装置の製造方法の工程を示す
図である。
図である。
１ シリコン基板
２ ゲート絶縁膜
３ ゲート電極
４ サイドウォール
５１ 低濃度のソース、ドレイン領域
５２ 高濃度のソース、ドレイン領域
６１ チタン薄膜
６２ チタンシリサイド膜
６３ チタンナイトライド膜
６４ シリコンリッチなチタンシリサイド膜
７ シリコンイオンビーム
Claims (2)
- 【請求項１】 ０．４μｍ以下のシリコンよりなるゲー
ト電極を形成する工程、前記ゲート電極側壁にサイドウ
ォールを形成する工程、高融点金属を堆積する工程、前
記高融点金属を少なくとも一部アニールによってシリサ
イド化する工程、アニールによってシリサイド化されな
かった高融点金属膜及びアニール雰囲気ガスと反応した
高融点金属膜を除去する工程、シリコンイオンを注入す
る工程、並びに再びアニールを行う工程を含むことを特
徴とする微細半導体装置の製造方法。 - 【請求項２】 ０．４μｍ以下のシリコンよりなるゲー
ト電極を形成する工程、前記ゲート電極側壁にサイドウ
ォールを形成する工程、高融点金属を堆積する工程、前
記高融点金属を少なくとも一部アニールによってシリサ
イド化する工程、アニールによってシリサイド化されな
かった高融点金属膜及びアニール雰囲気ガスと反応した
高融点金属膜を除去する工程、シリコン薄膜を選択的に
堆積する工程、並びに再びアニールを行う工程を含むこ
とを特徴とする微細半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17817891A JPH0529343A (ja) | 1991-07-18 | 1991-07-18 | 微細半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17817891A JPH0529343A (ja) | 1991-07-18 | 1991-07-18 | 微細半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529343A true JPH0529343A (ja) | 1993-02-05 |
Family
ID=16043974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17817891A Pending JPH0529343A (ja) | 1991-07-18 | 1991-07-18 | 微細半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529343A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07245277A (ja) * | 1994-03-07 | 1995-09-19 | Nec Corp | 半導体装置の製造方法 |
| US6096647A (en) * | 1999-10-25 | 2000-08-01 | Chartered Semiconductor Manufacturing Ltd. | Method to form CoSi2 on shallow junction by Si implantation |
| JP2007258743A (ja) * | 1998-12-29 | 2007-10-04 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| US8039378B2 (en) | 2008-01-25 | 2011-10-18 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
-
1991
- 1991-07-18 JP JP17817891A patent/JPH0529343A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07245277A (ja) * | 1994-03-07 | 1995-09-19 | Nec Corp | 半導体装置の製造方法 |
| JP2007258743A (ja) * | 1998-12-29 | 2007-10-04 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| US6096647A (en) * | 1999-10-25 | 2000-08-01 | Chartered Semiconductor Manufacturing Ltd. | Method to form CoSi2 on shallow junction by Si implantation |
| US8039378B2 (en) | 2008-01-25 | 2011-10-18 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
| US8278199B2 (en) | 2008-01-25 | 2012-10-02 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
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