JP2007258743A - 半導体素子のゲート電極形成方法 - Google Patents
半導体素子のゲート電極形成方法 Download PDFInfo
- Publication number
- JP2007258743A JP2007258743A JP2007141320A JP2007141320A JP2007258743A JP 2007258743 A JP2007258743 A JP 2007258743A JP 2007141320 A JP2007141320 A JP 2007141320A JP 2007141320 A JP2007141320 A JP 2007141320A JP 2007258743 A JP2007258743 A JP 2007258743A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- tisix
- gate
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 85
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 229920005591 polysilicon Polymers 0.000 claims abstract description 50
- 229910008486 TiSix Inorganic materials 0.000 claims abstract description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 41
- 239000010703 silicon Substances 0.000 claims abstract description 41
- 229910008484 TiSi Inorganic materials 0.000 claims abstract description 32
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 17
- 238000005240 physical vapour deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 230000007547 defect Effects 0.000 claims description 6
- 238000010405 reoxidation reaction Methods 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 abstract description 34
- 238000007254 oxidation reaction Methods 0.000 abstract description 23
- 230000003647 oxidation Effects 0.000 abstract description 11
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 196
- 238000005755 formation reaction Methods 0.000 description 19
- 239000010936 titanium Substances 0.000 description 18
- 239000002245 particle Substances 0.000 description 10
- 239000003085 diluting agent Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】ドープしたポリシリコン膜及びチタンシリサイド膜からなるゲート電極表面が再酸化する際、チタンシリサイド膜の非正常的な酸化を防止できる半導体素子のゲート電極形成方法を提供する。
【解決手段】半導体基板上にゲート酸化膜及びポリシリコン膜を形成する段階、前記ポリシリコン膜上に第１ＴｉＳｉｘ膜を蒸着する段階、前記第１ＴｉＳｉｘ膜上にシリコン膜を蒸着する段階、前記シリコン膜上に第２ＴｉＳｉｘ膜を蒸着する段階、熱処理によって、前記第１ＴｉＳｉｘ膜、前記シリコン膜及び前記第２ＴｉＳｉｘ膜からシリコン過剰状態のＴｉＳｉ２膜を形成する段階、前記ＴｉＳｉ２膜上に絶縁膜を蒸着する段階、前記絶縁膜、ＴｉＳｉ２膜、ポリシリコン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ２膜／ポリシリコン膜の積層構造のゲート電極を形成する段階、ゲート再酸化を行う段階を含む構成とする。
【選択図】図１８
【解決手段】半導体基板上にゲート酸化膜及びポリシリコン膜を形成する段階、前記ポリシリコン膜上に第１ＴｉＳｉｘ膜を蒸着する段階、前記第１ＴｉＳｉｘ膜上にシリコン膜を蒸着する段階、前記シリコン膜上に第２ＴｉＳｉｘ膜を蒸着する段階、熱処理によって、前記第１ＴｉＳｉｘ膜、前記シリコン膜及び前記第２ＴｉＳｉｘ膜からシリコン過剰状態のＴｉＳｉ２膜を形成する段階、前記ＴｉＳｉ２膜上に絶縁膜を蒸着する段階、前記絶縁膜、ＴｉＳｉ２膜、ポリシリコン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ２膜／ポリシリコン膜の積層構造のゲート電極を形成する段階、ゲート再酸化を行う段階を含む構成とする。
【選択図】図１８
Description
本発明は半導体素子のゲート電極形成方法に関し、特にポリシリコン膜とチタンシリサイド膜の積層構造からなるゲート電極の形成方法に関する。
一般に、ゲート電極はＭＯＳトランジスタを選択する電極であって、主に不純物のドープしたポリシリコン膜で形成されたり、不純物のドープしたポリシリコン膜とタングステンシリサイド膜（ＷＳｉ２）の積層膜で形成されたりする。
しかし、前記不純物のドープしたポリシリコン膜及び不純物のドープしたポリシリコン膜／タングステンシリサイド膜は、集積度の低い半導体素子には使用しやすいが、現在の低い抵抗値特性の要求される高集積半導体素子の微細ゲート電極には使用し難い。
よって、従来はタングステンシリサイド膜よりも電導特性に優れたチタンシリサイド膜（ＴｉＳｉ２）をポリシリコン膜上に積層してゲート電極を形成する方法が提案された。ＴｉＳｉ２膜を形成するために、従来は、ポリシリコン膜上にＴｉ膜を蒸着し、前記Ｔｉ膜とポリシリコン膜を熱的に反応させてＴｉＳｉ２膜を形成する方法や、ＴｉＳｉｘターゲットを用いた物理的気相蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ：以下、ＰＶＤ）によりポリシリコン膜上にＴｉＳｉｘ膜を蒸着した後、熱処理することにより、前記ＴｉＳｉｘ膜をＴｉＳｉ２膜に相変化させる方法が行われている。
図１乃至図５はＴｉＳｉｘターゲットを用いたＰＶＤ法により、ＴｉＳｉ２膜／ポリシリコン膜の積層構造でゲート電極を形成する従来技術による半導体素子のゲート電極形成方法を説明するための工程断面図である。
図１を参照すれば、半導体基板１上にゲート酸化膜２を熱成長または蒸着方式によって形成した後、ゲート酸化膜２上に不純物をドープしたポリシリコン膜３を所定厚で蒸着する。
その後、図２に示すように、ポリシリコン膜３上にＰＶＤ法により、チタンシリサイド膜４を蒸着する。このとき、蒸着時チタンシリサイド膜４は非晶質状態である。
続いて、図３に示すように、結果として得られた基板を所定温度で、数秒間、急速熱処理工程（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）を行い、非晶質状態のチタンシリサイド膜４を結晶質状態のチタンシリサイド膜５に相変化させる。
続いて、図４に示すように、チタンシリサイド膜５上に犠牲膜６として酸化膜または窒化膜を蒸着する。次に、公知のフォトリソグラフィー方式によって、犠牲膜６、チタンシリサイド膜５、ドープしたポリシリコン膜３及びゲート絶縁膜２をエッチングしてゲート電極を形成する。
続いて、図５に示すように、ゲート電極形成のためのエッチング工程における膜表面に発生した欠陥（ｄａｍａｇｅ）及びエッチング残留物を除去し、ゲート酸化膜２の信頼性を回復するために、ゲート電極が形成された基板１の結果物を再酸化（ｒｅ−ｏｘｉｄａｔｉｏｎ）する。この様な再酸化工程は所定温度、例えば８００℃以上で熱酸化するもので、この再酸化工程によって露出した基板１表面、ゲート酸化膜２、ポリシリコン膜３及びチタンシリサイド膜５の側壁部分に酸化膜７が形成される。次に、図は示さないが、再酸化によって形成された酸化膜７を選択的に除去することで、欠陥及びエッチング残留物を除去し、ゲート酸化膜の信頼性を回復する。
特開平１０−２２３５６１号公報
しかしながら、前記再酸化工程時に、ポリシリコン膜の酸化速度と、チタンシリサイド膜の酸化速度とが互いに著しく異なる。このため、ポリシリコン膜３側壁に形成された酸化膜７の厚さと、チタンシリサイド膜５側壁に形成された酸化膜７の厚さとが互いに異なる。
特に、ゲート電極の電導性を決定するチタンシリサイド膜５は、ポリシリコン膜３よりも酸化速度が非常に速く、図５に示すように、ポリシリコン膜が所定厚さだけ反応に参加する時、チタンシリサイド膜５の殆どが酸化反応に参加することになる。
これにより、ゲート電極を構成するチタンシリサイド膜の線幅が極端に減少して、ゲート電極の電導特性を確保し難いという問題点がある。
一方、上記のように、ＴｉＳｉ２ 膜／ポリシリコン膜の積層構造のゲート電極形成時において、下記の事項を考慮すべきである。
図６はＴｉＳｉｘターゲットのＳｉ：Ｔｉのモル比によってＰＶＤスパッタリング蒸着時に発生するパーティクルの発生頻度を示すグラフである。
なお、横軸はＳｉ：Ｔｉのモル比、縦軸はパーティクル数を示す。また、直線ＡはＳｉ：Ｔｉのモル比の大きい場合で余分のＳｉによるパーティクルの発生頻度、直線ＢはＳｉ：Ｔｉのモル比の小さい場合でＳｉの不足による気孔のため発生するパーティクルの発生頻度、線ＣはＳｉ：Ｔｉのモル比による実際パーティクルの発生頻度を示す。
ＴｉＳｉｘターゲットはＳｉ：Ｔｉのモル比（ｘ）が種々の造成を持つように製作され、一般的にはＳｉ：Ｔｉのモル比（ｘ）が１．８乃至２．５程度の造成を持つように製作される。ところが、図６に示すように、Ｓｉ：Ｔｉのモル比がほぼ２．０５乃至２．１０のＴｉＳｉｘターゲットを用いる場合が最少のパーティクルを発生させることがわかる。
よって、余分のＳｉの多いＴｉＳｉｘターゲットを用いる場合が、ゲート再酸化により形成された酸化膜７の厚さがポリシリコン膜３及びチタンシリサイド膜５の側壁でともに一定することがわかる。
従って、本発明の目的は、ドープしたポリシリコン膜及びチタンシリサイド膜からなるゲート電極表面が再酸化するとき、チタンシリサイド膜の非正常的な酸化を防止できる半導体素子のゲート電極形成方法を提供することにある。
前記目的を達成するため、本発明の半導体素子のゲート電極形成方法は、半導体基板上にゲート酸化膜及びポリシリコン膜を形成する段階と、前記ポリシリコン膜上に第１ＴｉＳｉｘ膜を蒸着する段階と、前記第１ＴｉＳｉｘ膜上にシリコン膜を蒸着する段階と、前記シリコン膜上に第２ＴｉＳｉｘ膜を蒸着する段階と、熱処理によって、前記第１ＴｉＳｉｘ膜、前記シリコン膜及び前記第２ＴｉＳｉｘ膜からシリコン過剰状態のＴｉＳｉ２膜を形成する段階と、前記ＴｉＳｉ２膜上に絶縁膜を蒸着する段階と、前記絶縁膜、ＴｉＳｉ２膜、ポリシリコン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ２膜／ポリシリコン膜の積層構造のゲート電極を形成する段階と、エッチングによる欠陥除去、残留しているポリシリコン膜の残留物除去及びゲート酸化膜の信頼性を向上させるためにゲート再酸化を行う段階を含むことを特徴とする。
本発明によれば、Ｓｉ：Ｔｉのモル比が２．０乃至２．２のＴｉＳｉｘターゲットを用いると同時に、ＴｉＳｉｘ膜間にシリコン膜を挟むことにより、パーティクルの発生頻度を最小化できる。しかも、ゲート再酸化工程時にＴｉＳｉ２膜の側壁で酸化膜が非正常に成長することを防止できる。
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。図７乃至図１３は本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
まず、図７を参照すれば、半導体基板１１上にゲート酸化膜１２を公知の熱成長または蒸着方式によって形成した後、ゲート酸化膜１２上に比抵抗の低いポリシリコン膜、すなわち不純物のドープしたポリシリコン膜１３を所定厚さで蒸着する。このとき、ゲート酸化膜１２は次工程のために、約３０Å以上で蒸着し、望ましくは３０乃至１００Å厚さで蒸着する。また、ポリシリコン膜１３はＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）方式で形成される。
その後、図８に示すように、ポリシリコン膜１３上にチタンシリサイドターゲット（ｔａｒｇｅｔ）を用いたＰＶＤ法でチタンシリサイド膜（ＴｉＳｉｘ）を蒸着する。このとき、蒸着時にチタンシリサイド膜は非晶質状態である。その後、所定温度例えば７００乃至９００℃で、１０乃至６０秒間熱処理して、非晶質状態のチタンシリサイド膜を結晶質状態のチタンシリサイド膜（ＴｉＳｉ２）１５に相変化させる。ここで、ＰＶＤ蒸着時にシリコンとチタンのモル比（Ｓｉ／Ｔｉ）が２．０乃至２．５の造成のスパッタターゲットを使用し、チタンシリサイド膜は５００乃至１０００Å厚さで蒸着する。
続いて、図９に示すように、チタンシリサイド膜１５上にマスク膜１６を所定厚さで蒸着する。マスク膜１６は酸化膜あるいは窒化膜である。その後、公知のフォトリソグラフィー方式によって、マスク膜１６上にゲート電極形態のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、前記マスク膜１６をパターニングする。次に、パターニングしたマスク膜１６をさらにマスクとして、チタンシリサイド膜１５、ポリシリコン膜１３及びゲート酸化膜１２をパターニングしてゲート電極を形成する。
続いて、図１０に示すように、ゲート電極の形成された半導体基板をＨＦ希釈液またはＢＯＥ（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈａｎｔ）希釈液に所定時間浸漬させ、チタンシリサイド膜１５の側壁を所定部分エッチングする。このとき、ＨＦ希釈液またはＢＯＥ希釈液への浸漬時間はチタンシリサイド膜１５が約２０乃至１００Å程度エッチングされるだけである。ここで、前記チタンシリサイド膜１５のエッチング速度がゲート酸化膜１２に比べて極に速いため、前記ＨＦ希釈液またはＢＯＥ希釈液への浸漬の間にゲート酸化膜１２の縁部は殆どエッチングされない。かつ、エッチングされる恐れの発生を防止する為に、ゲート酸化膜１２は膜厚３０Å以上、望ましくは膜厚３０乃至１００Åで形成される。
このように、チタンシリサイド膜１５をＨＦ希釈液またはＢＯＥ希釈液でエッチングすることは、次工程におけるゲート再酸化工程時にチタンシリサイド膜１５の酸化を一層効果的に防止するためであり、図１０の工程は省略可能である。
続いて、図１１に示すように、結果物表面すなわち半導体基板１１上及びゲート電極表面にシリコン膜１７が形成される。シリコン膜１７は１００Å以下、例えば１０乃至１００Å程度で形成され、一部エッチングされたチタンシリサイド膜１５側壁にシリコン膜１７が十分に埋め込まれるように形成される。また、このシリコン膜１７はドープしたシリコン膜よりも相対的に酸化速度の遅いドープしないシリコン膜を用いるのが望ましく、シリコン膜の結晶状態は薄膜で形成できる非晶質シリコン膜を用いるのが望ましい。
続いて、図１２に示すように、シリコン膜１７を非等方性エッチングしてゲート電極側壁にのみ残るようにする。未説明符号１７Ａは側壁に残っている酸化膜である。
続いて、図１３に示すように、エッチング欠陥を除去し、微細に残ったポリシリコン残留物を除去し、ゲート酸化膜バーズビークを通したゲート酸化膜の信頼性向上のために半導体基板表面を再酸化させる。ここで、前記再酸化工程は７００乃至８５０℃で、ドライ雰囲気下で行われ、約２０乃至２００Å程度の酸化膜が発生するまで再酸化するのが望ましい。このとき、相対的に酸化の速いチタンシリサイド膜１５の側壁にはシリコン膜１７がキャッピング（ｃａｐｐｉｎｇ）されているので、チタンシリサイド膜１５の側壁部分は酸化しなくなる。また、本実施例のように、再酸化工程を行うと、ゲート電極の側壁に形成されているシリコン膜１７Ａのみが酸化するので、酸化膜が均等に形成される。これにより、非正常に酸化しない。
以下、本発明の他の実施例を説明する。図１４乃至図１８は本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための工程断面図である。
図１４に示すように、半導体基板３１上に熱酸化工程によってゲート酸化膜３２を成長させ、前記ゲート酸化膜３２上にＬＰＣＶＤ法によって比抵抗の低いポリシリコン膜３３を蒸着させる。
続いて、図１５に示すように、ＴｉＳｉｘターゲットを用いたＰＶＤ法により前記ポリシリコン膜３３上に３００乃至８００Å厚さで第１ＴｉＳｉｘ膜３４を形成する。ここで、ＴｉＳｉｘターゲットはＰＶＤ蒸着時にパーティクルの発生が最小化するように、Ｓｉ：Ｔｉのモル比（ｘ）が２．０乃至２．２のものを用いる。次に、第１ＴｉＳｉｘ膜３４上に５０乃至３００Å厚さでシリコン膜３５を形成し、前記シリコン膜３５上に、さらにＳｉ：Ｔｉのモル比（ｘ）が２．０乃至２．２のＴｉＳｉｘターゲットを用いたＰＶＤ法によって、３００乃至８００Å厚さで第２ＴｉＳｉｘ膜３６を形成する。
上述したように、第１及び第２ＴｉＳｉｘ膜３４、３６は非晶質状態である。シリコン膜３５は非晶質シリコン膜、結晶質シリコン膜、ドープしないシリコン膜、ドープしたシリコン膜等、種類によらず使用できる。
続いて、図１６に示すように、熱処理工程によって非晶質状態の第１及び第２ＴｉＳｉｘ膜を結晶質のＴｉＳｉ２膜３７に相変化させる。ここで、熱処理工程の間に、第１及び第２ＴｉＳｉｘ膜とシリコン膜の間の固相反応が起こり、これにより、ＴｉＳｉ２膜３７内には余分のシリコンが残っていることで、シリコン過剰状態のＴｉＳｉ２膜３７が形成される。
一方、熱処理工程は炉熱処理または急速熱処理工程で行う。なお、炉熱処理の場合は７００乃至９００℃で５乃至３０分間、急速熱処理の場合は７００乃至１，０００℃で１０乃至６０秒間行う。また、炉熱処理と急速熱処理を組み合わせて使用する事も出来る。
続いて、図１７に示すように、ＴｉＳｉ２膜３７上に酸化膜または窒化膜からなる絶縁膜３８を蒸着し、公知の写真エッチング工程によってＴｉＳｉ２膜／ポリシリコン膜の積層構造のゲート電極を形成する。
続いて、図１８に示すように、エッチング工程による欠陥除去、残留しているポリシリコン膜の残留物除去、及びゲート酸化膜の信頼性向上のためにゲート再酸化工程を行う。その結果、半導体基板３１表面上及びＴｉＳｉ２膜／ポリシリコン膜構造のゲート電極の側壁に酸化膜３９が形成される。このとき、酸化膜３９はＴｉＳｉ２膜３７及びポリシリコン膜３３の側壁で同じ厚さで形成される。これはＴｉＳｉ２膜３７内に過剰で存在するシリコンが酸化するため、ＴｉＳｉ２膜３７の酸化速度とポリシリコン膜３３の酸化速度とが類似していることに起因する。
上述したように、ゲート再酸化工程は、７００乃至８５０℃で、ドライ雰囲気下で酸化膜３９が２０乃至２００Å厚さで成長するように行われる。
本発明の実施例では、Ｓｉ：Ｔｉのモル比が２．０乃至２．２のＴｉＳｉｘターゲットを用いるため、パーティクルの発生頻度を最小化することができ、しかも、ＴｉＳｉｘ膜間にシリコン膜を挟むことにより、ＴｉＳｉ２膜内に過剰のシリコンが残存することになるため、ゲート再酸化工程により形成される酸化膜の厚さがＴｉＳｉ２膜とポリシリコン膜の側部で均一となる。
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
１１，３１ 半導体基板
１２，３２ ゲート酸化膜
１３，３３ ポリシリコン膜
１５ チタンシリサイド膜
１６ マスク膜
１７ シリコン膜
１８，３９ 酸化膜
３０ 酸化膜スペーサ
３４ 第１ＴｉＳｉｘ膜
３５ シリコン膜
３６ 第２ＴｉＳｉｘ膜
３７ ＴｉＳｉ２膜
３８ 絶縁膜
１２，３２ ゲート酸化膜
１３，３３ ポリシリコン膜
１５ チタンシリサイド膜
１６ マスク膜
１７ シリコン膜
１８，３９ 酸化膜
３０ 酸化膜スペーサ
３４ 第１ＴｉＳｉｘ膜
３５ シリコン膜
３６ 第２ＴｉＳｉｘ膜
３７ ＴｉＳｉ２膜
３８ 絶縁膜
Claims (10)
- 半導体基板上にゲート酸化膜及びポリシリコン膜を形成する段階と、
前記ポリシリコン膜上に第１ＴｉＳｉｘ膜を蒸着する段階と、
前記第１ＴｉＳｉｘ膜上にシリコン膜を蒸着する段階と、
前記シリコン膜上に第２ＴｉＳｉｘ膜を蒸着する段階と、
熱処理によって、前記第１ＴｉＳｉｘ膜、前記シリコン膜及び前記第２ＴｉＳｉｘ膜からシリコン過剰状態のＴｉＳｉ２膜を形成する段階と、
前記ＴｉＳｉ２膜上に絶縁膜を蒸着する段階と、
前記絶縁膜、ＴｉＳｉ２膜、ポリシリコン膜及びゲート酸化膜をパターニングして、ＴｉＳｉ２膜／ポリシリコン膜の積層構造のゲート電極を形成する段階と、
エッチングによる欠陥除去、残留しているポリシリコン膜の残留物除去及びゲート酸化膜の信頼性を向上させるためにゲート再酸化を行う段階を
含むことを特徴とする半導体素子のゲート電極形成方法。 - 前記第１及び第２ＴｉＳｉｘ膜は、Ｓｉ：Ｔｉのモル比が２．０乃至２．２のＴｉＳｉｘターゲットを用いる物理的気相成長で形成されることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
- 前記第１及び第２ＴｉＳｉｘ膜は３００乃至８００Å厚さで形成されることを特徴とする請求項１または請求項２記載の半導体素子のゲート電極形成方法。
- 前記シリコン膜は５０乃至３００Å厚さで形成されることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
- 前記シリコン膜は非晶質シリコン膜、結晶質シリコン膜、ドープしないシリコン膜、ドープしたシリコン膜のうちで選択される１つであることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
- 前記熱処理は炉熱処理または急速熱処理のうちで選択される１つで行われることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
- 前記炉熱処理は、７００乃至９００℃で、５乃至３０分間行われることを特徴とする請求項６記載の半導体素子のゲート電極形成方法。
- 前記急速熱処理は、７００乃至１，０００℃で、１０乃至６０秒間行われることを特徴とする請求項６記載の半導体素子のゲート電極形成方法。
- 前記ゲート再酸化を行う段階は、７００乃至８５０℃で、ドライ雰囲気下で行われることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
- 前記ゲート再酸化を行う段階は、酸化膜の厚さが２０乃至１００Åとなるように行われることを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059944A KR100318259B1 (ko) | 1998-12-29 | 1998-12-29 | 반도체소자의게이트전극형성방법 |
| KR1998/P59944 | 1998-12-29 | ||
| KR1998/P61862 | 1998-12-30 | ||
| KR10-1998-0061862A KR100480907B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체소자의게이트전극형성방법 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36548899A Division JP3988342B2 (ja) | 1998-12-29 | 1999-12-22 | 半導体素子のゲート電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007258743A true JP2007258743A (ja) | 2007-10-04 |
| JP4748484B2 JP4748484B2 (ja) | 2011-08-17 |
Family
ID=26634492
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36548899A Expired - Fee Related JP3988342B2 (ja) | 1998-12-29 | 1999-12-22 | 半導体素子のゲート電極形成方法 |
| JP2007141320A Expired - Fee Related JP4748484B2 (ja) | 1998-12-29 | 2007-05-29 | 半導体素子のゲート電極形成方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36548899A Expired - Fee Related JP3988342B2 (ja) | 1998-12-29 | 1999-12-22 | 半導体素子のゲート電極形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6468914B1 (ja) |
| JP (2) | JP3988342B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100909628B1 (ko) | 2007-10-26 | 2009-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 폴리메탈게이트 형성방법 |
| US9299854B2 (en) | 2013-02-25 | 2016-03-29 | Renesas Electronics Corporation | Patterning a conductive film in a manufacturing method of semiconductor device |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372618B2 (en) * | 2000-01-06 | 2002-04-16 | Micron Technology, Inc. | Methods of forming semiconductor structures |
| JP3396030B2 (ja) | 2001-04-27 | 2003-04-14 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| US6890824B2 (en) * | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7407882B1 (en) | 2004-08-27 | 2008-08-05 | Spansion Llc | Semiconductor component having a contact structure and method of manufacture |
| KR20070003021A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| KR100724629B1 (ko) * | 2005-12-12 | 2007-06-04 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| JP2008177316A (ja) * | 2007-01-18 | 2008-07-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2012059961A (ja) * | 2010-09-09 | 2012-03-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2016143732A (ja) * | 2015-01-30 | 2016-08-08 | 三菱電機株式会社 | 電荷結合素子、電荷結合素子の製造方法、および固体撮像装置 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195870A (ja) * | 1983-04-21 | 1984-11-07 | Toshiba Corp | 半導体装置 |
| JPS62277771A (ja) * | 1986-05-26 | 1987-12-02 | Sony Corp | 半導体装置の製造方法 |
| JPH0529343A (ja) * | 1991-07-18 | 1993-02-05 | Mitsubishi Electric Corp | 微細半導体装置の製造方法 |
| JPH0661175A (ja) * | 1992-08-05 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置用電極配線の製造方法 |
| JPH06244136A (ja) * | 1992-12-25 | 1994-09-02 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH07197246A (ja) * | 1993-12-28 | 1995-08-01 | Mitsubishi Materials Corp | 成膜中にパーティクル発生の少ないスパッタリング用Ｔｉシリサイド焼結ターゲット材 |
| JPH07283168A (ja) * | 1994-04-15 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH07283214A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH08139175A (ja) * | 1994-11-10 | 1996-05-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH09213655A (ja) * | 1996-02-07 | 1997-08-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH09312270A (ja) * | 1995-08-25 | 1997-12-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH1055981A (ja) * | 1996-05-03 | 1998-02-24 | Siemens Ag | 集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法 |
| JPH10223561A (ja) * | 1997-02-10 | 1998-08-21 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530867A (en) | 1978-08-28 | 1980-03-04 | Seiko Instr & Electronics Ltd | Method of making semiconductor device |
| US4404732A (en) | 1981-12-07 | 1983-09-20 | Ibm Corporation | Self-aligned extended epitaxy mesfet fabrication process |
| JPS6015920A (ja) | 1983-07-08 | 1985-01-26 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61241974A (ja) | 1985-04-18 | 1986-10-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4635347A (en) | 1985-03-29 | 1987-01-13 | Advanced Micro Devices, Inc. | Method of fabricating titanium silicide gate electrodes and interconnections |
| JP2577342B2 (ja) | 1985-03-30 | 1997-01-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US4740826A (en) | 1985-09-25 | 1988-04-26 | Texas Instruments Incorporated | Vertical inverter |
| JPH01125985A (ja) | 1987-11-11 | 1989-05-18 | Hitachi Ltd | 半導体装置 |
| JPH01175257A (ja) | 1987-12-29 | 1989-07-11 | Fujitsu Ltd | Ｍｉｓ型半導体装置の製造方法 |
| JP2545907B2 (ja) | 1988-01-14 | 1996-10-23 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH01207973A (ja) | 1988-02-16 | 1989-08-21 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH01207972A (ja) | 1988-02-16 | 1989-08-21 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
| JPH01207971A (ja) | 1988-02-16 | 1989-08-21 | Seiko Epson Corp | タングステン・ゲートｍｏｓ ｆｅｔ |
| US5212400A (en) | 1988-02-18 | 1993-05-18 | International Business Machines Corporation | Method of depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby |
| US5071788A (en) | 1988-02-18 | 1991-12-10 | International Business Machines Corporation | Method for depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby |
| JPH01251758A (ja) | 1988-03-31 | 1989-10-06 | Seiko Epson Corp | 高融点金属ゲートｍｏｓ ｆｅｔ |
| JPH0748562B2 (ja) | 1988-06-03 | 1995-05-24 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH027552A (ja) | 1988-06-27 | 1990-01-11 | Toshiba Corp | 半導体集積回路の製造方法 |
| JP2880712B2 (ja) | 1988-07-14 | 1999-04-12 | 日本電気株式会社 | 半導体装置 |
| JPH02129917A (ja) | 1988-11-09 | 1990-05-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR910006702B1 (ko) | 1988-12-01 | 1991-08-31 | 재단법인 한국전자통신연구소 | T형 게이트 형상을 가진 자기 정합 mesfet의 제조방법 |
| DE69023765T2 (de) | 1990-07-31 | 1996-06-20 | Ibm | Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur. |
| US5160407A (en) * | 1991-01-02 | 1992-11-03 | Applied Materials, Inc. | Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer |
| US5116774A (en) | 1991-03-22 | 1992-05-26 | Motorola, Inc. | Heterojunction method and structure |
| JPH04336468A (ja) | 1991-05-14 | 1992-11-24 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| EP0575280A3 (en) | 1992-06-18 | 1995-10-04 | Ibm | Cmos transistor with two-layer inverse-t tungsten gate structure |
| US5364803A (en) | 1993-06-24 | 1994-11-15 | United Microelectronics Corporation | Method of preventing fluorine-induced gate oxide degradation in WSix polycide structure |
| JPH07263680A (ja) | 1994-03-24 | 1995-10-13 | Hitachi Ltd | 半導体装置の製造方法 |
| US5409853A (en) * | 1994-05-20 | 1995-04-25 | International Business Machines Corporation | Process of making silicided contacts for semiconductor devices |
| JP2692590B2 (ja) * | 1994-06-29 | 1997-12-17 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5508212A (en) | 1995-04-27 | 1996-04-16 | Taiwan Semiconductor Manufacturing Co. | Salicide process for a MOS semiconductor device using nitrogen implant of titanium |
| US5858867A (en) | 1996-05-20 | 1999-01-12 | Mosel Vitelic, Inc. | Method of making an inverse-T tungsten gate |
| US5688706A (en) | 1996-08-01 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method for fabricating a MOSFET device, with local channel doping, self aligned to a selectively deposited tungsten gate |
| US5677217A (en) | 1996-08-01 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method for fabricating a mosfet device, with local channel doping and a titanium silicide gate |
| US5747373A (en) | 1996-09-24 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company Ltd. | Nitride-oxide sidewall spacer for salicide formation |
| US5811354A (en) | 1996-09-30 | 1998-09-22 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method for preventing polycide line drift by incorporating dummy polycide contact |
| US5744395A (en) | 1996-10-16 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure |
| US5789312A (en) | 1996-10-30 | 1998-08-04 | International Business Machines Corporation | Method of fabricating mid-gap metal gates compatible with ultra-thin dielectrics |
| US5739064A (en) * | 1996-11-27 | 1998-04-14 | Micron Technology, Inc. | Second implanted matrix for agglomeration control and thermal stability |
| US5879986A (en) | 1998-02-27 | 1999-03-09 | Vangaurd International Semiconductor Corporation | Method for fabrication of a one gigabit capacitor over bit line DRAM cell with an area equal to eight times the used minimum feature |
| US5858831A (en) | 1998-02-27 | 1999-01-12 | Vanguard International Semiconductor Corporation | Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip |
| KR100275733B1 (ko) * | 1998-06-12 | 2001-01-15 | 윤종용 | 2중층스페이서를갖는모스트랜지스터형성방법 |
| KR100318459B1 (ko) * | 1998-12-22 | 2002-02-19 | 박종섭 | 티타늄폴리사이드게이트전극형성방법 |
-
1999
- 1999-12-22 JP JP36548899A patent/JP3988342B2/ja not_active Expired - Fee Related
- 1999-12-27 US US09/472,541 patent/US6468914B1/en not_active Expired - Fee Related
-
2007
- 2007-05-29 JP JP2007141320A patent/JP4748484B2/ja not_active Expired - Fee Related
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195870A (ja) * | 1983-04-21 | 1984-11-07 | Toshiba Corp | 半導体装置 |
| JPS62277771A (ja) * | 1986-05-26 | 1987-12-02 | Sony Corp | 半導体装置の製造方法 |
| JPH0529343A (ja) * | 1991-07-18 | 1993-02-05 | Mitsubishi Electric Corp | 微細半導体装置の製造方法 |
| JPH0661175A (ja) * | 1992-08-05 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置用電極配線の製造方法 |
| JPH06244136A (ja) * | 1992-12-25 | 1994-09-02 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH07197246A (ja) * | 1993-12-28 | 1995-08-01 | Mitsubishi Materials Corp | 成膜中にパーティクル発生の少ないスパッタリング用Ｔｉシリサイド焼結ターゲット材 |
| JPH07283214A (ja) * | 1994-04-04 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH07283168A (ja) * | 1994-04-15 | 1995-10-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH08139175A (ja) * | 1994-11-10 | 1996-05-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH09312270A (ja) * | 1995-08-25 | 1997-12-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH09213655A (ja) * | 1996-02-07 | 1997-08-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH1055981A (ja) * | 1996-05-03 | 1998-02-24 | Siemens Ag | 集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法 |
| JPH10223561A (ja) * | 1997-02-10 | 1998-08-21 | Nec Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100909628B1 (ko) | 2007-10-26 | 2009-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 폴리메탈게이트 형성방법 |
| US9299854B2 (en) | 2013-02-25 | 2016-03-29 | Renesas Electronics Corporation | Patterning a conductive film in a manufacturing method of semiconductor device |
| US9780232B2 (en) | 2013-02-25 | 2017-10-03 | Renesas Electronics Corporation | Memory semiconductor device with peripheral circuit multi-layer conductive film gate electrode and method of manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| US6468914B1 (en) | 2002-10-22 |
| JP3988342B2 (ja) | 2007-10-10 |
| JP2000196087A (ja) | 2000-07-14 |
| JP4748484B2 (ja) | 2011-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4748484B2 (ja) | 半導体素子のゲート電極形成方法 | |
| US6551913B1 (en) | Method for fabricating a gate electrode of a semiconductor device | |
| US6268272B1 (en) | Method of forming gate electrode with titanium polycide | |
| JP3009979B2 (ja) | 半導体装置及びその製造方法 | |
| JP3175725B2 (ja) | 半導体装置の製造方法 | |
| KR100299386B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| US6194294B1 (en) | Method of forming gate electrode in semiconductor device | |
| KR100291512B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| JP2006073846A (ja) | 絶縁ゲート型電界効果トランジスタの製法 | |
| KR100548546B1 (ko) | 코발트 실리사이드를 이용한 반도체 소자의 게이트 전극형성 방법 | |
| JPH11289087A (ja) | 半導体装置及びその製造方法 | |
| US6255173B1 (en) | Method of forming gate electrode with titanium polycide structure | |
| KR100318259B1 (ko) | 반도체소자의게이트전극형성방법 | |
| US6156632A (en) | Method of forming polycide structures | |
| KR100353528B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JP3234144B2 (ja) | シリサイドゲート電極の形成方法 | |
| KR100525087B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR970009974B1 (ko) | 반도체 장치의 제조방법 | |
| KR100596770B1 (ko) | 코발트 실리사이드를 이용한 반도체 소자의 게이트 전극형성 방법 | |
| JP3597275B2 (ja) | 半導体装置の製造方法 | |
| KR100333390B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100525085B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100296125B1 (ko) | 반도체소자의 게이트전극 형성방법 | |
| JPH1145991A (ja) | 半導体装置及びその製造方法 | |
| JP2000349286A (ja) | ゲート電極及びその作成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110318 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110412 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110509 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |