JP3597275B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、金属シリサイド膜を形成し、その後それをエッチングして電極や配線等を形成する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、メモリやロジック等の集積回路半導体装置では、LOCOS(Local oxidation of Silicon)で素子分離したMOS構造のものが多用されている。さらなる微細化のため、LOCOSにより形成されたフィールド絶縁膜のバーズビークの伸びをできるだけ小さくする努力がなされている。
【0003】
LOCOS工程では、初期酸化,窒化膜形成,窒化膜のパターニング及び選択酸化による絶縁膜の形成という工程を経る。この場合、初期酸化膜厚を薄くし、窒化膜の膜厚を厚くし、かつ絶縁膜の膜厚を薄くすることで、図5(a)に示すように、図5(b)に示すそれ以前のバーズビーク2bの伸びと比べてバーズビーク2aの伸びを格段に抑制することができた。なお、図5(a),(b)は、ともに選択酸化し、窒化膜を除去した後の状態を示す。図中符号1はシリコン基板であり、2はLOCOSによる選択酸化膜であり、3は初期酸化膜である。
【0004】
ゲート配線やゲート電極を形成する場合は、更に、初期酸化膜3を除去した後、ゲート絶縁膜4を形成し、その後アモルファスシリコン膜(a−Si膜)5とタングステンシリサイド膜(WSi膜)6と高温酸化膜7とを順次形成する。
WSi膜6は、WF6 +SiH4 の混合ガスを用いてCVD法により作成されるが、反応性が高いSiH4 の反応をある程度抑制するため、基板加熱の温度を360℃としている。続いて、CVD法により温度800℃で高温酸化膜7が形成される。WSi膜6は、成膜時に粒径の小さい多結晶状態となっているが、高温酸化膜7の形成時の温度により、図6(a)に示すように、粒径が大きくなり、低抵抗化する。更に、これらを順次エッチングして、図6(b)に示すように、ゲート電極9を形成する。
【0005】
【発明が解決しようとする課題】
しかしながら、上記では、初期酸化膜を除去したとき、選択酸化膜2のエッヂの酸化膜も除去されて、くぼみ8が生じる。特に、バーズビークの伸びを抑制したものはそのくぼみ8も深くなる。図6(b)に示すように、ゲート電極/配線9の形成後に、このくぼみ8にシリコンやWSiの残渣10が生じてしまう。これにより、ゲート電極/配線9とソース/ドレイン領域とが残渣10を介して直接つながってショートしたり、ゲート電極が残渣を介してショートし、ゲート間リークが生じたりするという問題がある。
【0006】
この原因を調査してみると、平坦な領域とくぼみ部分8ではWSi膜6のエッチングレートが異なってきているためだとわかった。くぼみ部分8でエッチングレートが遅くなるのは、加熱処理後のWSi膜6の結晶粒径がくぼみ部分8であまり成長せず、小さいことが原因になっていると考えられる。これは、加熱処理後にWSi膜6の結晶粒径がばらつくこと、特に、選択酸化膜2のエッヂ等に生じた基板表面のくぼみ8では加熱処理時に歪みが集中するために結晶粒径が成長しないことに起因していると考えられる。
【0007】
本発明は、上記の従来例の問題点に鑑みて創作されたものであり、選択酸化膜のエッヂ等に生じやすい基板表面のくぼみに金属シリサイド等のエッチング残渣が生じないようにすることが可能な半導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記課題を解決するため、請求項1記載の発明は、半導体装置の製造方法に係り、基板温度340℃以下のCVD法により、くぼみを有する基板上にアモルファス化したタングステンシリサイド膜を形成する工程と、前記基板を加熱して前記タングステンシリサイド膜を結晶化させる工程と、次いで、前記タングステンシリサイド膜をエッチングし、前記タングステンシリサイド膜からなる電極又は配線を形成する工程とを有することを特徴とし、
請求項2記載の発明は、請求項1記載の半導体装置の製造方法に係り、前記タングステンシリサイド膜をシリコン膜の上に形成していることを特徴とし、
請求項3記載の発明は、請求項1又は2の何れか一に記載の半導体装置の製造方法に係り、前記CVD法は、六フッ化タングステン(WF6)とモノシラン(SiH4)との混合ガスを含む反応ガスを用いた減圧CVD法であることを特徴としている。
【0009】
本発明においては、アモルファス化したタングステンシリサイド膜を形成しているため、加熱処理後には、従来と異なり、結晶粒径が大きくなり、かつばらつきがなくなる。選択酸化膜のエッジ等に生じたくぼみ部分でも平坦な部分と結晶粒径が変わらなくなる。これにより、タングステンシリサイド膜のエッチングレートが均一になるため、タングステンシリサイド膜をエッチングしてパターン形成する際、平坦部でもくぼみ部分でも一様に除去される。このため、くぼみ部分で残渣が生じなくなる。
【0010】
また、このようなアモルファス化したタングステンシリサイド膜を成膜するには、基板温度を340℃以下にするとよいことが実験により判った。
【0011】
【発明の実施の形態】
以下に、本発明の実施形態について図面を参照しながら説明する。
図1(a)〜(d),図2(a)〜(c)は、本発明の実施形態に係る半導体装置の製造方法について示す断面図である。選択酸化膜をフィールド絶縁膜として用いたMOS構造の半導体装置である。
【0012】
まず、図1(a)に示すように、シリコン基板11上に熱酸化により膜厚3nmのシリコン酸化膜12を形成する。続いて、膜厚115nmのシリコン窒化膜を形成した後、パターニングし、素子形成領域にシリコン窒化膜を残して耐酸化パターン13を形成する。
次いで、図1(b)に示すように、耐酸化パターン13をマスクとして温度900℃の条件でシリコン基板11を熱酸化し、膜厚約350nmのフィールド絶縁膜14を形成する。このとき、耐酸化パターン13の被覆領域の下まで酸化が進み、その領域にバーズビーク14aが形成されるが、上記シリコン酸化膜12の膜厚が薄いこと、耐酸化パターン13の膜厚が厚いこと、フィールド絶縁膜14の膜厚が薄いことにより、バーズビーク14aの伸びは抑制される。
【0013】
次に、図1(c)に示すように、耐酸化パターン13を除去した後、熱酸化により温度950℃の条件で再酸化を行い、耐酸化パターン13の除去跡に膜厚約15nmのシリコン酸化膜12aを形成する。
次いで、図1(d)に示すように、ゲート酸化前処理を行う。弗酸の水溶液を用いてシリコン酸化膜12aをエッチングし、除去する。このとき、フィールド絶縁膜14のバーズビーク14aの先端も同時にエッチングされて、深さが20〜40nmのくぼみ15が生じる。
【0014】
次に、図2(a)に示すように、温度1000℃の条件で熱酸化を行い、膜厚約7nmのゲート絶縁膜16を形成する。以上が基板21を構成する。
次いで、図2(b)に示すように、Si2 H6 ガスを用いたCVD法により、温度400〜500℃の条件で膜厚約50nmのアモルファスシリコン膜(a−Si膜)17を形成する。
【0015】
続いて、WF6 +SiH4 の混合ガスを用いたCVD法により、基板加熱を行ってシリコン基板11の温度を上げた状態で、膜厚約150nmのタングステンシリサイド膜(WSi膜)18をa−Si膜17上に形成する。なお、WSi膜18の結晶性による残渣の形成状況を比較するため、基板の温度を320℃,340℃及び360℃の三条件とした。以下に、成膜条件を示す。WSi膜の抵抗率や膜質が最適になるように、いずれの条件でもW対Siの組成比が1対2.6になるようにしている。
【0016】
(a)基板温度320℃の場合
圧力=400mTorr
WF6 流量=7.7 sccm,Arキャリアガス流量=100 sccm、
SiH4 流量=600 sccm, Arキャリアガス流量=100 sccm、
(b)基板温度340℃の場合
圧力=400mTorr
WF6 流量=8.2 sccm,Arキャリアガス流量=100 sccm、
SiH4 流量=600 sccm, Arキャリアガス流量=100 sccm、
(c)基板温度360℃の場合
圧力=200mTorr
WF6 流量=8.2 sccm,Arキャリアガス流量=100 sccm、
SiH4 流量=400 sccm, Arキャリアガス流量=100 sccm、
次に、SiH4 +N2 Oの混合ガスを用いたCVD法により、温度800℃の条件で膜厚約50nmのシリコン酸化膜19をWSi膜18の上に形成する。このとき、基板加熱の温度により、アモルファス状態だったWSi膜18が結晶化し、グレインが成長する。図4(a),(b)はWSi膜18の加熱処理前後の状態を示す断面図である。図4(a)は基板温度360℃で成長したものを示す。また、基板温度340℃,320℃で成長したものはともにほぼ同じ状態であったので図4(b)で兼用している。その結果、基板温度340℃,320℃で成長したものは成長直後の膜中のグレインが殆ど存在せず、加熱処理後に結晶化してグレインサイズが大きくなる。これに対して基板温度360℃で成長したものは、成膜直後には粒径の小さい結晶粒子が存在する多結晶状態となっており、加熱処理後に結晶粒子が成長して粒径が大きくなる。
【0017】
次いで、図2(c)に示すように、同一のマスクによりシリコン酸化膜19、WSi膜18及びa−Si膜17をエッチングし、フィールド絶縁膜14上にa−Si膜17a/WSi膜18a及び17b/18bからなるゲート配線19a,19bを形成する。それぞれの膜のエッチング条件を以下に示す。
(a)シリコン酸化膜19
方法:ドライエッチング
反応ガス:CF4 +CHF3 +Ar
ガス圧:1〜2Torr
(b)WSi膜18及びa−Si膜17
方法:ドライエッチング、
反応ガス:Cl2 +O2
ガス圧:1〜3mTorr
なお、不図示のゲート電極は同じ素子形成領域内のゲート絶縁膜上に形成される。図示しているゲート配線19a,19bの間の素子形成領域は後にソース/ドレイン領域となる。
【0018】
次に、上記成長温度を変えた三種類の試料について残渣の有無を観察した結果を図3(a)〜図3(c)に示す。図3(a)〜図3(c)は、それぞれ成長温度320℃,340℃,360℃の場合の観察結果を示す平面図である。観察結果によれば、成長温度が360℃のものだけにバーズビーク14aのエッジのくぼみ15に残渣が生じた。このようにWSi膜18を完全にアモルファス化するには、成膜時に基板温度を340℃以下にするとよいことが判った。
【0019】
以上のように、本発明の実施の形態によれば、完全にアモルファス化したWSi膜18を形成しているため、加熱処理後には、従来よりも結晶粒径が大きくなり、かつばらつきがなくなる。従って、バーズビーク14aのエッジ等に生じたくぼみ15部分でも平坦な部分と同じ大きさの結晶粒径が得られるため、WSi膜18のエッチングレートが均一になる。このため、WSi膜18のエッチングによりパターン形成する際、平坦部分でもくぼみ部分15でもWSiは一様に除去されるので、くぼみ部分15でWSi等の残渣が発生するのを抑制することができる。
【0020】
これにより、バーズビーク14aのエッジ等のくぼみ15に生じるWSi等の残渣を介して、ゲート電極とソース/ドレイン領域とがショートするというような不具合やゲート間がショートするというような不具合などを防止することができる。
なお、上記の実施形態では、WSi膜18の下地としてa−Si膜17を用いているが、ポリシリコン膜(p−Si膜)を用いてもよい。更に、WSi膜18は下地を介さずに直接フィールド絶縁膜14上に形成されてもよい。
【0021】
また、選択酸化膜の素子分離領域を有する半導体基板上にWSi膜を有するゲート電極を形成する場合に本発明を適用しているが、その他の金属シリサイド膜を有する電極や配線等をエッチングによりパターニングする場合にも適用することができる。また、他のくぼみを有する半導体基板やアモルファス化した金属シリサイド膜の結晶化を妨げるような段差を有する半導体基板の上に金属シリサイド膜を形成する場合にも適用することができる。
【0022】
【発明の効果】
以上のように、本発明によれば、アモルファス化したタングステンシリサイド膜を形成しているため、結晶化後には、結晶粒径が大きくなり、かつそのばらつきがなくなる。従って、選択酸化膜のエッジ等に生じたくぼみ部分でも平坦な部分と同じ大きさの結晶粒径となるため、タングステンシリサイド膜のエッチングレートが均一になり、このため、タングステンシリサイド膜のエッチングによりパターン形成する際、タングステンシリサイド膜は平坦部でもくぼみ部分でも一様に除去される。このため、くぼみ部分でその残渣が発生するのを抑制することができる。
【0023】
これにより、バーズビークのエッジ等のくぼみに生じるタングステンシリサイドの残渣を介してゲート電極とソース/ドレイン領域とが電気的にショートするというような不具合を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その1)である。
【図2】本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その2)である。
【図3】本発明の実施の形態及び従来例に係る、バーズビークのエッヂに生じたくぼみでのWSi膜の結晶性による残渣の発生状態を比較観察した結果を示す平面図である。
【図4】本発明の実施の形態及び従来例に係るWSi膜の加熱処理前後の結晶状態を比較して示す断面図である。
【図5】従来例に係るバーズビークの発生状態を比較する断面図である。
【図6】従来例に係るバーズビークのエッジに生じたくぼみ部分に残渣が発生する過程を示す断面図である。
【符号の説明】
11 シリコン基板、
12,12a,19,19a,19b シリコン酸化膜、
13 耐酸化性パターン、
14 フィールド絶縁膜、
14a バーズビーク、
15 くぼみ、
16 ゲート絶縁膜、
17,17a,17b a−Si膜、
18,18a,18b WSi膜、
20a,20b ゲート配線、
21 基板。
Claims (3)
- 基板温度340℃以下のCVD法により、くぼみを有する基板上にアモルファス化したタングステンシリサイド膜を形成する工程と、
前記基板を加熱して前記タングステンシリサイド膜を結晶化させる工程と、
次いで、前記タングステンシリサイド膜をエッチングし、前記タングステンシリサイド膜からなる電極又は配線を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記タングステンシリサイド膜をシリコン膜の上に形成していることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記CVD法は、六フッ化タングステン(WF6)とモノシラン(SiH4)との混合ガスを含む反応ガスを用いた減圧CVD法であることを特徴とする請求項1又は2の何れか一に記載の半導体装置の製造方法。
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JP28693095A JP3597275B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置の製造方法 |
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KR100319611B1 (ko) * | 1999-03-31 | 2002-01-05 | 김영환 | 반도체 장치의 폴리사이드 형성방법 |
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- 1995-11-06 JP JP28693095A patent/JP3597275B2/ja not_active Expired - Lifetime
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