JP3597275B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、金属シリサイド膜を形成し、その後それをエッチングして電極や配線等を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、メモリやロジック等の集積回路半導体装置では、ＬＯＣＯＳ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）で素子分離したＭＯＳ構造のものが多用されている。さらなる微細化のため、ＬＯＣＯＳにより形成されたフィールド絶縁膜のバーズビークの伸びをできるだけ小さくする努力がなされている。
【０００３】
ＬＯＣＯＳ工程では、初期酸化，窒化膜形成，窒化膜のパターニング及び選択酸化による絶縁膜の形成という工程を経る。この場合、初期酸化膜厚を薄くし、窒化膜の膜厚を厚くし、かつ絶縁膜の膜厚を薄くすることで、図５（ａ）に示すように、図５（ｂ）に示すそれ以前のバーズビーク２ｂの伸びと比べてバーズビーク２ａの伸びを格段に抑制することができた。なお、図５（ａ），（ｂ）は、ともに選択酸化し、窒化膜を除去した後の状態を示す。図中符号１はシリコン基板であり、２はＬＯＣＯＳによる選択酸化膜であり、３は初期酸化膜である。
【０００４】
ゲート配線やゲート電極を形成する場合は、更に、初期酸化膜３を除去した後、ゲート絶縁膜４を形成し、その後アモルファスシリコン膜（ａ−Ｓｉ膜）５とタングステンシリサイド膜（ＷＳｉ膜）６と高温酸化膜７とを順次形成する。
ＷＳｉ膜６は、ＷＦ_６ ＋ＳｉＨ_４ の混合ガスを用いてＣＶＤ法により作成されるが、反応性が高いＳｉＨ_４ の反応をある程度抑制するため、基板加熱の温度を３６０℃としている。続いて、ＣＶＤ法により温度８００℃で高温酸化膜７が形成される。ＷＳｉ膜６は、成膜時に粒径の小さい多結晶状態となっているが、高温酸化膜７の形成時の温度により、図６（ａ）に示すように、粒径が大きくなり、低抵抗化する。更に、これらを順次エッチングして、図６（ｂ）に示すように、ゲート電極９を形成する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記では、初期酸化膜を除去したとき、選択酸化膜２のエッヂの酸化膜も除去されて、くぼみ８が生じる。特に、バーズビークの伸びを抑制したものはそのくぼみ８も深くなる。図６（ｂ）に示すように、ゲート電極／配線９の形成後に、このくぼみ８にシリコンやＷＳｉの残渣１０が生じてしまう。これにより、ゲート電極／配線９とソース／ドレイン領域とが残渣１０を介して直接つながってショートしたり、ゲート電極が残渣を介してショートし、ゲート間リークが生じたりするという問題がある。
【０００６】
この原因を調査してみると、平坦な領域とくぼみ部分８ではＷＳｉ膜６のエッチングレートが異なってきているためだとわかった。くぼみ部分８でエッチングレートが遅くなるのは、加熱処理後のＷＳｉ膜６の結晶粒径がくぼみ部分８であまり成長せず、小さいことが原因になっていると考えられる。これは、加熱処理後にＷＳｉ膜６の結晶粒径がばらつくこと、特に、選択酸化膜２のエッヂ等に生じた基板表面のくぼみ８では加熱処理時に歪みが集中するために結晶粒径が成長しないことに起因していると考えられる。
【０００７】
本発明は、上記の従来例の問題点に鑑みて創作されたものであり、選択酸化膜のエッヂ等に生じやすい基板表面のくぼみに金属シリサイド等のエッチング残渣が生じないようにすることが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、半導体装置の製造方法に係り、基板温度３４０℃以下のＣＶＤ法により、くぼみを有する基板上にアモルファス化したタングステンシリサイド膜を形成する工程と、前記基板を加熱して前記タングステンシリサイド膜を結晶化させる工程と、次いで、前記タングステンシリサイド膜をエッチングし、前記タングステンシリサイド膜からなる電極又は配線を形成する工程とを有することを特徴とし、
請求項２記載の発明は、請求項１記載の半導体装置の製造方法に係り、前記タングステンシリサイド膜をシリコン膜の上に形成していることを特徴とし、
請求項３記載の発明は、請求項１又は２の何れか一に記載の半導体装置の製造方法に係り、前記ＣＶＤ法は、六フッ化タングステン（ＷＦ₆）とモノシラン（ＳｉＨ₄）との混合ガスを含む反応ガスを用いた減圧ＣＶＤ法であることを特徴としている。
【０００９】
本発明においては、アモルファス化したタングステンシリサイド膜を形成しているため、加熱処理後には、従来と異なり、結晶粒径が大きくなり、かつばらつきがなくなる。選択酸化膜のエッジ等に生じたくぼみ部分でも平坦な部分と結晶粒径が変わらなくなる。これにより、タングステンシリサイド膜のエッチングレートが均一になるため、タングステンシリサイド膜をエッチングしてパターン形成する際、平坦部でもくぼみ部分でも一様に除去される。このため、くぼみ部分で残渣が生じなくなる。
【００１０】
また、このようなアモルファス化したタングステンシリサイド膜を成膜するには、基板温度を３４０℃以下にするとよいことが実験により判った。
【００１１】
【発明の実施の形態】
以下に、本発明の実施形態について図面を参照しながら説明する。
図１（ａ）〜（ｄ），図２（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造方法について示す断面図である。選択酸化膜をフィールド絶縁膜として用いたＭＯＳ構造の半導体装置である。
【００１２】
まず、図１（ａ）に示すように、シリコン基板１１上に熱酸化により膜厚３ｎｍのシリコン酸化膜１２を形成する。続いて、膜厚１１５ｎｍのシリコン窒化膜を形成した後、パターニングし、素子形成領域にシリコン窒化膜を残して耐酸化パターン１３を形成する。
次いで、図１（ｂ）に示すように、耐酸化パターン１３をマスクとして温度９００℃の条件でシリコン基板１１を熱酸化し、膜厚約３５０ｎｍのフィールド絶縁膜１４を形成する。このとき、耐酸化パターン１３の被覆領域の下まで酸化が進み、その領域にバーズビーク１４ａが形成されるが、上記シリコン酸化膜１２の膜厚が薄いこと、耐酸化パターン１３の膜厚が厚いこと、フィールド絶縁膜１４の膜厚が薄いことにより、バーズビーク１４ａの伸びは抑制される。
【００１３】
次に、図１（ｃ）に示すように、耐酸化パターン１３を除去した後、熱酸化により温度９５０℃の条件で再酸化を行い、耐酸化パターン１３の除去跡に膜厚約１５ｎｍのシリコン酸化膜１２ａを形成する。
次いで、図１（ｄ）に示すように、ゲート酸化前処理を行う。弗酸の水溶液を用いてシリコン酸化膜１２ａをエッチングし、除去する。このとき、フィールド絶縁膜１４のバーズビーク１４ａの先端も同時にエッチングされて、深さが２０〜４０ｎｍのくぼみ１５が生じる。
【００１４】
次に、図２（ａ）に示すように、温度１０００℃の条件で熱酸化を行い、膜厚約７ｎｍのゲート絶縁膜１６を形成する。以上が基板２１を構成する。
次いで、図２（ｂ）に示すように、Ｓｉ_２ Ｈ_６ ガスを用いたＣＶＤ法により、温度４００〜５００℃の条件で膜厚約５０ｎｍのアモルファスシリコン膜（ａ−Ｓｉ膜）１７を形成する。
【００１５】
続いて、ＷＦ_６ ＋ＳｉＨ_４ の混合ガスを用いたＣＶＤ法により、基板加熱を行ってシリコン基板１１の温度を上げた状態で、膜厚約１５０ｎｍのタングステンシリサイド膜（ＷＳｉ膜）１８をａ−Ｓｉ膜１７上に形成する。なお、ＷＳｉ膜１８の結晶性による残渣の形成状況を比較するため、基板の温度を３２０℃，３４０℃及び３６０℃の三条件とした。以下に、成膜条件を示す。ＷＳｉ膜の抵抗率や膜質が最適になるように、いずれの条件でもＷ対Ｓｉの組成比が１対２．６になるようにしている。
【００１６】
（ａ）基板温度３２０℃の場合
圧力＝４００ｍＴｏｒｒ
ＷＦ_６ 流量＝７．７ ｓｃｃｍ，Ａｒキャリアガス流量＝１００ ｓｃｃｍ、
ＳｉＨ_４ 流量＝６００ ｓｃｃｍ， Ａｒキャリアガス流量＝１００ ｓｃｃｍ、
（ｂ）基板温度３４０℃の場合
圧力＝４００ｍＴｏｒｒ
ＷＦ_６ 流量＝８．２ ｓｃｃｍ，Ａｒキャリアガス流量＝１００ ｓｃｃｍ、
ＳｉＨ_４ 流量＝６００ ｓｃｃｍ， Ａｒキャリアガス流量＝１００ ｓｃｃｍ、
（ｃ）基板温度３６０℃の場合
圧力＝２００ｍＴｏｒｒ
ＷＦ_６ 流量＝８．２ ｓｃｃｍ，Ａｒキャリアガス流量＝１００ ｓｃｃｍ、
ＳｉＨ_４ 流量＝４００ ｓｃｃｍ， Ａｒキャリアガス流量＝１００ ｓｃｃｍ、
次に、ＳｉＨ_４ ＋Ｎ_２ Ｏの混合ガスを用いたＣＶＤ法により、温度８００℃の条件で膜厚約５０ｎｍのシリコン酸化膜１９をＷＳｉ膜１８の上に形成する。このとき、基板加熱の温度により、アモルファス状態だったＷＳｉ膜１８が結晶化し、グレインが成長する。図４（ａ），（ｂ）はＷＳｉ膜１８の加熱処理前後の状態を示す断面図である。図４（ａ）は基板温度３６０℃で成長したものを示す。また、基板温度３４０℃，３２０℃で成長したものはともにほぼ同じ状態であったので図４（ｂ）で兼用している。その結果、基板温度３４０℃，３２０℃で成長したものは成長直後の膜中のグレインが殆ど存在せず、加熱処理後に結晶化してグレインサイズが大きくなる。これに対して基板温度３６０℃で成長したものは、成膜直後には粒径の小さい結晶粒子が存在する多結晶状態となっており、加熱処理後に結晶粒子が成長して粒径が大きくなる。
【００１７】
次いで、図２（ｃ）に示すように、同一のマスクによりシリコン酸化膜１９、ＷＳｉ膜１８及びａ−Ｓｉ膜１７をエッチングし、フィールド絶縁膜１４上にａ−Ｓｉ膜１７ａ／ＷＳｉ膜１８ａ及び１７ｂ／１８ｂからなるゲート配線１９ａ，１９ｂを形成する。それぞれの膜のエッチング条件を以下に示す。
（ａ）シリコン酸化膜１９
方法：ドライエッチング
反応ガス：ＣＦ_４ ＋ＣＨＦ_３ ＋Ａｒ
ガス圧：１〜２Ｔｏｒｒ
（ｂ）ＷＳｉ膜１８及びａ−Ｓｉ膜１７
方法：ドライエッチング、
反応ガス：Ｃｌ_２ ＋Ｏ_２
ガス圧：１〜３ｍＴｏｒｒ
なお、不図示のゲート電極は同じ素子形成領域内のゲート絶縁膜上に形成される。図示しているゲート配線１９ａ，１９ｂの間の素子形成領域は後にソース／ドレイン領域となる。
【００１８】
次に、上記成長温度を変えた三種類の試料について残渣の有無を観察した結果を図３（ａ）〜図３（ｃ）に示す。図３（ａ）〜図３（ｃ）は、それぞれ成長温度３２０℃，３４０℃，３６０℃の場合の観察結果を示す平面図である。観察結果によれば、成長温度が３６０℃のものだけにバーズビーク１４ａのエッジのくぼみ１５に残渣が生じた。このようにＷＳｉ膜１８を完全にアモルファス化するには、成膜時に基板温度を３４０℃以下にするとよいことが判った。
【００１９】
以上のように、本発明の実施の形態によれば、完全にアモルファス化したＷＳｉ膜１８を形成しているため、加熱処理後には、従来よりも結晶粒径が大きくなり、かつばらつきがなくなる。従って、バーズビーク１４ａのエッジ等に生じたくぼみ１５部分でも平坦な部分と同じ大きさの結晶粒径が得られるため、ＷＳｉ膜１８のエッチングレートが均一になる。このため、ＷＳｉ膜１８のエッチングによりパターン形成する際、平坦部分でもくぼみ部分１５でもＷＳｉは一様に除去されるので、くぼみ部分１５でＷＳｉ等の残渣が発生するのを抑制することができる。
【００２０】
これにより、バーズビーク１４ａのエッジ等のくぼみ１５に生じるＷＳｉ等の残渣を介して、ゲート電極とソース／ドレイン領域とがショートするというような不具合やゲート間がショートするというような不具合などを防止することができる。
なお、上記の実施形態では、ＷＳｉ膜１８の下地としてａ−Ｓｉ膜１７を用いているが、ポリシリコン膜（ｐ−Ｓｉ膜）を用いてもよい。更に、ＷＳｉ膜１８は下地を介さずに直接フィールド絶縁膜１４上に形成されてもよい。
【００２１】
また、選択酸化膜の素子分離領域を有する半導体基板上にＷＳｉ膜を有するゲート電極を形成する場合に本発明を適用しているが、その他の金属シリサイド膜を有する電極や配線等をエッチングによりパターニングする場合にも適用することができる。また、他のくぼみを有する半導体基板やアモルファス化した金属シリサイド膜の結晶化を妨げるような段差を有する半導体基板の上に金属シリサイド膜を形成する場合にも適用することができる。
【００２２】
【発明の効果】
以上のように、本発明によれば、アモルファス化したタングステンシリサイド膜を形成しているため、結晶化後には、結晶粒径が大きくなり、かつそのばらつきがなくなる。従って、選択酸化膜のエッジ等に生じたくぼみ部分でも平坦な部分と同じ大きさの結晶粒径となるため、タングステンシリサイド膜のエッチングレートが均一になり、このため、タングステンシリサイド膜のエッチングによりパターン形成する際、タングステンシリサイド膜は平坦部でもくぼみ部分でも一様に除去される。このため、くぼみ部分でその残渣が発生するのを抑制することができる。
【００２３】
これにより、バーズビークのエッジ等のくぼみに生じるタングステンシリサイドの残渣を介してゲート電極とソース／ドレイン領域とが電気的にショートするというような不具合を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図３】本発明の実施の形態及び従来例に係る、バーズビークのエッヂに生じたくぼみでのＷＳｉ膜の結晶性による残渣の発生状態を比較観察した結果を示す平面図である。
【図４】本発明の実施の形態及び従来例に係るＷＳｉ膜の加熱処理前後の結晶状態を比較して示す断面図である。
【図５】従来例に係るバーズビークの発生状態を比較する断面図である。
【図６】従来例に係るバーズビークのエッジに生じたくぼみ部分に残渣が発生する過程を示す断面図である。
【符号の説明】
１１ シリコン基板、
１２，１２ａ，１９，１９ａ，１９ｂ シリコン酸化膜、
１３ 耐酸化性パターン、
１４ フィールド絶縁膜、
１４ａ バーズビーク、
１５ くぼみ、
１６ ゲート絶縁膜、
１７，１７ａ，１７ｂ ａ−Ｓｉ膜、
１８，１８ａ，１８ｂ ＷＳｉ膜、
２０ａ，２０ｂ ゲート配線、
２１ 基板。

Claims (3)

1. 基板温度３４０℃以下のＣＶＤ法により、くぼみを有する基板上にアモルファス化したタングステンシリサイド膜を形成する工程と、
   前記基板を加熱して前記タングステンシリサイド膜を結晶化させる工程と、
   次いで、前記タングステンシリサイド膜をエッチングし、前記タングステンシリサイド膜からなる電極又は配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
2. 前記タングステンシリサイド膜をシリコン膜の上に形成していることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記ＣＶＤ法は、六フッ化タングステン（ＷＦ₆）とモノシラン（ＳｉＨ₄）との混合ガスを含む反応ガスを用いた減圧ＣＶＤ法であることを特徴とする請求項１又は２の何れか一に記載の半導体装置の製造方法。

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