KR980011857A - 실리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 실리사이드를 형성하는 방법에 관하여 기재한다. 이는 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 트랜지스터의 게이트 전극의 측면에 스페이서를 형성하고 고농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 스페이서가 구비된 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층을 형성하는 단계와, 플라즈마 증착 공정에 의하여 상기 도전층상에 소정 두께의 질화물을 형성하는 단계와, 고온 분위기하에서 실리사이드화 반응을 수행하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 잔존하는 실리사이드를 열처리 하는 단계로 이루어진다. 따라서 본 발명에 따르면, 게이트 전극 및 드레인 영역/소오스 영역을 통하여 실리콘과 접촉된 상태로 유지되어 있는 도전층의 고융점 금속이 실리사이드화 반응에 참여하기 전에 상기 도전층상에 질화물층을 형성시킴으로서 실리사이드의 형성 두께가 얇게 유지되는 것을 방지시키며 그 결과 저저항 특성을 갖는 실리사이드를 형성시킬 수 있을 뿐만 아니라 산화막에 대한 선택비를 개선시킬 수 있다.
Description
본 발명은 실리사이드를 형성하기 위한 방법에 관한 것으로, 특히 낮은 저항값을 갖는 실리사이드를 실리사이드화 반응에 의하여 얻을 수 있을 뿐만 아니라 메탈 콘택홀 형성시 산화막의 선택비를 개선시킬 수 있는 실리사이드 형성 방법에 관한 것이다.
일반적으로, 반도체 장치의 집적도가 증가할수록 상대적으로 작은 크기를 갖는 개별 소자의 개수가 증가하게 되므로 이러한 복수개의 개별 소자들을 전기적으로 연결시키기 위한 금속 배선의 길이를 상대적으로 증가하는 반면에 선폭은 작아지고 또한 두께도 감소하게 되며 그 결과 집적회로 내에서 특히 게이트 배선과 소오스/드레인 영역에서 금속 배선의 면저항 증가로 인하여 신호 전달 시간이 지연되거나 또한 접촉 영역이 작아짐에 따라 접촉 저항이 증가함으로서 신호 전달 시간이 지연된다는 문제점을 야기시킨다.
상기된 바와 같이 반도체 장치의 집적도 증가에 따른 금속배선의 면저항 및 접촉저항이 증가하는 문제를 해결하기 위하여 금속 배선에 사용되는 재료를 티타늄(Ti), 탄탈늄(Ta) 또는 텅스텐(W)과 같은 고융점 금속과 실리콘의 복합물로 이루어진 실리사이드로 대체시키는 방안이 제안되었고 이러한 실리사이드를 반도체 장치의 집적 회로내에서 배선시키기 위하여 살리사이드(salicide: self aligned silicide) 공정이 널리 사용되며, 이러한 살리사이드 공정은 실리콘 기판상에 형성된 게이트 전극 및 소오스 영역/드레인 영역의 상부에 고융점 금속을 증착시킨 후 고온 분위기하에서 상기 게이트 전극 및 소오스 영역/드레인 영역을 구성하는 실리콘과 고융점 금속의 반응에 의해서 실리사이드를 형성하는 공정이다.
여기에서, 도 1 내지 도 3을 참조하여 종래 실시예에 따른 살리사이드 공정에 의하여 실리사이드를 형성하는 방법을 설명하면 다음과 같다.
즉, 살리사이드 공정에 의한 실리사이드 형성 방법은 실리콘 기판(110)상에 게이트 전극(130) 및 소오스 영역/드레인 영역(111)으로 이루어진 트랜지스터를 형성하는 단계와, 상기 트랜지스터를 구성하는 게이트 전극(130)의 측면에 스페이서(140)를 형성함과 동시에 소오스 영역 및 드레인 영역을 노출시키는 단계와, 결과물 전면에 고융점 금속을 증착시켜서 도전층(150)을 형성하는 단계와, 고온 분위기하의 실리사이드화 반응에 의하여 실리사이드(160)를 형성하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계로 이루어진다.
이때, 상기 실리사이드(160)를 상기 트랜지스터의 게이트 전극(130) 및 소오스 영역/드레인 영역(111)상에 형성시키기 위하여 수행되는 열처리는 N2또는 NH3와 같은 질소 분위기하에서 수행되며 그 결과 고온 분위기하에서 상기 트랜지스터의 게이트 전극(130) 및 소오스 영역/드레인 영역(111)을 구성하고 있는 실리콘과 고융점 금속의 실리사이드화 반응이 수행됨과 동시에 상기 고융점 금속과 질소 이온과의 질화 반응이 수행되므로 상기 실리사이드화 반응에 의하여 형성되는 실리사이드의 형성 두께가 상대적으로 얇게 유지되고 그 결과 실리사이드(160)의 낮은 저항값을 얻기가 어렵게 될 뿐만 아니라 상기 소오스 영역/드레인 영역(111)상에 형성되는 실리사이드(160)의 형성 두께가 상기 게이트 전극(130)상에 형성되는 실리사이드(160)의 형성 두께보다 얇게 유지되어서 후속 공정에 의하여 메탈 콘택홀을 형성시킬 때 산호막과의 선택비가 불리하게 된다는 문제점이 야기된다.
상기된 바와 같은 종래의 문제점을 해소시키기 위하여 본 발명이 이루고자 하는 기술적 과제는 고온 분위기하에서 금속을 실리콘이 반응하는 실리사이드화 반응이 수행될 때 상기 금속과 질소가 반응하여 질화물이 형성되는 질화 반응이 수행되는 것을 방지시키기 위하여 금속을 증착시킨 후 열처리 공정을 수행하기 전에 상기 증찬된 금속을 NH3조성에 의한 플라즈마 처리 공정을 수행함으로서 충분한 두께를 갖는 실리사이드를 형성하여 충분히 낮은 저항값을 얻을 수 있을 뿐만 아니라 메탈 콘택홀 형성시 산화막의 선택비를 개선시킬 수 있는 실리사이드 형성 방법을 제공하는 데 있다.
제1도 내지 제3도는 종래 실시예에 따라서 실리사이드를 형성하는 방법을 순차적으로 도시한 단면도.
제4도 내지 제7도는 본 발명에 따라서 실리사이드를 형성하는 방법을 순차적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
410 : 실리콘 기판 411 : 소오스 영역/드레인 영역
430 : 게이트 전극 440 : 스페이서
450 : 도전층 460 : 질화물층
470 : 실리사이드
상기된 기술적 과제를 달성하기 위하여 본 발명은, 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 트랜지스터의 게이트 전극의 측면에 스페이서를 형성하고 고농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 스페이서가 구비된 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층을 형성하는 단계와, 플라즈마 증착 공정에 의하여 상기 도전층상에 소정 두께의 질화물을 형성하는 단계와, 고온 분위기하에서 실리사이드화 반응을 수행하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극 소오스 영역/드레인 영역 상부에 잔존하는 실리사이드를 열처리하는 단계로 이루어진 것을 특징으로 하는 실리사이드 형성 방법을 제공한다.
본 발명의 일실시예에 따르면, 상기 고융점 금속상에 형성되는 질화물은 NH3분위기하의 플라즈마에 의해서 형성되며 이러한 질화물의 형성 두께는 약 50Å 미만으로 유지되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 설명하면 다음과 같다.
도 4 내지 도 7은 본 발명의 실시예에 따라서 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 실리사이드를 형성하는 방법을 순차적으로 도시한 단면도이다.
즉, 본 발명의 실시예에 따른 실리사이드 형성 방법은 실리콘 기판(410)상에 게이트 전극(430) 및 저농도 소오스 영역/드레인 영역(411a)을 형성하는 단계와, 상기 트랜지스터의 게이트 전극(430)의 측면에 스페이서(440)를 형성하고 고농도 소오스 영역/드레인 영역(411)을 형성하는 단계와, 상기 스페이서(440)가 구비된 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층(450)을 형성하는 단계와, 플라즈마 증착 공정에 의하여 상기 도전층(450)상에 소정 두께의 질화물층(460)을 형성하는 단계와, 고온 분위기하의 실리사이드화 반응에 의하여 실리사이드(470)를 형성하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 그리고 상기 트랜지스터의 게이트 전극(430) 및 소오스 영역/드레인 영역(411) 상부에 잔존하는 실리사이드(470)를 열처리하는 단계로 이루어진다.
먼저, 실리콘 기판(410)상에 게이트 전극(430) 및 저농도 소오스 영역/드레인 영역(411)과 스페이서(440)가 형성되어 있는 것을 도시한 도 1을 참조하면, 실리콘 기판(410)의 표면상에 열산화 공정에 의하여 약 100Å 내지 300Å 정도의 두께로 유지되는 패드 산화막(도시되어 있지 않음)을 형성시킨 후 상기 패드 산화막상에 화학 기상 증착(CVD) 공정과 같은 증착 공정에 의하여 실리콘 질화물(SiN)을 약 500Å 내지 2000Å 정도로 증착시켜서 질화물층(도시되어 있지 않음)을 형성시킨다.
이 후에, 상기 질화물층상에 포토 레지스트(PR)를 스핀 코팅에 의하여 소정 두께로 도포시켜서 감광층을 형성시키고 상기 감광층을 노광 및 현상시켜서 소정 형상으로 패터닝시키고 또한 상기 감광층의 패턴을 식각 마스크로 하여서 건식 식각 공정 또는 습식 식각 공정에 의하여 상기 질화물층 및 패드 산화막의 일부를 제거함으로서 상기 실리콘 기판(410)의 일부를 노출시킨다.
이때, 상기 질화물층 및 패드 산화막의 패턴을 통하여 노출된 상기 실리콘 기판(410)의 일부에 국부 산화공정(LOCOS) 또는 트렌치를 이용한 소자 분리 영역 형성 공정에 의하여 비활성 영역으로 작용하는 소정 선폭 크기의 소자 분리 영역9도시되어 있지 않음)을 형성시킨 후 상기 실리콘 기판(410)상에 잔존하는 질화물층 및 패드 산화막을 제거하며 이러한 소자 분리 영역에 의하여 상기 실리콘 기판상에 활성 영역의 크기가 한정된다.
또한, 상기 실리콘 기판(410)상의 활성 영역상에 열산화 공정에 의하여 형성되는 산화막으로 이루어진 게이트 절연막(420) 및 폴리 실리콘과 같이 불순물이 도핑된 실리콘으로 이루어진 게이트 전극용 도전층을 순차적으로 형성시키며 이 후에 사진 식각 공정에 의하여 형성된 마스크를 사용하여서 건식 식각 공정에 의하여 상기 게이트 전극용 도전층의 일부 및 상기 게이트 절연막(420)의 일부를 제거함으로서 상기 게이트 절연막(420)의 소정 영역상에 소정의 선폭 크기를 갖는 게이트 전극(430)을 형성하고 이어서, 상기 게이트 전극(430)을 이온 주입 마스크로하여 저농도의 불순물을 실리콘 기판(410)에 주입시킴으로서 저농도 소오스/드레인 영역(411)을 형성한다.
한편, 상기된 바와 같이, 게이트 전극(430)이 형성된 실리콘 기판(410)의 전면에 실리콘 산화물과 같은 절연물질을 화학 기상 증착(CVD) 공정에 의하여 소정 두께로 증착시켜서 절연층을 형성시킨 후, 사진 식각 공정에 의하여 형성된 마스크를 사용하여 이방성 식각 특성이 양호한 건식 식각 공정에 의하여 상기 절연층을 에칭시키며 그 결과 상기 게이트 전극(430)의 측벽에 소정의 선폭 두께를 갖는 스페이서(440)를 형성한다.
또한, 실리콘 기판(410)의 전면에 도전층(450)이 형성되어 있는 것을 도시한 도 5를 참조하면, 상기 게이트 전극(430) 특히 상기 스페이서(440)를 이온 주입 마스크로하여 노출된 실리콘 기판(410) 즉 상기 저농도 소오스 영역/드레인 영역(411a)에 고농도의 불순물을 주입함으로써 상기 게이트 전극(430) 에지 영역의 하단에 상기된 바와 같은 저농도 소오스 영역/드레인 영역(411a)을 가지면서 고농도로 도핑된 소오스/드레인 영역(411)을 형성한다.
이 후에, 상기 게이트 전극(430)의 측면에 스페이서(440)가 형성된 결과물 전면에 고융점 금속을 스퍼터링 증착 공정 또는 물리 기상 증착 공정과 같은 진공 증착 공정에 의하여 소정 두께로 증착시킴으로서 도전층(450)을 형성시키며 여기에서, 상기 고융점 금속은 티타늄(Ti), 코발트(Co), 탄탈늄(Ta) 또는 몰리브데늄(Mo) 중에서 선택된 어느 하나의 성분으로 이루어지고 바람직하게는 티타늄(Ti) 성분으로 이루어지며 또한 상기 도전층(450)을 구성하는 고융점 금속은 은 상기 게이트 전극(430) 및 소오스 영역/드레인 영역(411)을 통하여 실리콘과 접촉된 상태로 유지된다.
상기 도전층(450)상에 질화물이 소정 두께로 증착되어 있는 것을 도시한 도 6을 참조하면, 상기된 바와 같이 도전측(450)이 형성된 결과물상에 암모니아(NH3)와 같은 질소 분위기하에서 플라즈마 증착 공정과 같은 진공증착 공정에 의하여 질화물을 소정 두께 예를 들면 약 20Å 내지 100Å 정도의 두께 바람직하게는 약 50Å 정도의 두께로 증착시킴으로서 질화물층(460)을 형성시키며 이러한 질화물층(460)은 상기 고융점 금속과 질소의 화학적 반응에 의하여 형성되는 조성으로 이루어져 있으므로 본 발명의 바람직한 일실시예에 따르면 상기 질화물층(460)은 티타늄 질화물(TiN)로 이루어져 있고 이러한 질화물층(460)은 이 후의 고온 분위기하의 실리사이드화 반응이 수행되는 동안에 상기 도전층(450)을 구성하는 고융점 금속과 질소와의 화학적 반응이 진행하는 것을 차단한다.
한편, 실리사이드(470)가 형성되어 있는 것을 도시한 도 7을 참조하면, 상기된 바와 같이, 도전층(450)상에 질화물층(460)이 형성되어 있는 결과물상에 약 550℃ 내지 700℃ 정도의 온도하에서 급속 열처리시키는 RTA(rapid thermal process)에 의하여 금속과 실리콘의 화합물이 형성되는 실리사이드화 반응이 일어나며 그 결과 상기 도전층(450)에 대하여 표면 접촉 상태에 있는 노출된 소오스 영역/드레인 영역(411) 및 상기 게이트 전극(430)을 구성하는 실리콘과 상기 도전층(450)을 구성하는 고융점 금속이 반응하여서 실리사이드(47)를 형성시킨다.
이 후에, 상기 실리사이드화 반응에 참여하지 않고 상기 실리콘 기판(410) 상부에 잔존하는 도전층(450)의 일부를 황산/과수/탈이온수로 이루어진 혼합 용액에 의해서 제거하여 상기 실리콘 기판(410)상에서 고융점 금속을 완전히 제거하고 또한 상기 게이트 전극(430) 및 소오스 영역/드레인 영역(411)상에 형성된 실리사이드(470)의 저저항 특성을 향상시키기 위하여 약 00℃ 내지 900℃ 정도의 온도하에서 열처리를 수행함으로서 상기 실리사이드(470)의 상변환을 발생시킨다.
이때, 상기된 바와 같이 고온 분위기하의 실리사이드화 반응이 수행되는 동안에 상기 질화물층(460)에 의하여 상기 도전층(450)을 구성하는 고융점 금속과 분위기 가스로 작용하는 질소와의 화학적 반응이 차단됨으로서 형성되는 실리사이드(470)의 형성 두께가 상대적으로 얇아지는 것을 방지시킨다.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 첨부 도면을 참조하여 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 첨부된 청구 범위에 기재된 발명의 요지 및 사상을 변경시킴 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.
따라서, 본 발명에 따르면, 게이트 전극 및 드레인 영역/소오스 영역을 통하여 실리콘과 접촉된 상태로 유지되어 있는 도전층의 고융점 금속이 실리사이드화 반응에 참여하기 전에 상기 도전층상에 질화물층을 형성시킴으로서 실리사이드의 형성 두께가 얇게 유지되는 것을 방지시키며 그 결과 저저항 특성을 갖는 실리사이드를 형성시킬 수 있을 뿐만 아니라 산화막에 대한 선택비를 개선시킬 수 있다.
Claims (5)
- 실리콘 기판상에 게이트 전극 및 소오스 영역/드레인 영역을 형성하는 단계와, 상기 트랜지스터의 게이트 전극의 측면에 스페이서를 형성하는 단계와, 상기 스페이서가 구비된 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층을 형성하는 단계와, 플라즈마 증착 공정에 의하여 상기 도전층상에 소정 두께의 질화물층을 형성하는 단계와, 고온 분위기하에서 실리사이드화 반응을 수행하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 잔존하는 실리사이드를 열처리하는 단계로 이루어진 것을 특징으로 하는 실리사이드 형성 방법
- 제 1 항에 있어서, 상기 질화물층은 질소 분위기하에서 형성되는 것을 특징으로 하는 실리사이드 형성 방법.
- 제 2 항에 있어서, 상기 질소 분위기는 티타늄 질화물 조성으로 이루어져 있는 것을 특징으로 하는 실리사이드 형성 방법.
- 제 4 항에 있어서, 상기 질화물층의 티타늄 질화물 조성으로 이루어져 있는 것을 특징으로 하는 실리사이드 형성 방법.
- 제 4 항에 있어서, 상기 질화물층의 형성 두께는 20Å 내지 100Å의 두께로 유지되는 것을 특징으로 하는 실리사이드 형성 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100588686B1 (ko) * | 2001-08-10 | 2006-06-13 | 동부일렉트로닉스 주식회사 | 반도체소자의 실리사이드막 제조방법 |
| WO2012026962A2 (en) * | 2010-08-26 | 2012-03-01 | Micron Technology, Inc. | Phase change memory structures and methods |
-
1996
- 1996-07-16 KR KR1019960028884A patent/KR100190060B1/ko not_active IP Right Cessation
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| WO2012026962A2 (en) * | 2010-08-26 | 2012-03-01 | Micron Technology, Inc. | Phase change memory structures and methods |
| WO2012026962A3 (en) * | 2010-08-26 | 2012-05-18 | Micron Technology, Inc. | Phase change memory structures and methods |
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| Publication number | Publication date |
|---|---|
| KR100190060B1 (ko) | 1999-06-01 |
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