KR100588686B1 - 반도체소자의 실리사이드막 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 실리사이드막 제조방법에 관한 것으로, 특히 이 방법은 실리콘 기판에 폴리실리콘의 게이트전극, 스페이서, 소오스/드레인 접합을 형성하고, 기판 전면에 금속막을 증착하고, 기판 전면에 리모트 플라즈마 어닐링으로 스페이서의 표면 및 모트 부분에 실리콘 확산방지막을 형성함과 동시에 게이트전극 및 소오스/드레인 접합 표면에 금속 실리사이드막을 형성한 후에, 실리콘과 미반응된 금속을 제거하면서 실리콘 확산방지막을 제거한다. 따라서, 본 발명은 실리콘 확산방지막에 의해 스페이서의 표면 및 모트 부분에서 실리콘의 확산이 억제되어 확산된 실리콘과 금속이 반응한 실리사이드막의 생성을 미연에 방지한다. 이로 인해 스페이서의 모트 부분에 잔류하는 실리사이드막으로 인한 게이트전극 및 소오스/드레인 접합간 누설전류 특성을 제거한다.
실리사이드, 스페이서, 리모트 플라즈마 어닐링, 실리콘 확산방지막
Description
도 1 내지 도 5는 본 발명에 따른 반도체소자의 실리사이드막 제조 방법을 설명하기 위한 공정순서도.
본 발명은 반도체 제조방법에 관한 것으로서, 특히 실리사이드가 형성되지 않는 영역에 실리사이드반응이 일어나는 것을 방지하는 반도체소자의 실리사이드막 제조방법에 관한 것이다.
현재, 반도체 소자의 집적도가 증가함에 따라 배선의 폭이 감소하여 배선의 면저항(sheet resistance)이 증가한다. 배선의 면저항이 증가하면, 집적회로 내에서 소자의 신호 전송 시간이 지연된다. 이를 방지하고자, 비저항이 낮으면서도 고온에서 안정한 고융점의 실리사이드(silicide) 물질을 트랜지스터의 게이트 전극뿐만 아니라 소오스/드레인 접합 부분에 추가함으로써 배선의 면저항 및 접촉 저항을 낮추었다. 이러한 실리사이드 물질은 주로 실리콘과 반응하는 희토류 금속을 이용 한다. 실리사이드의 예를 들면, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 등이 있다.
한편, 종래 기술에 의한 반도체 소자의 실리사이드막 제조 방법은 다음과 같다.
반도체기판으로서 실리콘 기판에 소자분리막을 형성하고, 기판 전면에 게이트산화막을 형성하고 그 위에 폴리실리콘이 패터닝된 게이트전극을 형성한다. 그리고나서 소정의 도전형 불순물을 저농도로 이온 주입하여 게이트전극의 에지에 셀프얼라인(self-align)된 LDD 영역을 형성한다. LDD 영역을 형성한 후에, 절연물질을 기판 전체에 형성하고, 이를 건식 식각 공정으로 식각하여 게이트전극의 측벽에 스페이서를 형성한다. 이어서, 결과물 전면에 LDD 영역과 동일한 도전형 불순물을 이온주입함으로써 스페이서에 셀프얼라인된 소오스/드레인 접합을 형성함으로써 LDD 구조의 모스 트랜지스터를 완성한다.
그 다음, LDD 구조의 모스 트랜지스터에 실리사이드 공정을 적용하는데, 이는 다음과 같다. 먼저 결과물 전면에 실리사이드 반응을 일으키는 금속으로서, 티타늄(Ti)을 증착하고 어닐링 공정을 실시하여 게이트전극 및 소오스/드레인 접합의 표면에서 티타늄이 해당 영역의 실리콘과 반응을 하여 실리사이드막을 형성한다. 이때, 스페이서의 질소는 티타늄과 반응을 잘 하지 않는다. 그러므로, 어닐링 공정시 스페이서 표면에만 티타늄이 남아 있게 된다. 그리고나서 게이트전극 및 소오스/드레인 접합의 표면에 형성된 실리사이드막을 제외한 미반응된 스페이서 표면 의 티타늄을 제거한다. 이때 티타늄의 제거는 습식 식각 공정으로 한다.
상술된 종래 기술의 실리사이드막 제조 방법은 게이트전극 및 소오스/드레인 접합 표면에 각각 실리사이드막을 형성함으로써 게이트전극의 비저항과 소오스/ 드레인의 접촉저항을 낮출 수 있었다.
그러나, 실리사이드 반응을 위한 어닐링 공정시, LDD 영역을 정의하는 스페이서의 절연물질내의 실리콘 또는 스페이서와 게이트전극/ 기판이 접하는 모트(moat) 부분에서의 실리콘이 금속과 반응하여 불필요한 영역에 실리사이드막을 형성하게 된다. 이러한 스페이서의 모트 부분에 생성된 실리사이드막은 미반응된 금속막의 제거시 제거되지 않고 남아 있게 된다. 이렇게 스페이서의 모트 부분에 남아 있는 실리사이드막은 소자 작동시 게이트전극과 소오스/드레인 접합의 누설 전류를 야기시키는 원인으로 작용하게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 리모트 플라즈마 어닐링 공정을 이용하여 스페이서 표면에 실리콘 확산을 억제하는 실리콘 확산방지막을 얇게 형성함과 동시에 게이트전극 및 소오스/드레인 접합 표면에 금속 실리사이드막을 형성하므로써 스페이서 표면의 실리콘 확산방지막에 의해 스페이서의 모트 부분에 발생하는 실리사이드막의 생성을 미연에 방지할 수 있는 반도체소자의 실리사이드막 제조방법을 제공하고자 한다.
이러한 목적을 달성하기 위하여 본 발명은 실리사이드막을 갖는 반도체소자의 제조 방법에 있어서, 실리콘 기판에 폴리실리콘으로 게이트전극을 형성하고, 게 이트전극 측벽에 질화물질로 스페이서를 형성하는 단계와, 게이트전극 및 스페이서를 마스크로 삼아 기판내에 도전형 불순물을 주입하여 소오스/드레인 접합을 형성하는 단계와, 기판 전면에 금속막을 증착하는 단계와, 기판 전면에 리모트 플라즈마 어닐링으로 스페이서의 표면 및 모트 부분에 실리콘 확산방지막을 형성함과 동시에 게이트전극 및 소오스/드레인 접합 표면에 금속 실리사이드막을 형성하는 단계와, 실리콘과 미반응된 금속을 제거하면서 실리콘 확산방지막을 제거하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 1 내지 도 5는 본 발명에 따른 반도체소자의 실리사이드막 제조 방법을 설명하기 위한 공정순서도이다.
도 1에 도시된 바와 같이 종래 기술과 동일하게 반도체기판으로서 실리콘 기판(10)에 소자의 활성 영역과 비활성 영역을 분리하는 소자분리막(12)을 형성하고, 기판에 LDD 구조의 모스 트랜지스터(20)를 형성한다. 즉, 모스 트랜지스터(20)의 제조 과정은 기판(10) 전면에 게이트산화막(미도시함)을 형성하고 그 위에 폴리실리콘이 패터닝된 게이트전극(22)을 형성한다. 그리고나서 소정의 도전형 불순물을 저농도로 이온 주입하여 게이트전극(22)의 에지에 셀프얼라인(self-align)된 LDD 영역(24)을 형성한다. LDD 영역(24)을 형성한 후에, 절연물질로서 질화물을 기판 전체에 증착하고, 이를 건식 식각 공정으로 식각하여 게이트전극(22)의 측벽에 스 페이서(26)를 형성한다. 이어서, 결과물 전면에 LDD 영역(24)과 동일한 도전형 불순물을 이온주입함으로써 스페이서(26)에 셀프얼라인된 소오스/드레인 접합(28)을 형성한다.
이와 같은 LDD 구조의 모스 트랜지스터(20)에 본 발명에 따른 실리사이드 공정을 실시한다.
도 2에 도시된 바와 같이, 트랜지스터(20)가 형성된 기판(10) 전면에 실리사이드 반응을 일으키는 금속(30)으로서, 티타늄(Ti)을 증착한다.
그 다음 도 3에 도시된 바와 같이, 기판 전면에 리모트 플라즈마 어닐링(Remote Plasma Annealing)을 실시하여 스페이서(26)의 표면 및 모트(moat) 부분에 얇은 실리콘 확산방지막(32)을 형성함과 동시에 게이트전극(22) 및 소오스/드레인 접합(28) 표면에 티타늄 실리사이드막(TiSix)(34)을 형성한다. 이때, 본 발명의 리모트 플라즈마 어닐링 조건은 700℃∼780℃의 온도에서 압력을 5∼15Torr로 한다. 플라즈마에 의해 주입되는 이온은 질소, 아르곤, 산소 중에서 어느 하나인 것이 바람직하나, 본 실시예에서는 질소(N2) 이온을 사용하였다.
본 발명은 이와 같은 리모트 플라즈마 어닐링 공정에 의해 스페이서(26) 표면 및 모트 부분에 질소(N2)가 풍부한 실리콘 확산방지막(32)이 형성된다. 이때, 실리콘 확산방지막(32)은 질소(N2) 이온이 하부 티타늄(Ti)과 반응한 티타늄질화막(TiN)이다. 그리고, 리모트 플라즈마 어닐링 공정에 의해 생성된 티타늄 실리사이드막(34)은 비저항이 높은 C49 형태를 갖는다.
그러므로, 본 발명은 스페이서(26)의 표면 및 모트 부분에 형성된 실리콘 확산방지막(32)에 의해 스페이서(26)의 실리콘(Si) 원자가 티타늄막(30) 쪽으로 확산되는 것을 막아 스페이서(26)의 모트 부분에서 발생하는 실리사이드막의 반응이 억제된다.
그 다음 도 4에 도시된 바와 같이, 게이트전극(22) 및 소오스/드레인 접합(28) 표면에 있는 실리사이드막(34)을 제외하고 실리콘과 미반응한 스페이서(26) 표면의 티타늄(30)을 제거하면서 실리콘 확산방지막(32)을 함께 제거한다. 이때, 티타늄(30) 및 실리콘 확산방지막(32)의 제거는 습식 식각공정으로 진행한다.
추가적으로 본 발명은 도 5에 도시된 바와 같이, 기판(10) 전면에 급속 열처리 어닐링(Rapid Thermal Annealing)을 910℃의 온도에서 실시함으로써 티타늄 실리사이드막(34)의 상변태를 일으켜서 실리사이드막의 비저항을 낮춘다. 이로 인해, 티타늄 실리사이드막(34)은 이전 어닐링에 의해 비저항이 높은 C49상을 갖지만, 후속 급속 열처리 어닐링 공정에 의해 비저항이 낮은 C54로 상 변태가 일어난다.
이상 설명한 바와 같이, 본 발명은 리모트 플라즈마 어닐링에 의해서 스페이서의 표면 및 모트 부분에 발생하는 실리콘의 확산을 억제하여 실리사이드막의 생성을 최대한 방지한다. 이로 인해 본 발명은 실리사이드화되지 않은 금속막 제거시 스페이서의 모트 부분에 잔류하는 금속(또는 실리사이드막)을 모두 제거하여 이 후 스페이서의 모트 부분에 잔류하는 실리사이드막에 의해 발생하는 게이트전극과 소오스/드레인 접합의 누설 전류 효과를 방지할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (4)
- 실리사이드막을 갖는 반도체소자의 제조 방법에 있어서,실리콘 기판에 폴리실리콘으로 게이트전극을 형성하고, 상기 게이트전극 측벽에 질화물질로 스페이서를 형성하는 단계;상기 게이트전극 및 스페이서를 마스크로 삼아 기판내에 도전형 불순물을 주입하여 소오스/드레인 접합을 형성하는 단계;상기 기판 전면에 금속막을 증착하는 단계;상기 기판 전면에 리모트 플라즈마 어닐링으로 상기 스페이서의 표면 및 모트 부분에 실리콘 확산방지막을 형성함과 동시에 게이트전극 및 소오스/드레인 접합 표면에 금속 실리사이드막을 형성하는 단계; 및상기 실리콘과 미반응된 금속을 제거하면서 상기 실리콘 확산방지막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 실리사이드막 제조방법.
- 제 1 항에 있어서, 상기 리모트 플라즈마 어닐링 조건은 700℃∼780℃의 온도에서 압력을 5∼15Torr로 하는 것을 특징으로 하는 반도체소자의 실리사이드막 제조방법.
- 제 1 항에 있어서, 상기 리모트 플라즈마에 의해 주입되는 이온은 질소, 아르곤, 산소 중에서 어느 하나인 것을 특징으로 하는 반도체소자의 실리사이드막 제 조방법.
- 제 1 항에 있어서, 상기 실리콘과 미반응된 금속을 제거하면서 상기 실리콘 확산방지막을 제거하는 단계 이후에,상기 기판 전면에 급속 열처리 어닐링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 실리사이드막 제조방법.
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