KR100348310B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 238000002844 melting Methods 0.000 claims abstract description 57
- 230000008018 melting Effects 0.000 claims abstract description 57
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 38
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 36
- 238000010438 heat treatment Methods 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 238000002955 isolation Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 고융점 금속 실리사이드막의 접합 깊이가 깊어짐에 따른 접합 누설 특성을 개선하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 반도체 기판의 전면에 고융점 금속막을 형성하는 단계와, 상기 반도체 기판을 1차로 열처리하여 고융점 금속막과 게이트 전극 및 반도체 기판의 계면에 고융점 금속 실리사이드막을 형성하는 단계와, 상기 게이트 전극 및 반도체 기판과 반응하지 않는 고융점 금속막을 제거하는 단계와, 상기 고융점 금속 실리사이드막을 포함한 반도체 기판의 전면에 비정질 폴리 실리콘막을 형성하는 단계와, 상기 반도체 기판에 2차 열처리 공정을 실시하여 고융점 금속 실리사이드막과 비정질 폴리 실리콘막의 계면에 고융점 금속 실리사이드막을 형성하는 단계와, 상기 고융점 금속 실리사이드막과 반응하지 않은 비정질 폴리 실리콘막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 접합 누설(junction leakage) 특성을 개선시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 크기가 감소함에 따라 게이트, 소오스 및 드레인영역 등의 면적이 감소하기 때문만 아니라, 소자의 크기를 줄임에 따라 소오스와 드레인 접합을 보다 얇게 할 필요가 있기 때문에 고저항 영역이 초래된다는 사실이 중요하다.
따라서 소오스와 드레인영역과 다결정 실리콘영역의 저항을 본질적으로 줄이는 방법은 이러한 영역의 접촉에 고융점 금속 실리사이드를 사용하는 것이다.
상기의 공정에서 노출된 실리콘과의 접촉이 일어날 때마다 고융점 금속막을 증착한 후 열처리하여 고융점 금속 실리사이드를 형성한다.
한편, 상기 공정에서 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 티탄(Ti) 등을 포함한 여러 가지 실리사이드가 이용되고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(11)의 필드 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.
이어, 상기 반도체 기판(11)의 액티브 영역에 게이트 절연막(13)을 개재하여 게이트 전극(14)을 형성하고, 상기 게이트 전극(14)의 양측면에 절연막 측벽(15)을 형성하며, 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 불순물 영역(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 Co 또는 Ti등의 고융점 금속막(17)을 증착한다.
도 1c에 도시한 바와 같이, 상기 고융점 금속막(17)이 증착된 반도체 기판(11)을 저온(약 500℃ 이하)에서 1차 열처리 공정을 실시하여 상기 게이트 전극(14) 및 소오스/드레인 불순물 영역(16)이 형성된 반도체 기판(11)의 표면에 고융점 금속 실리사이드막(18)을 형성한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(14) 및 반도체 기판(11)과 반응하지 않은 고융점 금속막(17)을 습식 식각으로 제거한다.
이어, 상기 고융점 금속막(18)이 형성된 반도체 기판(11)을 고온(약 700~800℃)에서 2차 열처리 공정을 실시하여 낮은 저항을 갖는 고융점 금속 실리사이드막(18)을 형성한다.
한편, 상기와 같이 고융점 금속 실리사이드막(18)을 1차와 2차로 나누어서 열처리하는 이유는 상기 고융점 금속 실리사이드막(18)을 형성하기 위하여 처음부터 고온으로 열처리 공정을 실시하면 고융점 금속 실리사이드막(18)이 원하지 않는 부분 즉, 절연막 측벽(15)에도 형성되기 때문에 저온에서 1차 열처리 공정을 실시한 후, 고온에서 2차 열처리 공정을 실시하여 낮은 저항을 갖는 고융점 금속 실리사이드막(18)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 1차와 2차의 열처리 공정에 의해 고융점 금속 실리사이드막을 형성함으로서 접합 깊이(junction depth)가 깊어져 스파이크(spike) 현상이 일어나 접합 누설 특성이 열화된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 고융점 금속 실리사이드막의 접합 깊이가 깊어짐에 따른 접합 누설 특성을 개선하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 게이트 절연막 24 : 게이트 전극
25 : 절연막 측벽 26 : 소오스/드레인 불순물 영역
27 : 고융점 금속막 28 : 고융점 금속 실리사이드막
29 : 비정질 폴리 실리콘막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 반도체 기판의 전면에 고융점 금속막을 형성하는 단계와, 상기 반도체 기판을 1차로 열처리하여 고융점 금속막과 게이트 전극 및 반도체 기판의 계면에 고융점 금속 실리사이드막을 형성하는 단계와, 상기 게이트 전극 및 반도체 기판과 반응하지 않는 고융점 금속막을 제거하는 단계와, 상기 고융점 금속 실리사이드막을 포함한 반도체 기판의 전면에 비정질 폴리 실리콘막을 형성하는 단계와, 상기 반도체 기판에 2차 열처리 공정을 실시하여 고융점 금속 실리사이드막과 비정질 폴리 실리콘막의 계면에 고융점 금속 실리사이드막을 형성하는 단계와, 상기 고융점 금속 실리사이드막과 반응하지 않은 비정질 폴리 실리콘막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(21)의 필드 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(22)을 형성한다.
이어, 상기 반도체 기판(21)의 액티브 영역에 게이트 절연막(23)을 개재하여 게이트 전극(24)을 형성하고, 상기 게이트 전극(24)의 양측면에 절연막 측벽(25)을 형성하며, 상기 게이트 전극(24) 양측의 반도체 기판(21) 표면내에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 불순물 영역(26)을 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 전극(24)을 포함한 반도체 기판(21)의 전면에 고융점 금속막(27)을 증착한다.
여기서 상기 고융점 금속막(27)으로는 Co, Ti, W, Mo중에서 적어도 어느 하나를 사용한다.
도 2c에 도시한 바와 같이, 상기 고융점 금속막(27)이 증착된 반도체 기판(21)을 저온(약 500℃ 이하)에서 1차 열처리 공정을 실시하여 상기 게이트 전극(24) 및 소오스/드레인 불순물 영역(26)이 형성된 반도체 기판(21)의 표면에 고융점 금속 실리사이드막(28)을 형성한다.
도 2d에 도시한 바와 같이, 상기 게이트 전극(24) 및 반도체 기판(21)과 반응하지 않은 고융점 금속막(27)을 습식 식각으로 제거한다.
이어, 상기 고융점 금속 실리사이드막(28)을 포함한 반도체 기판(21)의 전면에 비정질(amorphous) 폴리 실리콘막(29)을 형성한다.
이어, 상기 비정질 폴리 실리콘막(29)이 형성된 반도체 기판(21)을 고온(약 700~800℃)에서 2차 열처리 공정을 실시하여 낮은 저항을 갖는 고융점 금속 실리사이드막(28)을 형성한다.
도 2e에 도시한 바와 같이, 상기 고융점 금속 실리사이드막(28)과 반응하지 않은 비정질 폴리 실리콘막(29)을 제거한다.
여기서 상기 저온에서 열처리하여 고융점 금속 실리사이드막(28)을 1차로 형성한 후에 전면에 비정질 폴리 실리콘막(29)을 증착한 후에 고온에서 열처리를 실시하면 1차로 형성된 고융점 금속 실리사이드막(28)과 비정질 폴리 실리콘막(29)이 반응하여 낮은 저항을 갖는 고융점 금속 실리사이드막(28)이 형성됨으로서 종래 보다 접합 깊이가 낮아진다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 1차 열처리로 고융점 금속 실리사이드막을 형성하고, 전면에 비정질 실리콘을 증착한 후에 2차 열처리하여 고융점 금속 실리사이드막과 비정질 실리콘이 반응하여 낮은 저항을 갖는 고융점 금속 실리사이드막을 형성함으로서 접합 깊이가 얕아져 접합 누설 특성을 개선할 수 있다.
둘째, 2차 열처리에 의해 고융점 금속 실리사이드막을 형성할 때 발생하는 스파이크 현상을 방지할 수 있다.
Claims (3)
- 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;상기 게이트 전극을 포함한 반도체 기판의 전면에 고융점 금속막을 형성하는 단계;상기 반도체 기판을 1차로 열처리하여 고융점 금속막과 게이트 전극 및 반도체 기판의 계면에 고융점 금속 실리사이드막을 형성하는 단계;상기 게이트 전극 및 반도체 기판과 반응하지 않는 고융점 금속막을 제거하는 단계;상기 고융점 금속 실리사이드막을 포함한 반도체 기판의 전면에 비정질 폴리 실리콘막을 형성하는 단계;상기 반도체 기판에 2차 열처리 공정을 실시하여 고융점 금속 실리사이드막과 비정질 폴리 실리콘막의 계면에 고융점 금속 실리사이드막을 형성하는 단계;상기 고융점 금속 실리사이드막과 반응하지 않은 비정질 폴리 실리콘막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 1차 열처리는 2차 열처리보다 낮은 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 고융점 금속막은 Co, Ti, Mo, W중에서 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000016557A KR100348310B1 (ko) | 2000-03-30 | 2000-03-30 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000016557A KR100348310B1 (ko) | 2000-03-30 | 2000-03-30 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010094351A KR20010094351A (ko) | 2001-11-01 |
| KR100348310B1 true KR100348310B1 (ko) | 2002-08-09 |
Family
ID=19660230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000016557A KR100348310B1 (ko) | 2000-03-30 | 2000-03-30 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100348310B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039530A (ja) * | 1989-06-07 | 1991-01-17 | Matsushita Electron Corp | Ｍｏｓ電界効果トランジスタの製造方法 |
-
2000
- 2000-03-30 KR KR1020000016557A patent/KR100348310B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039530A (ja) * | 1989-06-07 | 1991-01-17 | Matsushita Electron Corp | Ｍｏｓ電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010094351A (ko) | 2001-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20000330 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20010924 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20020530 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20020729 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20020730 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20050621 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060619 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070622 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080619 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090624 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100624 Start annual number: 9 End annual number: 9 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |