KR20020032740A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 기판의 데미지를 방지하고, 수소 효과와 스트레스 효과에 의한 트랜지스터의 특성 열화를 방지하도록 한 반도체 소자의 제조방법에 관한 것으로서, 제 1 영역과 제 2 영역으로 나누어진 반도체 기판에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 제 1 영역과 제 2 영역에 게이트 절연막을 개재하여 게이트 전극을 각각 형성하는 단계와, 상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판의 제 2 영역에 질화 티타늄막을 형성하는 단계와, 상기 반도체 기판의 전면에 고융점 금속막을 형성하는 단계와, 상기 반도체 기판에 어닐 공정을 실시하여 상기 소오스/드레인 영역 및 게이트 전극의 표면에 금속 살리사이드막을 형성하는 단계와, 상기 게이트 전극과 반도체 기판에 반응하지 않는 고융점 금속막 및 질화 티타늄막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 안정적인 난-살리사이드(non-salicide) 영역을 형성하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 기하학적 크기가 감소함에 따라 게이트, 소오스및 드레인영역 등의 면적이 감소하기 때문만 아니라, 소자의 크기를 줄임에 따라 소오스와 드레인 접합을 보다 얇게 할 필요가 있기 때문에 고저항영역이 초래된다는 사실이 중요하다. 소오스와 드레인영역과 다결정 실리콘영역의 저항을 본질적으로 줄이는 방법은 이러한 영역의 접촉에 고융점 금속 실리사이드를 사용하는 것이다.
이 공정에서 노출된 실리콘과의 접촉이 일어날 때마다 고융점 금 속의 박막을 증착하고 가열하여 실리사이드를 형성한다.
이 공정에서 백금, 망간, 코발트, 티탄 등을 포함한 여러 가지 실리사이드가 이용되고 있다.
이 점은 측벽 공간이 게이트단을 정렬시키면서 소오스 및 드레인 영역과 게이트 실리사이드 영역이 동시에 형성되는 것이다, 이 자기정렬된 실리사이드 공정을 때때로 살리사이드라 한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 제 1 영역과 제 2 영역으로 나누어진 반도체 기판(11)의 일정영역에 소자 격리막(12)을 형성하고, 상기 제 1 영역 및 제 2 영역의 반도체 기판(11)상에 각각 게이트 절연막(13)을 개재하여 게이트 전극(14)을 형성한다.
여기서 상기 제 1 영역은 이후 금속 살리사이드막이 형성될 영역이고, 상기 제 2 영역은 금속 살리사이드막이 형성되지 않을 영역이다.
한편, 상기 소자 격리막(12)은 반도체 기판(11)에 소정깊이로 트랜치를 형성한 후, 상기 트랜치내에 절연물질을 매립하여 형성하는 STI(Shallow Trench Isolation)이다.
이어, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(14) 양측면에 절연막 측벽(15)을 형성한다.
그리고 상기 게이트 전극(14) 및 절연막 측벽(15)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 소오스/드레인 영역(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 산화막(17)을 형성하고, 포토 및 식각공정을 통해 제 1 영역의 산화막(17)만을 선택적으로 제거한다.
이어, 상기 산화막(17)의 식각중 발생한 이물질을 제거하기 위해 크리닝(cleaning) 공정을 실시하고, 상기 반도체 기판(11)의 전면에 코발트(Co)막(18)을 형성한다.
한편, 상기 산화막(17)은 상기 코발트막(18)을 증착하기 전에 실시하는 크리닝 공정에 의해 산화막(17)이 손실될 우려가 많기 때문에 1000Å 두께 이상으로 형성한다.
여기서 살리사이드막 블록층으로 사용되는 상기 산화막(17) 대신에 질화막을 사용하는 경우 질화막의 증착 과정중 발생하는 수소(Hydrogen) 효과와 스트레스(stress) 등으로 인하여 트랜지스터의 특성을 악화시킬 우려가 있다.
또한, 살리사이드 블록층으로 질화막 또는 산화막을 사용할 때는 PETEOS 등을 증착하지 못하는데, 이는 플라즈마 데미지(plasma damage)로 인하여 트랜지스터 특성 및 게이트 사화막의 특성 악화를 가져오기 때문이다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(11)에 열처리 공정을 실시하여 상기 노출된 반도체 기판(11) 및 게이트 전극(14)의 실리콘(Si)과 코발트막(18)의 코발트를 반응시키어 코발트 실리사이드막(19)을 형성한다.
이어, 상기 반도체 기판(11) 및 게이트 전극(14)과 반응하지 않는 코발트막(18)을 습식식각으로 제거하고, 상기 산화막(17)을 제거한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 살리사이드 블록층으로 산화막을 두껍게 형성하는 경우 산화막의 식각시 오버에치(over etch)에 의해 기판에 데미지가 발생한다.
둘째, 두껍게 증착되는 산화막에 의해 살리사이드 영역과 난-살리사이드 영역간에 토폴리지(topology)차이가 발생한다.
셋째, 산화막 대신에 질화막을 사용하는 경우 질화막 증착시 질소 효과와 스트레스로 인하여 트랜지스터의 특성을 열화시킨다.
넷째, 질화막 또는 산화막을 증착할 경우 비소 비활성 및 TED(Transient Enhanced Diffusion) 효과로 인하여 트랜지스터의 채널 농도 프로파일을 변하게 하고 이에 따라 트랜지스터의 RSCE(Reverse Short Channel Effect) 및 SCE(Short Channel Effect) 특성이 악화되므로 PETEOS나 PE나이트라이드 등을 증착할 수 없다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 기판의 데미지를 방지하고, 수소 효과와 스트레스 효과에 의한 트랜지스터의 특성 열화를 방지하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 게이트 절연막 24 : 게이트 전극
25 : 절연막 측벽 26 : 소오스/드레인 영역
27 : 질화 티타늄막 28 : 고융점 금속막
29 : 금속 살리사이드막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 제 1 영역과 제 2 영역으로 나누어진 반도체 기판에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 제 1 영역과 제 2 영역에 게이트 절연막을 개재하여 게이트 전극을 각각 형성하는 단계와, 상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판의 제 2 영역에 질화 티타늄막을 형성하는 단계와, 상기 반도체 기판의 전면에 고융점 금속막을 형성하는 단계와, 상기 반도체 기판에 어닐 공정을 실시하여 상기 소오스/드레인 영역 및 게이트 전극의 표면에 금속 살리사이드막을 형성하는 단계와, 상기 게이트 전극과 반도체 기판에 반응하지 않는 고융점 금속막 및 질화 티타늄막을 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 제 1 영역과 제 2 영역으로 나누어진 반도체 기판(21)의 일정영역에 소자 격리막(22)을 형성하고, 상기 제 1 영역 및 제 2 영역의 반도체 기판(21)상에 각각 게이트 절연막(23)을 개재하여 게이트 전극(24)을 형성한다.
여기서 상기 제 1 영역은 이후 금속 살리사이드막이 형성될 영역이고, 상기 제 2 영역은 금속 살리사이드막이 형성되지 않을 영역이다.
한편, 상기 소자 격리막(22)은 반도체 기판(21)에 소정깊이로 트랜치를 형성한 후, 상기 트랜치내에 절연물질을 매립하여 형성하는 STI(Shallow Trench Isolation)이다.
이어, 상기 게이트 전극(24)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(24) 양측면에 절연막 측벽(25)을 형성한다.
그리고 상기 게이트 전극(24) 및 절연막 측벽(25)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(24) 양측의 반도체 기판(21) 표면내에 소오스/드레인 영역(26)을 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 전극(24)을 포함한 반도체 기판(21)의 전면에 질화 티타늄(TiN)막(27)을 100 ~ 300Å 두께로 증착한다.
여기서 상기 질화 티타늄막(27)의 하부에 산화막을 50 ~ 100Å 두께로 형성한 후 질화 티타늄막을 형성할 수도 있다.
도 2c에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 제 1 영역에 형성된 질화 티타늄막(27)을 선택적으로 제거하고, 상기 반도체 기판(21)의 전면에 코발트(Co) 또는 티타늄(Ti) 등의 고융점 금속막(28)을 증착한다.
도 2d에 도시한 바와 같이, 상기 반도체 기판(21)에 RTP 어닐 공정을 실시하여 노출한 반도체 기판(21)의 표면 즉 소오스/드레인 영역(26)의 표면 및 게이트 전극(24)의 표면에 고융점 금속막(28)의 금속 이온과 반도체 기판(21)의 실리콘 이온을 반응시키어 금속 살리사이드막(29)을 형성한다.
한편, 상기 금속 살리사이드막(29)의 형성시 질화 티타늄막(27)에 마스킹되어 있는 제 2 영역은 금속 이온 또는 실리콘 이온의 확산의 베리어(barrier) 역할을 하고 있으므로 금속 살리사이드막이 형성되지 않는다.
이어, 상기 반도체 기판(21) 및 게이트 전극(24)과 반응하지 않는 고융점 금속막(28) 및 질화 티타늄막(27)을 제거한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 질화 티타늄막을 살리사이드 블록층으로 사용함으로서 얇은 질화 티타늄막에 의해 식각시 기판의 데미지를 방지할 수 있다.
둘째, 낮은 온도에서 질화 티타늄막을 증착할 수 있음으로 트랜지스터의 RSCE와 SCE 등의 악화를 방지할 수 있다.
셋째, 질화막의 증착시 발생하는 수소 효과 및 스트레스에 의한 트랜지스터의 특성 열화를 방지할 수 있다.
넷째, 질화 티타늄막의 하부에 얇은 산화막을 형성함으로서 산화막과의 선택비로 인하여 얇은 두께의 질화 티타늄막을 증착하여 안정적인 정션 리키지 특성을 확보할 수 있다.
Claims (3)
- 제 1 영역과 제 2 영역으로 나누어진 반도체 기판에 소자 격리막을 형성하는 단계;상기 반도체 기판의 제 1 영역과 제 2 영역에 게이트 절연막을 개재하여 게이트 전극을 각각 형성하는 단계;상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 단계;상기 반도체 기판의 제 2 영역에 질화 티타늄막을 형성하는 단계;상기 반도체 기판의 전면에 고융점 금속막을 형성하는 단계;상기 반도체 기판에 어닐 공정을 실시하여 상기 소오스/드레인 영역 및 게이트 전극의 표면에 금속 살리사이드막을 형성하는 단계;상기 게이트 전극과 반도체 기판에 반응하지 않는 고융점 금속막 및 질화 티타늄막을 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질화 티타늄막은 100 ~ 300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질화 티타늄막의 하부에 산화막을 50 ~ 100Å 두께로 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000063368A KR20020032740A (ko) | 2000-10-27 | 2000-10-27 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000063368A KR20020032740A (ko) | 2000-10-27 | 2000-10-27 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020032740A true KR20020032740A (ko) | 2002-05-04 |
Family
ID=19695702
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Country Status (1)
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|---|---|
| KR (1) | KR20020032740A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100950890B1 (ko) * | 2003-01-21 | 2010-04-06 | 매그나칩 반도체 유한회사 | 반도체소자의 살리사이드 형성방법 |
-
2000
- 2000-10-27 KR KR1020000063368A patent/KR20020032740A/ko not_active Application Discontinuation
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