KR20030044145A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20030044145A KR20030044145A KR1020010074735A KR20010074735A KR20030044145A KR 20030044145 A KR20030044145 A KR 20030044145A KR 1020010074735 A KR1020010074735 A KR 1020010074735A KR 20010074735 A KR20010074735 A KR 20010074735A KR 20030044145 A KR20030044145 A KR 20030044145A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- semiconductor device
- manufacturing
- silicon
- gate electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 238000000034 method Methods 0.000 claims abstract description 110
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 51
- 239000010703 silicon Substances 0.000 claims abstract description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 38
- 238000010438 heat treatment Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 21
- 239000007789 gas Substances 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 10
- 125000001475 halogen functional group Chemical group 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 239000000654 additive Substances 0.000 claims description 2
- 230000000996 additive effect Effects 0.000 claims description 2
- 239000013043 chemical agent Substances 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 10
- 238000009413 insulation Methods 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자의 저항 특성을 개선하기 위해 적용되는 실리사이드층을 형성할 때, 게이트 산화막을 패터닝 한 후 소오스/드레인 접합부가 형성될 영역에 선택적 실리콘 에피층 성장법으로 실리콘 에피층을 성장시키는 동안 실리콘 에피층의 측면 성장에 의해 게이트 산화막 상에도 실리콘 에피층이 성장되고, 성장된 에피층을 게이트 전극으로 사용하므로, 이후 실리사이드 공정을 통해 형성되는 금속-실리사이드층이 단결정 실리콘으로 된 소오스/드레인 접합부 및 단결정 실리콘으로 된 게이트 전극의 표면에 형성되므로, 금속-실리사이드층의 저항 특성이 개선되어, 게이트 전극의 면저항 특성 및 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 제조 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 실리사이드 공정을 통해 형성되는 금속-실리사이드층을 단결정 실리콘으로 된 소오스/드레인 접합부 및 단결정 실리콘으로 된 게이트 전극의 표면에 형성하므로, 금속-실리사이드층의 저항 특성이 개선되어, 게이트 전극의 면저항 특성 및 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 소형화, 고속화되어 감에 따라 트랜지스터의 게이트 전극으로 더욱 낮은 저항을 갖는 도전성 물질을 필요로 하고 있으며, 또한 소오스/드레인 접합부에서의 낮은 콘택 저항을 요구하고 있다. 게이트 전극의 저항 및 소오스/드레인 접합부의 콘택 저항을 낮추기 위한 하나의 방안으로 게이트 전극의 표면 및 소오스/드레인 접합부의 표면에 실리사이드층을 형성시키고 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 실리콘 기판(11)에 소자 분리층(12)을 형성하여 액티브 영역을 정의(define)한다. NMOS 소자 혹은 PMOS 소자를 형성시키기 위한 웰 이온 주입 공정을 실시한 후, 산화층 형성 공정, 폴리실리콘층 형성 공정 및 게이트 패터닝 공정을 실시하여 액티브 영역의 실리콘 기판(11)상에 게이트 산화층(13) 및폴리실리콘 게이트 전극(14)을 형성한다.
도 1b를 참조하면, LDD 이온 주입 공정 및 헤일로(halo) 이온 주입 공정을 실시하여 폴리실리콘 게이트 전극(14) 양측의 실리콘 기판(11)에 LDD 이온 주입층(15) 및 헤일로 이온 주입층(16)을 형성한다.
도 1c를 참조하면, 게이트 폴리 산화공정, 스페이서용 절연층 형성 공정 및 스페이서 식각 공정을 실시하여, 폴리실리콘 게이트 전극(14) 양측벽에 버퍼 산화층(17) 및 절연 스페이서층(18)을 형성한다. 이후, 소오스/드레인 이온 주입 공정을 실시하여 소오스/드레인 접합부(19)를 형성한다.
도 1d를 참조하면, 폴리실리콘 게이트 전극(14) 및 소오스/드레인 접합부(19)가 형성된 전체구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 폴리실리콘 게이트 전극(14)의 표면 및 소오스/드레인 접합부(19)의 표면 각각에 금속-실리사이드층(100)을 형성한다.
최근, 0.25㎛ CMOS 테크날리지(technology)에서는 저 전력 및 고속의 소자 구현이 중요한데, 금속-실리사이드층이 적용된 게이트의 면저항은 게이트 선폭이 감소할 수록 증가되며, 0.2㎛ 이하의 선폭에서부터는 지수 함수적으로 급격히 증가한다. 0.2㎛ 이하의 선폭을 가지는 소자에서는 주로 실리사이드용 금속으로 코발트(Co)를 사용하여 코발트-실리사이드층을 적용하고 있으나, 소오스/드레인 접합부와 같이 단결정 실리콘 기판에 형성되는 코발트-실리사이드층의 경우에는 열안정성이 850℃ 이상의 온도에서도 보장이 되나, 게이트 전극과 같이 폴리실리콘에 형성되는 코발트-실리사이드층의 경우에는 700℃ 이상의 열 공정에서 부터 저항이 증가하며, 특히 선폭이 좁은 경우에 저항이 크게 증가하는 문제가 있어 후속의 열공정 진행에 많은 제약이 따른다. 후속 공정은 금속 배선과의 절연을 위한 것으로, 주로 저압의 화학기상증착(CVD)법을 이용한 산화막 또는 질화막 형성 공정과 상압의 화학기상증착법을 이용한 BPSG(Boron-Phosphorous Doped Silica Glass)막 증착과 후속 어닐링(annealing)인데, 저압 화학기상증착법은 산화막 또는 질화막을 증착할 때 650℃ ~ 750℃의 온도에서 약 2시간 이상 진행되며, BPSG막 증착 후 어닐링 공정 또한 약 800℃의 온도에서 이루어지기 때문에 기 형성된 코발트-실리사이드층의 특성을 악화시키게 된다. 이러한 문제는 코발트-실리사이드층의 그레인 사이즈(grain size)보다 게이트 선폭이 같거나 작아지게 되면 코발트-실리사이드층에 응집 작용(agglomeration)이 일어나면서 게이트의 면저항이 급격히 증가하게 되며, 폴리실리콘의 그레인이 작을 경우 더 크게 발생하게 된다.
따라서, 본 발명은 실리사이드 공정을 통해 형성되는 금속-실리사이드층을 단결정 실리콘으로 된 소오스/드레인 접합부 및 단결정 실리콘으로 된 게이트 전극의 표면에 형성하므로, 금속-실리사이드층의 저항 특성이 개선되어, 게이트 전극의 면저항 특성 및 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 실리콘 기판에 게이트 산화층을 형성한 후, 마스크 공정 및 식각 공정으로 상기 게이트 산화층을 패터닝 하는 단계; 선택적 실리콘 에피층 성장 공정을 진행하여 상기 패터닝된 게이트 산화층을 포함한 전체 구조상에 실리콘 에피층을 형성하는 단계; 상기 실리콘 에피층의 일부분을 식각 하여 상기 게이트 산화층 상에 실리콘 에피텍셜 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측벽에 절연 스페이서층을 형성한 후, 소오스/드레인 접합부를 형성하는 단계; 및 상기 게이트 전극 및 상기 접합부를 포함한 전체 구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 상기 게이트 전극의 표면 및 상기 접합부의 표면 각각에 금속-실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 실리콘 기판12, 22: 소자 분리층
13, 23: 게이트 산화층14: 폴리실리콘 게이트 전극
240: 실리콘 에피층24: 실리콘 에피텍셜 게이트 전극
15, 25: LDD 이온 주입층16, 26: 헤일로 이온 주입층
17, 27: 버퍼 산화층18, 28: 절연 스페이서층
19, 29: 소오스/드레인 접합부100, 200: 금속-실리사이드층
300: 포토레지스트 패턴
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 실리콘 기판(21)에 소자 분리층(22)을 형성하여 액티브 영역을 정의(define)한다. NMOS 소자 혹은 PMOS 소자를 형성시키기 위한 웰 이온 주입 공정을 실시한 후, 산화층 형성 공정을 실시하여 액티브 영역의 실리콘기판(21)상에 게이트 산화층(23)을 형성한다. 게이트 산화층(23) 상에 포토레지스트 패턴(300)을 형성한다.
상기에서, 게이트 산화층(23)은 50Å ~ 150Å의 두께로 형성한다. 포토레지스트 패턴(300)은 채널 영역이 덮이도록(close) 형성하며, 후속 식각 공정시의 식각 손상(etch damage)을 고려하여 실제 채널 영역의 크기보다 20Å ~ 200Å 더 크게 덮이도록 하는 것이 바람직하다.
도 2b를 참조하면, 포토레지스트 패턴(300)을 식각 마스크로 한 식각 공정으로 게이트 산화층(23)을 패터닝한 후, 포토레지스트 패턴(300)을 제거한다. 선택적 실리콘 에피층 성장 공정을 진행하면 소오스/드레인 접합부가 형성될 실리콘 기판(21)으로 부터 성장이 시작되며, 게이트 산화층(23) 위로도 측면 성장이 이루어지고, 예정된 게이트 전극의 두께까지 성장 공정을 계속 진행하여 실리콘 에피층(240)을 형성한다.
상기에서, 게이트 산화층(23)의 식각 공정은 건식 식각이나 습식 식각 어느 것을 적용하여도 무방하지만, 소오스/드레인 접합부가 형성될 실리콘 기판(21) 표면의 식각 손상을 최소화하기 위하여 습식 식각을 적용하는 것이 바람직하다. 습식 식각시 HF 계열의 식각 화학제(etch chemical)를 사용한다.
선택적 실리콘 에피층 성장 공정은 다음과 같이 진행된다.
먼저 성장 공정 전처리 단계로 HF 계열의 화학제를 사용하여 자연 산화막을 제거한 후, 수소 어닐링 공정을 통해 실리콘 에피층이 성장될 실리콘 기판(21)을 수소로 패시베이션(passivation)시킨다. 수소 어닐링 공정은 800℃ ~ 1000℃의 온도 범위에서 H2를 분당 1 liter ~ 2 liter를 흘리며 약 10초 ~ 5분 동안 진행한다. 이후 공정 온도를 650℃ ~ 900℃로 하고, 압력을 10mtorr ~ 10torr로 하며, 이러한 조건에서 실리콘 소오스 가스로 SiH4Cl2가스를 40cc/min ~ 800cc/min으로, 첨부 가스로 HCl 가스를 10cc/min ~ 200cc/min으로 흘려주어 실리콘 에피층(240)을 1000Å ~ 3000Å의 두께로 성장시킨다.
한편, 실리콘 소오스 가스로 SiH4Cl2가스뿐만 아니라 SiH4가스 및 Si2H6가스중 적어도 어느 하나를 사용할 수 있으며, 선택적 성장률을 높이기 위하여 첨가 가스로 HCl 가스 대신에 Cl2가스를 사용할 수 있다.
도 2c를 참조하면, 게이트 마스크 공정 및 게이트 패터닝 공정을 진행하여 게이트 산화층(23) 상에 실리콘 에피텍셜 게이트 전극(24)을 형성한다. LDD 이온 주입 공정 및 헤일로(halo) 이온 주입 공정을 실시하여 실리콘 에피텍셜 게이트 전극(24) 양측의 실리콘 기판(21)에 LDD 이온 주입층(25) 및 헤일로 이온 주입층(26)을 형성한다.
도 2d를 참조하면, 게이트 폴리 산화공정, 스페이서용 절연층 형성 공정 및 스페이서 식각 공정을 실시하여, 실리콘 에피텍셜 게이트 전극(24) 양측벽에 버퍼 산화층(27) 및 절연 스페이서층(28)을 형성한다. 이후, 소오스/드레인 이온 주입 공정을 실시하여 소오스/드레인 접합부(29)를 형성한다.
도 2e를 참조하면, 실리콘 에피텍셜 게이트 전극(24) 및 소오스/드레인 접합부(29)가 형성된 전체구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 실리콘 에피텍셜 게이트 전극(24)의 표면 및 소오스/드레인 접합부(29)의 표면 각각에 금속-실리사이드층(200)을 형성한다.
상기에서, 금속-실리사이드층(200)은 코발트(Co)를 50Å ~ 150Å의 두께로 증착한 후, 급속 열처리(RTP) 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 1차 열처리 공정을 진행하고, 1차 열처리 공정 후에 미반응된 물질을 제거하기 위하여 SC-1과 SC-2 화학제로 선택적 식각 공정을 진행하고, 급속 열처리(RTP) 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 2차 열처리 공정을 진행하여 형성한다. SC-1 화학제는 NH4OH, H2O2및 DI의 혼합 용액이고, SC-2 화학제는 HCl, H2O2및 DI의 혼합 용액이다.
한편, 실리사이드용 금속층을 증착한 후에 캡핑층(capping layer)으로 Ti 또는 TiN을 증착할 수 있다. Ti는 80Å ~ 150Å의 두께로, TiN는 150Å ~ 300Å의 두께로 증착한다.
상기한 본 발명의 방법으로 형성되는 금속-실리사이드층(200)은 단결정 실리콘인 에피텍셜 실리콘으로 게이트 전극(24)이 형성되기 때문에 그 위에 형성되는 금속-실리사이드층(200)의 열적 안정성이 확보되어 금속-실리사이드층(200)의 저항 특성이 좋아지며, 후속 열 공정에 대한 온도 선택의 폭이 넓어진다. 또한, 소오스/드레인 접합부(29) 상에 형성되는 금속-실리사이드층(200) 역시 단결정 실리콘인실리콘 기판 상에 형성되기 때문에 열적 안정성이 확보되어 소오스/드레인 접합부(29)의 누설 전류 특성이 개선된다.
상술한 바와 같이, 본 발명은 실리사이드 공정을 통해 형성되는 금속-실리사이드층을 단결정 실리콘으로 된 소오스/드레인 접합부 및 단결정 실리콘으로 된 게이트 전극의 표면에 형성하므로, 금속-실리사이드층의 저항 특성이 개선되어, 게이트 전극의 면저항 특성 및 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있다.
Claims (18)
- 실리콘 기판에 게이트 산화층을 형성한 후, 마스크 공정 및 식각 공정으로 상기 게이트 산화층을 패터닝하는 단계;선택적 실리콘 에피층 성장 공정을 진행하여 상기 패터닝된 게이트 산화층을 포함한 전체 구조상에 실리콘 에피층을 형성하는 단계;상기 실리콘 에피층의 일부분을 식각 하여 상기 게이트 산화층 상에 실리콘 에피텍셜 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측벽에 절연 스페이서층을 형성한 후, 소오스/드레인 접합부를 형성하는 단계;상기 게이트 전극 및 상기 접합부를 포함한 전체 구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 상기 게이트 전극의 표면 및 상기 접합부의 표면 각각에 금속-실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 산화층은 50Å ~ 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 산화층의 식각 공정은 건식 식각 및 습식 식각중 어느 하나를 적용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 산화층의 식각 공정은 HF 계열의 식각 화학제를 이용한 습식 식각을 적용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 산화층을 식각할 때, 실제 채널 영역의 크기보다 20Å ~ 200Å 더 크게 패터닝하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 선택적 실리콘 에피층 성장 공정 전에 HF 계열의 화학제를 사용하여 자연 산화막을 제거하는 단계와, 수소 어닐링 공정을 통해 실리콘 에피층이 성장될 실리콘 기판을 수소로 패시베이션 시키는 단계를 더 추가하는 것을 특징으로 하는반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 수소 어닐링 공정은 800℃ ~ 1000℃의 온도 범위에서 H2를 분당 1 liter ~ 2 liter를 흘리며 약 10초 ~ 5분 동안 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 선택적 실리콘 에피층 성장 공정은 공정 온도를 650℃ ~ 900℃로 하고, 압력을 10mtorr ~ 10torr로 하며, 이러한 조건에서 실리콘 소오스 가스로 SiH4Cl2가스를 40cc/min ~ 800cc/min으로, 첨부 가스로 HCl 가스를 10cc/min ~ 200cc/min으로 흘려주어 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 실리콘 소오스 가스는 상기 SiH4Cl2가스뿐만 아니라 SiH4가스 및 Si2H6가스중 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 첨가 가스는 상기 HCl 가스 대신에 Cl2가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘 에피층은 1000Å ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연 스페이서층 형성 전에 LDD 이온 주입 공정 및 헤일로 이온 주입 공정을 실시하여 상기 게이트 전극 양측의 상기 실리콘 기판에 LDD 이온 주입층 및 헤일로 이온 주입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속-실리사이드층은 코발트를 사용하여 50Å ~ 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 1차 열처리 공정은 급속 열처리 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 선택적 식각 공정은 상기 1차 열처리 공정 후에 미반응된 물질을 제거하기 위하여 SC-1과 SC-2 화학제를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 2차 열처리 공정은 급속 열처리 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드용 금속층 증착 후에 캡핑층으로 Ti 또는 TiN을 증착하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 Ti는 80Å ~ 150Å의 두께로 증착하고, 상기 TiN는 150Å ~ 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010074735A KR20030044145A (ko) | 2001-11-28 | 2001-11-28 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010074735A KR20030044145A (ko) | 2001-11-28 | 2001-11-28 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030044145A true KR20030044145A (ko) | 2003-06-09 |
Family
ID=29571914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010074735A KR20030044145A (ko) | 2001-11-28 | 2001-11-28 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030044145A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642986B1 (ko) * | 2005-03-30 | 2006-11-10 | 이평범 | 오존 용해 산화 장치를 이용한 고도 수 처리장치 |
| US7998810B2 (en) | 2008-06-30 | 2011-08-16 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having stacked gate electrodes |
-
2001
- 2001-11-28 KR KR1020010074735A patent/KR20030044145A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642986B1 (ko) * | 2005-03-30 | 2006-11-10 | 이평범 | 오존 용해 산화 장치를 이용한 고도 수 처리장치 |
| US7998810B2 (en) | 2008-06-30 | 2011-08-16 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having stacked gate electrodes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6087234A (en) | Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction | |
| US20210234035A1 (en) | Transistor manufacturing method and gate-all-around device structure | |
| US8148272B2 (en) | Application of millisecond heating source for surface treatment | |
| CN108615731B (zh) | 一种半导体器件及其制造方法 | |
| KR20030062228A (ko) | 자기 정합 콘택 식각용 실리사이드 게이트 스택을형성하기 위한 방법 | |
| KR20030057889A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| US7244642B2 (en) | Method to obtain fully silicided gate electrodes | |
| JP3923218B2 (ja) | 半導体装置の製造方法 | |
| US6803289B1 (en) | Bipolar transistor and method for making the same | |
| KR20030044145A (ko) | 반도체 소자의 제조 방법 | |
| JP2002222813A (ja) | Ｍｏｓデバイス用の隆起ソース／ドレーン（ｓ／ｄ）の製造方法 | |
| US7118976B2 (en) | Methods of manufacturing MOSFETs in semiconductor devices | |
| KR20000054890A (ko) | 선택적 에피택셜 성장에 의한 전계효과 트랜지스터 형성방법 | |
| KR20040007949A (ko) | 반도체 소자의 제조 방법 | |
| KR100525912B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100443793B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100412194B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100437829B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100400782B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100853459B1 (ko) | 반도체소자의 콘택저항 감소 방법 | |
| KR20030050792A (ko) | 반도체 소자의 제조방법 | |
| KR100478479B1 (ko) | 모스 트랜지스터 제조 방법 | |
| KR20020032740A (ko) | 반도체 소자의 제조방법 | |
| KR20050009497A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR20030085628A (ko) | 반도체 씨모스 로직 디바이스의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |