JP2002222813A - Ｍｏｓデバイス用の隆起ソース／ドレーン（ｓ／ｄ）の製造方法 - Google Patents
Ｍｏｓデバイス用の隆起ソース／ドレーン（ｓ／ｄ）の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ＭＯＳデバイス用の隆起ソース／ドレーン
（Ｓ／Ｄ）の製造方法である。 【解決手段】基板上にゲート開口部とソース／ドレーン
開口部を有する第一絶縁層２２を形成し、第一絶縁層上
にＬＤＤレジストマスクを形成し、基板に軽くドープし
た第一ドレーン領域３４を形成すべくソース／ドレーン
開口部を通じてイオンを打ち込む。次に、ゲート開口部
とソース／ドレーン開口部内で基板上に第一誘電層３８
を形成する。ゲート開口部にゲート４６を形成し、ソー
ス／ドレーン開口部内に隆起ソース／ドレーン（Ｓ／
Ｄ）ブロック４０，４２を形成する。スペーサブロック
開口部を通じてイオンを打ち込むことにより第二のＬＤ
Ｄ領域５０を形成する。隆起ソース／ドレーン（Ｓ／
Ｄ）ブロックにプラグ開口部を形成し、プラグ開口部内
に接点プラグ６２を形成する。本発明の第一及び第二の
ＬＤＤ、接点プラグ及び隆起Ｓ／Ｄ領域は単チャンネル
効果（ＳＣＥ）を減少させる。
（Ｓ／Ｄ）の製造方法である。 【解決手段】基板上にゲート開口部とソース／ドレーン
開口部を有する第一絶縁層２２を形成し、第一絶縁層上
にＬＤＤレジストマスクを形成し、基板に軽くドープし
た第一ドレーン領域３４を形成すべくソース／ドレーン
開口部を通じてイオンを打ち込む。次に、ゲート開口部
とソース／ドレーン開口部内で基板上に第一誘電層３８
を形成する。ゲート開口部にゲート４６を形成し、ソー
ス／ドレーン開口部内に隆起ソース／ドレーン（Ｓ／
Ｄ）ブロック４０，４２を形成する。スペーサブロック
開口部を通じてイオンを打ち込むことにより第二のＬＤ
Ｄ領域５０を形成する。隆起ソース／ドレーン（Ｓ／
Ｄ）ブロックにプラグ開口部を形成し、プラグ開口部内
に接点プラグ６２を形成する。本発明の第一及び第二の
ＬＤＤ、接点プラグ及び隆起Ｓ／Ｄ領域は単チャンネル
効果（ＳＣＥ）を減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は、全体として、半導
体デバイスの製造、より具体的には、ＣＭＯＳデバイス
内でドープされた領域に隆起接点(elevated contact)を
製造することに関する。
体デバイスの製造、より具体的には、ＣＭＯＳデバイス
内でドープされた領域に隆起接点(elevated contact)を
製造することに関する。
【０００２】
【従来の技術】近年、半導体産業は急速な速さで進歩し
ている。高性能集積回路又はウェハの高密度パッケージ
を実現するため、超大規模集積回路（ＵＬＳＩ）の技術
分野にて半導体デバイスの寸法は以前よりも益々小型化
している。
ている。高性能集積回路又はウェハの高密度パッケージ
を実現するため、超大規模集積回路（ＵＬＳＩ）の技術
分野にて半導体デバイスの寸法は以前よりも益々小型化
している。
【０００３】集積回路は、１つのウェハの特定の面積内
に何百万個以上ものデバイスと、所望の機能を果たし得
るようにこれらのデバイスを接続する電気接続構造体と
を含む。典型的なデバイスの１つは、金属酸化物半導体
電界効果型トランジスタ（ＭＯＳＦＥＴ）である。この
ＭＯＳＦＥＴは、従来から半導体技術にて広く使用され
ている。集積回路の傾向として、ＭＯＳＦＥＴの製造
は、その製造のため種々の問題に直面する。ホットキャ
リア注入に関する典型的な問題点は、軽くドープしたド
レーン（ＬＤＤ）構造体を開発することで解決されてい
る。
に何百万個以上ものデバイスと、所望の機能を果たし得
るようにこれらのデバイスを接続する電気接続構造体と
を含む。典型的なデバイスの１つは、金属酸化物半導体
電界効果型トランジスタ（ＭＯＳＦＥＴ）である。この
ＭＯＳＦＥＴは、従来から半導体技術にて広く使用され
ている。集積回路の傾向として、ＭＯＳＦＥＴの製造
は、その製造のため種々の問題に直面する。ホットキャ
リア注入に関する典型的な問題点は、軽くドープしたド
レーン（ＬＤＤ）構造体を開発することで解決されてい
る。
【０００４】トランジスタが益々小型化するのに伴っ
て、短チャンネル効果（ＳＣＥ）が顕著となる。この短
チャンネル効果（ＳＣＥ）を軽減するため隆起ソース／
ドレーン（Ｓ／Ｄ）を形成するという課題がある。
て、短チャンネル効果（ＳＣＥ）が顕著となる。この短
チャンネル効果（ＳＣＥ）を軽減するため隆起ソース／
ドレーン（Ｓ／Ｄ）を形成するという課題がある。
【０００５】上述した種々の欠点を解決することが重要
であることは、関連する特許及び技術文献に記載された
ように、この主題を目的として広範囲に亙る技術的開発
が為されていることから明らかである。特許文献におけ
る最も近く且つより関連すると思われる技術的開発は、
Ｗ層及び化学的機械研磨による自動整列した隆起Ｓ／Ｄ
を形成する方法を教示する米国特許第５，８０４，８４
６号（フーラー（Ｆｕｌｌｅｒ））を検討することによ
り確認することができる。
であることは、関連する特許及び技術文献に記載された
ように、この主題を目的として広範囲に亙る技術的開発
が為されていることから明らかである。特許文献におけ
る最も近く且つより関連すると思われる技術的開発は、
Ｗ層及び化学的機械研磨による自動整列した隆起Ｓ／Ｄ
を形成する方法を教示する米国特許第５，８０４，８４
６号（フーラー（Ｆｕｌｌｅｒ））を検討することによ
り確認することができる。
【０００６】米国特許第５，４２２，２８９号（ピエー
ス（Ｐｉｅｒｃｅ））には、ポリシリコン層を化学的機
械研磨（ＣＭＰ）することにより形成された隆起ソース
／ドレーン（Ｓ／Ｄ）が示されている。
ス（Ｐｉｅｒｃｅ））には、ポリシリコン層を化学的機
械研磨（ＣＭＰ）することにより形成された隆起ソース
／ドレーン（Ｓ／Ｄ）が示されている。
【０００７】米国特許第６，０１５，７２７号（ヴァン
ラス（Ｗａｎｌａｓｓ））には、ダマシンソース／ドレ
ーン（Ｓ／Ｄ）法が教示されている。米国特許第５，８
５１，８８３号（ガードナー（Ｇａｒｄｎｅｒ）ら）に
は、化学的機械研磨（ＣＭＰ）ゲート及びＳ／Ｄ法が記
載されている。
ラス（Ｗａｎｌａｓｓ））には、ダマシンソース／ドレ
ーン（Ｓ／Ｄ）法が教示されている。米国特許第５，８
５１，８８３号（ガードナー（Ｇａｒｄｎｅｒ）ら）に
は、化学的機械研磨（ＣＭＰ）ゲート及びＳ／Ｄ法が記
載されている。
【０００８】
【発明が解決しようとする課題】本発明の１つの目的
は、改良された短チャンネル効果（ＳＣＥ）を有するＭ
ＯＳデバイスを製造する方法を提供することである。
は、改良された短チャンネル効果（ＳＣＥ）を有するＭ
ＯＳデバイスを製造する方法を提供することである。
【０００９】本発明の１つの目的は、隆起ソース／ドレ
ーン（Ｓ／Ｄ）を有するＭＯＳトランジスタを製造する
方法を提供することである。本発明の１つの目的は、隆
起ソース／ドレーン（Ｓ／Ｄ）と、隆起Ｓ／Ｄを通じて
基板のドープしたソース／ドレーン（Ｓ／Ｄ）に達する
金属プラグ接点とを有するＭＯＳトランジスタを製造す
る方法を提供することである。
ーン（Ｓ／Ｄ）を有するＭＯＳトランジスタを製造する
方法を提供することである。本発明の１つの目的は、隆
起ソース／ドレーン（Ｓ／Ｄ）と、隆起Ｓ／Ｄを通じて
基板のドープしたソース／ドレーン（Ｓ／Ｄ）に達する
金属プラグ接点とを有するＭＯＳトランジスタを製造す
る方法を提供することである。
【００１０】本発明の１つの目的は、隆起ソース／ドレ
ーン（Ｓ／Ｄ）と、該隆起Ｓ／Ｄを通じて基板のドープ
したソース／ドレーンに達する金属プラグ接点とを有す
る、ＭＯＳトランジスタの第一及び第二の軽くドープし
たドレーンを製造する方法を提供することである。
ーン（Ｓ／Ｄ）と、該隆起Ｓ／Ｄを通じて基板のドープ
したソース／ドレーンに達する金属プラグ接点とを有す
る、ＭＯＳトランジスタの第一及び第二の軽くドープし
たドレーンを製造する方法を提供することである。
【００１１】
【課題を解決するための手段】上述した目的を実現する
ため、ＭＯＳデバイス用の隆起ソース／ドレーン（Ｓ／
Ｄ）の製造方法を提供する本発明を次のように概説する
ことができる。基板の上に第一の絶縁層を形成する。第
一の絶縁層にゲート開口部及びソース／ドレーン開口部
を形成して、基板を露出させる。ゲート開口部とソース
／ドレーン（Ｓ／Ｄ）開口部との間の第一の絶縁層は、
スペーサブロックである。第一の絶縁層に亙ってソース
／ドレーン開口部の上に開口部を有するＬＤＤレジスト
マスクを形成する。ソース／ドレーン開口部を通じてイ
オンを打ち込み、基板に軽くドープした第一の領域を形
成する。次いで、ＬＤＤレジストマスクを除去する。ゲ
ート開口部及びソース／ドレーン開口部内において基板
上に第一の誘電層を形成する。ゲート開口部内にゲート
を形成し、ソース／ドレーン開口部内に隆起ソース／ド
レーン（Ｓ／Ｄ）ブロックを形成する。スペーサブロッ
クを除去して、スペーサブロック開口部を形成する。ス
ペーサブロック開口部を通じてイオンを打ち込むことに
より第二のＬＤＤ領域を形成する。スペーサブロック開
口部内に第二のスペーサブロックを形成する。隆起ソー
ス／ドレーン（Ｓ／Ｄ）ブロックにプラグ開口部を形成
する。形成されたプラグ開口部に接点プラグを形成す
る。
ため、ＭＯＳデバイス用の隆起ソース／ドレーン（Ｓ／
Ｄ）の製造方法を提供する本発明を次のように概説する
ことができる。基板の上に第一の絶縁層を形成する。第
一の絶縁層にゲート開口部及びソース／ドレーン開口部
を形成して、基板を露出させる。ゲート開口部とソース
／ドレーン（Ｓ／Ｄ）開口部との間の第一の絶縁層は、
スペーサブロックである。第一の絶縁層に亙ってソース
／ドレーン開口部の上に開口部を有するＬＤＤレジスト
マスクを形成する。ソース／ドレーン開口部を通じてイ
オンを打ち込み、基板に軽くドープした第一の領域を形
成する。次いで、ＬＤＤレジストマスクを除去する。ゲ
ート開口部及びソース／ドレーン開口部内において基板
上に第一の誘電層を形成する。ゲート開口部内にゲート
を形成し、ソース／ドレーン開口部内に隆起ソース／ド
レーン（Ｓ／Ｄ）ブロックを形成する。スペーサブロッ
クを除去して、スペーサブロック開口部を形成する。ス
ペーサブロック開口部を通じてイオンを打ち込むことに
より第二のＬＤＤ領域を形成する。スペーサブロック開
口部内に第二のスペーサブロックを形成する。隆起ソー
ス／ドレーン（Ｓ／Ｄ）ブロックにプラグ開口部を形成
する。形成されたプラグ開口部に接点プラグを形成す
る。
【００１２】本発明の第一及び第二のＬＤＤ、接点プラ
グ、及び隆起Ｓ／Ｄ領域は、短チャンネル効果（ＳＣ
Ｅ）を減少させる。本発明の重要な特徴は次のものであ
る、すなわち、隆起ソース／ドレーン（Ｓ／Ｄ）ブロッ
ク、第一及び第二のＬＤＤ、プラグ接点である。
グ、及び隆起Ｓ／Ｄ領域は、短チャンネル効果（ＳＣ
Ｅ）を減少させる。本発明の重要な特徴は次のものであ
る、すなわち、隆起ソース／ドレーン（Ｓ／Ｄ）ブロッ
ク、第一及び第二のＬＤＤ、プラグ接点である。
【００１３】本発明は、多層（ポリシリコン）から（ｎ
＋）ドーパントを拡散させることにより、Ｎ＋／ｐ＋ド
レーンが形成されるから、ＳＣＥを減少させる。接合部
は極め薄くすることができる。接合部の漏洩を何ら生ず
ることなく多層の頂部にＴｉＳｉｘ又はＣｏＳｉｘを形
成することができる。
＋）ドーパントを拡散させることにより、Ｎ＋／ｐ＋ド
レーンが形成されるから、ＳＣＥを減少させる。接合部
は極め薄くすることができる。接合部の漏洩を何ら生ず
ることなく多層の頂部にＴｉＳｉｘ又はＣｏＳｉｘを形
成することができる。
【００１４】更に、本発明は、極めて製造し易く且つ厚
さを制御するため平坦化法を使用する方法を提供する。
さを制御するため平坦化法を使用する方法を提供する。
【００１５】
【発明の実施の形態】本発明は、既知の方法技術によっ
てこれらの利益を実現する。しかし、本明細書の後半部
分及び添付図面を参照することにより、本発明の性質及
び有利な点を更に理解することができる。
てこれらの利益を実現する。しかし、本明細書の後半部
分及び添付図面を参照することにより、本発明の性質及
び有利な点を更に理解することができる。
【００１６】本発明による半導体デバイスの特徴及び有
利な点並びに本発明に従ってかかる半導体デバイスを製
造する方法の更なる詳細は、同様の又は相応する要素、
領域及び部分を同様の参照番号で表示する添付図面に関
する以下の詳細な説明を読むことにより、一層明確にな
るであろう。
利な点並びに本発明に従ってかかる半導体デバイスを製
造する方法の更なる詳細は、同様の又は相応する要素、
領域及び部分を同様の参照番号で表示する添付図面に関
する以下の詳細な説明を読むことにより、一層明確にな
るであろう。
【００１７】ＭＯＳデバイス用の隆起ソース／ドレーン
（Ｓ／Ｄ）の製造方法の好ましい実施の形態を以下に説
明する。本発明は、第一及び第二の浅い拡張ソース及び
ドレーン接合部（ＬＤＤ）３４、５０と、隆起Ｓ／Ｄ４
０を貫通するプラグ接点６２とを有する、自動整列接点
のミクロン以下厚さのゲートＭＯＳＦＥＴを製造する新
規な方法を提案するものである（図８参照）。本発明に
おいて、プラグ接点技術を使用することにより、デバイ
スの作動速度を速くすることができる。プラグ接点技術
は、サリサイド技術に優る改良である。短チャンネル効
果は、本発明のプラグ接点、隆起ソース及びドレーン接
合部、第一／第二の拡張超薄のソース及びドレーン接合
部を使用することにより抑制することができる。
（Ｓ／Ｄ）の製造方法の好ましい実施の形態を以下に説
明する。本発明は、第一及び第二の浅い拡張ソース及び
ドレーン接合部（ＬＤＤ）３４、５０と、隆起Ｓ／Ｄ４
０を貫通するプラグ接点６２とを有する、自動整列接点
のミクロン以下厚さのゲートＭＯＳＦＥＴを製造する新
規な方法を提案するものである（図８参照）。本発明に
おいて、プラグ接点技術を使用することにより、デバイ
スの作動速度を速くすることができる。プラグ接点技術
は、サリサイド技術に優る改良である。短チャンネル効
果は、本発明のプラグ接点、隆起ソース及びドレーン接
合部、第一／第二の拡張超薄のソース及びドレーン接合
部を使用することにより抑制することができる。
【００１８】図１に図示するように、基板１０上に第一
の絶縁層が形成される。この第一の絶縁層は、酸化ケイ
素又は窒化ケイ素（Ｓｉ3Ｎ4）から成ることが好まし
い。第一の絶縁層は、約１０００Å乃至３０００Åの範
囲の厚さであることが好ましい。基板は、その上にその
後にゲートが形成される少なくとも１つのチャンネル領
域１３と、その後に、ソース／ドレーン（Ｓ／Ｄ）が形
成されるソース／ドレーン領域とを有している。
の絶縁層が形成される。この第一の絶縁層は、酸化ケイ
素又は窒化ケイ素（Ｓｉ3Ｎ4）から成ることが好まし
い。第一の絶縁層は、約１０００Å乃至３０００Åの範
囲の厚さであることが好ましい。基板は、その上にその
後にゲートが形成される少なくとも１つのチャンネル領
域１３と、その後に、ソース／ドレーン（Ｓ／Ｄ）が形
成されるソース／ドレーン領域とを有している。
【００１９】図１を更に参照すると、第一の絶縁層２２
にゲート開口部１８及びソース／ドレーン開口部１４、
１６を形成して、基板１０を露出させる。このゲート開
口部は、基板にチャンネル領域１３を画定する。ソース
／ドレーン（Ｓ／Ｄ）開口部１４、１６は、基板に第一
のＬＤＤソース／ドレーン領域１１を画定する。ゲート
開口部１８及びソース／ドレーン（Ｓ／Ｄ）開口部１
４、１６は、第一の絶縁層のスペーサブロック２４を画
定する。
にゲート開口部１８及びソース／ドレーン開口部１４、
１６を形成して、基板１０を露出させる。このゲート開
口部は、基板にチャンネル領域１３を画定する。ソース
／ドレーン（Ｓ／Ｄ）開口部１４、１６は、基板に第一
のＬＤＤソース／ドレーン領域１１を画定する。ゲート
開口部１８及びソース／ドレーン（Ｓ／Ｄ）開口部１
４、１６は、第一の絶縁層のスペーサブロック２４を画
定する。
【００２０】図２に図示するように、第一の絶縁層２２
のソース／ドレーン開口部１４の上に開口部を有するＬ
ＤＤレジストマスク３０を形成する。図２を更に参照す
ると、基板１０に軽くドープした第一のドレーン領域３
４を形成すべくソース／ドレーン開口部１４を通じてイ
オンを打ち込む。軽くドープした第一のドレーン領域３
４は、ＩＥ１７（１×１０17）及びＩＥ１８（１×１０
18）原子／ｃｃの範囲の密度を有し、また基板の表面下
側に約０．０８μｍ乃至０．１５μｍの範囲の厚さを有
することが好ましい。
のソース／ドレーン開口部１４の上に開口部を有するＬ
ＤＤレジストマスク３０を形成する。図２を更に参照す
ると、基板１０に軽くドープした第一のドレーン領域３
４を形成すべくソース／ドレーン開口部１４を通じてイ
オンを打ち込む。軽くドープした第一のドレーン領域３
４は、ＩＥ１７（１×１０17）及びＩＥ１８（１×１０
18）原子／ｃｃの範囲の密度を有し、また基板の表面下
側に約０．０８μｍ乃至０．１５μｍの範囲の厚さを有
することが好ましい。
【００２１】次に、ＬＤＤレジストマスク３０を除去す
る。図３に図示するように、ゲート開口部１８及びソー
ス／ドレーン開口部１４、１６内において基板１０上に
第一の誘電層３８を形成する。チャンネル領域１３（図
１参照）上の第一の誘電層は、ゲート誘電層として作用
する。第一の誘電層３８は、酸化ケイ素又はその他の誘
電膜から成るものであることが好ましく、より好ましく
は、酸化物から成り、その厚さは約２０Å乃至５０Åの
範囲にあるようにする。
る。図３に図示するように、ゲート開口部１８及びソー
ス／ドレーン開口部１４、１６内において基板１０上に
第一の誘電層３８を形成する。チャンネル領域１３（図
１参照）上の第一の誘電層は、ゲート誘電層として作用
する。第一の誘電層３８は、酸化ケイ素又はその他の誘
電膜から成るものであることが好ましく、より好ましく
は、酸化物から成り、その厚さは約２０Å乃至５０Åの
範囲にあるようにする。
【００２２】図４に図示するように、ゲート開口部１８
内にゲート４６を形成し且つソース／ドレーン開口部１
４、１６内に隆起ソース／ドレーン（Ｓ／Ｄ）ブロック
４０、４２を形成する。
内にゲート４６を形成し且つソース／ドレーン開口部１
４、１６内に隆起ソース／ドレーン（Ｓ／Ｄ）ブロック
４０、４２を形成する。
【００２３】ゲート４６及び隆起ソース／ドレーン（Ｓ
／Ｄ）ブロック（隆起ソース／ドレーン（Ｓ／Ｄ））４
０、４２は、第一の絶縁層２２及び第一の誘電層３８上
に導電層を形成して、該導電層を化学的機械研磨（ＣＭ
Ｐ）することにより製造されることが好ましい。ゲート
４６及び隆起ソース／ドレーン（Ｓ／Ｄ）ブロック４
０、４２（隆起ソース／ドレーン（Ｓ／Ｄ））はポリシ
リコンから成ることが好ましい。
／Ｄ）ブロック（隆起ソース／ドレーン（Ｓ／Ｄ））４
０、４２は、第一の絶縁層２２及び第一の誘電層３８上
に導電層を形成して、該導電層を化学的機械研磨（ＣＭ
Ｐ）することにより製造されることが好ましい。ゲート
４６及び隆起ソース／ドレーン（Ｓ／Ｄ）ブロック４
０、４２（隆起ソース／ドレーン（Ｓ／Ｄ））はポリシ
リコンから成ることが好ましい。
【００２４】図５に図示するように、スペーサブロック
の開口部４８を形成すべくスペーサブロック２４（図４
参照）を除去する。このスペーサブロック２４は、該ス
ペーサブロック２４上に開口部を有するレジストマスク
（図示せず）を製造することにより除去することができ
る。次に、スペーサブロックを除去するためエッチング
処理を行なう。次に、レジストマスクを除去する。
の開口部４８を形成すべくスペーサブロック２４（図４
参照）を除去する。このスペーサブロック２４は、該ス
ペーサブロック２４上に開口部を有するレジストマスク
（図示せず）を製造することにより除去することができ
る。次に、スペーサブロックを除去するためエッチング
処理を行なう。次に、レジストマスクを除去する。
【００２５】図５に図示するように、スペーサブロック
の開口部４８を通じてイオンを打ち込むことにより、第
二のＬＤＤ領域５０を形成する。軽くドープした第二の
ドレーン領域３４は、ＩＥ１７原子／ｃｃ乃至ＩＥ１９
原子／ｃｃの範囲の密度と、約２００Å乃至１５００Å
の範囲の厚さを有することが好ましい。
の開口部４８を通じてイオンを打ち込むことにより、第
二のＬＤＤ領域５０を形成する。軽くドープした第二の
ドレーン領域３４は、ＩＥ１７原子／ｃｃ乃至ＩＥ１９
原子／ｃｃの範囲の密度と、約２００Å乃至１５００Å
の範囲の厚さを有することが好ましい。
【００２６】当該発明者は、第二のＬＤＤ領域５０は、
ゲートの端縁により近く且つ装置の性能により大きい影
響力を与える点にて極めて重要であることを発見した。
図６に図示するように、スペーサブロック開口部４８内
に第二のスペーサブロックを形成する。この第二のスペ
ーサブロックは、スペーサブロック開口部の面上にブラ
ンク誘電層を堆積させて、該ブランク誘電層を平坦化す
る（例えば、化学的機械研磨（ＣＭＰ）により）ことに
より形成されることが好ましい。第二のスペーサブロッ
クは、酸化ケイ素及び窒化ケイ素から成ることが好まし
い。
ゲートの端縁により近く且つ装置の性能により大きい影
響力を与える点にて極めて重要であることを発見した。
図６に図示するように、スペーサブロック開口部４８内
に第二のスペーサブロックを形成する。この第二のスペ
ーサブロックは、スペーサブロック開口部の面上にブラ
ンク誘電層を堆積させて、該ブランク誘電層を平坦化す
る（例えば、化学的機械研磨（ＣＭＰ）により）ことに
より形成されることが好ましい。第二のスペーサブロッ
クは、酸化ケイ素及び窒化ケイ素から成ることが好まし
い。
【００２７】図７に図示するように、隆起ソース／ドレ
ーン（Ｓ／Ｄ）ブロック４０、４２にプラグ開口部５８
を形成する。基板の表面（例えば、第二のスペーサブロ
ック５４、ゲート４６、隆起ソース／ドレーン（Ｓ／
Ｄ）ブロック４０、４２、第一の絶縁層２２）上にプラ
グ開口部のフォトレジストマスク６０を形成する。
ーン（Ｓ／Ｄ）ブロック４０、４２にプラグ開口部５８
を形成する。基板の表面（例えば、第二のスペーサブロ
ック５４、ゲート４６、隆起ソース／ドレーン（Ｓ／
Ｄ）ブロック４０、４２、第一の絶縁層２２）上にプラ
グ開口部のフォトレジストマスク６０を形成する。
【００２８】図８に図示するように、プラグ開口部のフ
ォトレジトマスク６０を除去する。図８に図示するよう
に、プラグ開口部５８内に接点プラグ６２を形成する。
この接点プラグ６２は、タングステン（Ｗ）から成るこ
とが最も好ましい。接点プラグ６２は、タングステン
（Ｗ）又はポリシリコンから成ることが好ましい。接点
プラグ６２は、ブランケットＷ（ブランクタングステ
ン）層を堆積させて、該ブランケットＷ層に対し化学的
機械研磨（ＣＭＰ）を行うことにより形成されることが
好ましい。接点（接点プラグ）の寸法は、特定の技術の
設計基準に適合したものでなければならない。
ォトレジトマスク６０を除去する。図８に図示するよう
に、プラグ開口部５８内に接点プラグ６２を形成する。
この接点プラグ６２は、タングステン（Ｗ）から成るこ
とが最も好ましい。接点プラグ６２は、タングステン
（Ｗ）又はポリシリコンから成ることが好ましい。接点
プラグ６２は、ブランケットＷ（ブランクタングステ
ン）層を堆積させて、該ブランケットＷ層に対し化学的
機械研磨（ＣＭＰ）を行うことにより形成されることが
好ましい。接点（接点プラグ）の寸法は、特定の技術の
設計基準に適合したものでなければならない。
【００２９】更に、接合部の漏洩を生じることなく、ポ
リ層（例えば、４０、４２、４６のような層）の頂部に
シリサイド接点（図示せず）（例えば、ＴｉＳｉｘ又は
ＣｏＳｉｘ）を形成することができる。このことは、も
う１つの重要な利点である。
リ層（例えば、４０、４２、４６のような層）の頂部に
シリサイド接点（図示せず）（例えば、ＴｉＳｉｘ又は
ＣｏＳｉｘ）を形成することができる。このことは、も
う１つの重要な利点である。
【００３０】
【発明の利点】本発明の第一及び第二のＬＤＤ、接点プ
ラグ及び隆起Ｓ／Ｄ領域は、ＳＣＥを減少させる。本発
明の重要な特徴は次のものである、すなわち、（１）隆
起ソース／ドレーン（Ｓ／Ｄ）ブロック４０、（２）第
一及び第二のＬＤＤ３４、５０、（３）プラグ接点６２
である。
ラグ及び隆起Ｓ／Ｄ領域は、ＳＣＥを減少させる。本発
明の重要な特徴は次のものである、すなわち、（１）隆
起ソース／ドレーン（Ｓ／Ｄ）ブロック４０、（２）第
一及び第二のＬＤＤ３４、５０、（３）プラグ接点６２
である。
【００３１】本発明は、多層（ポリシリコン層）から
（ｎ＋）ドーパントを拡散させることによりＮ＋／ｐ＋
ドレーンが形成されるため、短チャンネル効果（ＳＣ
Ｅ）を減少させる。接合部は極めて薄くすることができ
る。接合部の漏洩を生ぜずに、多層の頂部にＴｉＳｉｘ
又はＣｏＳｉｘを形成することができる。
（ｎ＋）ドーパントを拡散させることによりＮ＋／ｐ＋
ドレーンが形成されるため、短チャンネル効果（ＳＣ
Ｅ）を減少させる。接合部は極めて薄くすることができ
る。接合部の漏洩を生ぜずに、多層の頂部にＴｉＳｉｘ
又はＣｏＳｉｘを形成することができる。
【００３２】詳細な説明の前に、本明細書及び特許請求
の範囲において使用するように、単数による表記は、文
脈上、明確に別段に解釈されない限り、複数を含むもの
であることを理解すべきである。このように、例えば、
「半導体」という語は、１つの半導体の振舞い特徴を有
することが既知である多岐に亙る異なる材料を含み、
「プラズマ」という表現は、ＲＦグロー放電により励起
されるガス又はガス反応剤を含む。本発明の説明にとっ
て特に重要な特定の技術用語は、以下に規定する。
の範囲において使用するように、単数による表記は、文
脈上、明確に別段に解釈されない限り、複数を含むもの
であることを理解すべきである。このように、例えば、
「半導体」という語は、１つの半導体の振舞い特徴を有
することが既知である多岐に亙る異なる材料を含み、
「プラズマ」という表現は、ＲＦグロー放電により励起
されるガス又はガス反応剤を含む。本発明の説明にとっ
て特に重要な特定の技術用語は、以下に規定する。
【００３３】本出願に使用される、シリコンは、ポリシ
リコン（多結晶シリコン、アモルファスシリコン（非結
晶シリコン）、単結晶シリコン及びシリコン／ゲルマニ
ウム材料を含む。かかるシリコンは、ｎ−又はｐ−ドー
プ型、又は非ドープ型とすることができる。
リコン（多結晶シリコン、アモルファスシリコン（非結
晶シリコン）、単結晶シリコン及びシリコン／ゲルマニ
ウム材料を含む。かかるシリコンは、ｎ−又はｐ−ドー
プ型、又は非ドープ型とすることができる。
【００３４】ＣＶＤとは、化学的気相成長法を意味す
る。ＬＰＣＶＤとは、低圧化学的気相成長法を意味す
る。イオン打込みとは、例えば、半導体基板にドーピン
グするためにイオンを打ち込むことを意味する。サリサ
イド化とは、自動整列したシリサイドを意味する。
る。ＬＰＣＶＤとは、低圧化学的気相成長法を意味す
る。イオン打込みとは、例えば、半導体基板にドーピン
グするためにイオンを打ち込むことを意味する。サリサ
イド化とは、自動整列したシリサイドを意味する。
【００３５】電子的構成要素とは、能動的な電子デバイ
ス及び受動的な構成要素の部品を意味する。導電体と
は、電気を容易に伝導する材料を意味し、金属、ｐ型材
料（受容体型不純物にてドープされ、ホールの移動を介
して電流を伝導する半導体材料）及びｎ型材料（ドナー
型不純物にてドープされ、電子を介して電流を伝導する
半導体材料）を含む。
ス及び受動的な構成要素の部品を意味する。導電体と
は、電気を容易に伝導する材料を意味し、金属、ｐ型材
料（受容体型不純物にてドープされ、ホールの移動を介
して電流を伝導する半導体材料）及びｎ型材料（ドナー
型不純物にてドープされ、電子を介して電流を伝導する
半導体材料）を含む。
【００３６】本発明にて使用される酸化物は、酸化ケイ
素を意味し、また、本発明にて使用される窒化物は、窒
化ケイ素を意味する。酸化物は、ＰＳＧ（リン−ケイ酸
塩ガラス）又はＢＰＳＧ（ホウ素ドープＰＳＧ）のよう
なドープ型又は非ドープ型のものとすることができる。
絶縁層又は絶縁体層は、電気を伝導しない、高抵抗率を
有する層を意味する。この層は、ナトリウム障壁として
作用する。
素を意味し、また、本発明にて使用される窒化物は、窒
化ケイ素を意味する。酸化物は、ＰＳＧ（リン−ケイ酸
塩ガラス）又はＢＰＳＧ（ホウ素ドープＰＳＧ）のよう
なドープ型又は非ドープ型のものとすることができる。
絶縁層又は絶縁体層は、電気を伝導しない、高抵抗率を
有する層を意味する。この層は、ナトリウム障壁として
作用する。
【００３７】本発明の範囲内において、基板は、非限定
的に、集積回路のマイクロエレクトロニクスの製造、太
陽電池のマイクロエレクトロニクスの製造、セラミック
基板のマイクロエレクトロニクスの製造及び平坦パネル
ディスプレイのマイクロエレクトロニクスの製造を含む
群から選んだマイクロエレクトロニクスの製造中に採用
される基板とすることができる。図１の概略図的な断面
図に特に具体的に図示しないが、基板１０は、マイクロ
エレクトロニクスの製造時に採用される基板自体とし、
又は、これと代替的に、基板は、タイルマイクロエレク
トロニクスの製造時に採用される基板とし、この場合、
基板は、マイクロエレクトロニクスの製造時に従来から
採用されるように、幾つかの追加的なマイクロエレクト
ロニクス層の任意のものをその上に又はその上方に形成
している。かかる追加的なマイクロエレクトロニクス層
は非限定的に、マイクロエレクトロニクス導体層、マイ
クロエレクトロニクス半導体層及びマイクロエレクトロ
ニクス誘電層を含むことができる。
的に、集積回路のマイクロエレクトロニクスの製造、太
陽電池のマイクロエレクトロニクスの製造、セラミック
基板のマイクロエレクトロニクスの製造及び平坦パネル
ディスプレイのマイクロエレクトロニクスの製造を含む
群から選んだマイクロエレクトロニクスの製造中に採用
される基板とすることができる。図１の概略図的な断面
図に特に具体的に図示しないが、基板１０は、マイクロ
エレクトロニクスの製造時に採用される基板自体とし、
又は、これと代替的に、基板は、タイルマイクロエレク
トロニクスの製造時に採用される基板とし、この場合、
基板は、マイクロエレクトロニクスの製造時に従来から
採用されるように、幾つかの追加的なマイクロエレクト
ロニクス層の任意のものをその上に又はその上方に形成
している。かかる追加的なマイクロエレクトロニクス層
は非限定的に、マイクロエレクトロニクス導体層、マイ
クロエレクトロニクス半導体層及びマイクロエレクトロ
ニクス誘電層を含むことができる。
【００３８】上記の説明において、本発明をより完全に
理解するため、流量、設定圧力値、厚さ等のような多数
の特定の詳細について記述した。しかし、当該技術分野
の当業者には、本発明はこれらの詳細無しで実施可能で
あることは明らかであろう。その他の場合、本発明を不
必要に不明確にしないように、周知の方法は詳細に説明
しなかった。また、本明細書の流量は、当該技術分野の
当業者にとって既知の寸法の異なる反応器に対応し得る
ように、同一のモル％又はモル比を保ちつつ、加減可能
である。
理解するため、流量、設定圧力値、厚さ等のような多数
の特定の詳細について記述した。しかし、当該技術分野
の当業者には、本発明はこれらの詳細無しで実施可能で
あることは明らかであろう。その他の場合、本発明を不
必要に不明確にしないように、周知の方法は詳細に説明
しなかった。また、本明細書の流量は、当該技術分野の
当業者にとって既知の寸法の異なる反応器に対応し得る
ように、同一のモル％又はモル比を保ちつつ、加減可能
である。
【００３９】本発明は、その好ましい実施の形態に関し
て特に図示し且つ説明したが、当該技術分野の当業者
は、本発明の精神及び範囲から逸脱せずに形態及び細部
の点にて色々な変更が可能であることが理解されよう。
色々な改変例及び同様な構成並びに方法を包含すること
を意図するものであり、このため、特許請求の範囲は、
かかる改変例及び同様の構成並びに方法の全てを包含し
得るように最も広義に解釈されるべきである。
て特に図示し且つ説明したが、当該技術分野の当業者
は、本発明の精神及び範囲から逸脱せずに形態及び細部
の点にて色々な変更が可能であることが理解されよう。
色々な改変例及び同様な構成並びに方法を包含すること
を意図するものであり、このため、特許請求の範囲は、
かかる改変例及び同様の構成並びに方法の全てを包含し
得るように最も広義に解釈されるべきである。
【図１】本発明による隆起ソース／ドレーン（Ｓ／Ｄ）
ブロックを製造する方法を示す断面図である。
ブロックを製造する方法を示す断面図である。
【図２】図１の製造方法の別の断面図である。
【図３】図１の製造方法の別の断面図である。
【図４】図１の製造方法の別の断面図である。
【図５】図１の製造方法の別の断面図である。
【図６】図１の製造方法の別の断面図である。
【図７】図１の製造方法の別の断面図である。
【図８】図１の製造方法の別の断面図である。
１０ 基板 １１ 第一のＬＤＤ
ソース／ドレーン領域 １３ チャネル領域 １４、１６ ソース
／ドレーン開口部 １８ ゲート開口部 ２２ 第一の絶縁層 ２４ スペーサブロック ３０ ＬＤＤフォト
レジストマスク ３４ 第一／第二のドレーン領域 ３８ 第一の誘電層 ４０、４２ 盛り上がったソース／ドレーンブロック ４６ ゲート ４８ スペーササブ
ロックの開口部 ５０ 第二のＬＤＤ領域 ５８ プラグ開口部 ６０ フォトレジストマスク ６２ 接点プラグ
ソース／ドレーン領域 １３ チャネル領域 １４、１６ ソース
／ドレーン開口部 １８ ゲート開口部 ２２ 第一の絶縁層 ２４ スペーサブロック ３０ ＬＤＤフォト
レジストマスク ３４ 第一／第二のドレーン領域 ３８ 第一の誘電層 ４０、４２ 盛り上がったソース／ドレーンブロック ４６ ゲート ４８ スペーササブ
ロックの開口部 ５０ 第二のＬＤＤ領域 ５８ プラグ開口部 ６０ フォトレジストマスク ６２ 接点プラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パン・ヤング シンガポール国シンガポール 591401，パ イン・グローブ，ナンバー 02−77，ビー エルケイ １ピー (72)発明者 ジェームズ・ヨン・メン・リー シンガポール国シンガポール 600103，ジ ュロング・イースト・ストリート 13，ナ ンバー 12−208，ビーエルケイ 103 (72)発明者 イン・ケヴン・レウン 香港 アバーディーン，カ・ルン・コー ト，カ・キット・ハウス，フラット 2301 (72)発明者 エレハンカ・ラマチャンドラマーシー・プ ラディープ シンガポール国シンガポール 760279，イ シュン・ストリート 22，06−328，ビー エルケイ 279 (72)発明者 ジアン・チェン・チョン シンガポール国シンガポール 680119，テ ック・ホワイ・レイン，ナンバー 09− 794，ビーエルケイ 119 (72)発明者 ラップ・チャン アメリカ合衆国カリフォルニア州94109, サンフランシスコ，ラーキン・ストリート 1634，ナンバー ３ (72)発明者 エルジン・クーク シンガポール国シンガポール 310237，ナ ンバー 04−98，ロア・イ・トア・パヨ 239 (72)発明者 ラヴィ・サンダレサン アメリカ合衆国カリフォルニア州95117, サンホセ，ウォルトン・ウェイ 3369 Ｆターム(参考） 4M104 AA01 BB01 BB18 BB40 CC01 CC05 DD19 DD43 DD91 EE01 FF01 FF14 GG09 GG10 GG14 HH20 5F033 JJ04 JJ05 JJ19 JJ25 JJ27 KK01 LL04 NN05 QQ58 QQ65 RR06 RR14 RR15 5F140 AA21 BB01 BF01 BF04 BF11 BF18 BG08 BG12 BG14 BG26 BG40 BG54 BH14 BH15 BH49 BJ01 BJ04 BJ07 BJ11 BJ18 BJ27 BJ28 BK03 BK13 BK25 BK37 BK39 CC03 CC08 CE07 CE08 CE20
Claims (15)
- 【請求項１】 ＭＯＳデバイス用の隆起ソース／ドレー
ン（Ｓ／Ｄ）の製造方法において、 ａ）基板上に第一の絶縁層を形成するステップと、 ｂ）前記第一の絶縁層にゲート開口部及びソース／ドレ
ーン開口部を形成して前記基板を露出させ、前記ゲート
開口部が前記基板にチャンネル領域を画定し、前記ソー
ス／ドレーン（Ｓ／Ｄ）開口部が前記基板に第一のＬＤ
Ｄソース／ドレーン領域を画定し、前記ゲート開口部及
び前記ソース／ドレーン（Ｓ／Ｄ）開口部が前記第一の
絶縁層のスペーサブロックを画定するようにするステッ
プと、 ｃ）前記第一の絶縁層の前記ソース／ドレーン上に開口
部を有するＬＤＤレジストマスクを形成するステップ
と、 ｄ）前記ソース／ドレーン開口部を通じてイオンを打ち
込み、前記基板に第一の軽くドープしたドレーン領域を
形成するステップと、 ｅ）前記ＬＤＤレジストマスクを除去するステップと、 ｆ）前記ゲート開口部及びソース／ドレーン開口部内に
おいて前記基板上に第一の誘電層を形成するステップ
と、 ｇ）前記ゲート開口部内でゲートを形成し且つ前記ソー
ス／ドレーン開口部内で隆起ソース／ドレーン（Ｓ／
Ｄ）ブロックを形成するステップと、 ｈ）スペーサブロック開口部を形成すべく前記スペーサ
ブロックを除去するステップと、 ｉ）前記スペーサブロック開口部を通じてイオンを打ち
込むことにより第二のＬＤＤ領域を形成するステップ
と、 ｊ）前記スペーサブロック開口部内に第二のスペーサブ
ロックを形成するステップと、 ｋ）前記隆起ソース／ドレーン（Ｓ／Ｄ）ブロックにプ
ラグ開口部を形成するステップと、 ｌ）前記形成プラグ開口部内に接点プラグを形成するス
テップとを備える、方法。 - 【請求項２】 請求項１の方法において、前記第一の絶
縁層が酸化ケイ素から成る、方法。 - 【請求項３】 請求項１の方法において、前記第一の絶
縁層が約１０００Å乃至３０００Åの範囲の厚さを有す
る、方法。 - 【請求項４】 請求項１の方法において、薄く被覆した
前記第一のドレーン領域が１Ｅ１７原子／ｃｃ乃至１Ｅ
１８原子／ｃｃの範囲の密度と、約０．０８μｍ乃至
０．１５μｍの厚さとを有する、方法。 - 【請求項５】 請求項１の方法において、前記第一の誘
電層が酸化ケイ素から成り、約２０Å乃至５０Åの範囲
の厚さを有する、方法。 - 【請求項６】 請求項１の方法において、前記ゲート及
び前記隆起ソース／ドレーン（Ｓ／Ｄ）ブロックが、前
記第一の絶縁層及び前記第一の誘電層上に導電層を形成
して、該導電層を化学的機械研磨（ＣＭＰ）することに
より製造される、方法。 - 【請求項７】 請求項１の方法において、前記ゲート及
び前記隆起ソース／ドレーン（Ｓ／Ｄ）ブロックが、ポ
リシリコンから成る、方法。 - 【請求項８】 請求項１の方法において、軽くドープし
た前記第二のドレーン領域が１Ｅ１７原子／ｃｃ乃至１
Ｅ１９原子／ｃｃの範囲の密度と、約２００Å乃至１５
００Åの厚さとを有する、方法。 - 【請求項９】 請求項１の方法において、前記接点プラ
グがタングステン（Ｗ）から成る、方法。 - 【請求項１０】 請求項１の方法において、前記接点プ
ラグが、ブランケットＷ層を堆積させて、該ブランケッ
トＷ層を化学的機械研磨（ＣＭＰ）することにより形成
されたタングステン（Ｗ）から成る、方法。 - 【請求項１１】 ＭＯＳデバイス用の隆起ソース／ドレ
ーン（Ｓ／Ｄ）の製造方法において、 ａ）約１０００Å乃至３０００Åの範囲の厚さを有する
第一の絶縁層を基板上に形成するステップと、 ｂ）前記第一の絶縁層にゲート開口部及びソース／ドレ
ーン開口部を形成して前記基板を露出させ、前記ゲート
開口部が前記基板にチャンネル領域を画定し、前記ソー
ス／ドレーン（Ｓ／Ｄ）開口部が前記基板に第一のＬＤ
Ｄソース／ドレーン領域を画定し、前記ゲート開口部及
び前記ソース／ドレーン（Ｓ／Ｄ）開口部が前記第一の
絶縁層のスペーサブロックを画定するようにするステッ
プと、 ｃ）前記第一の絶縁層に前記ソース／ドレーン上に開口
部を有するＬＤＤレジストマスクを形成するステップ
と、 ｄ）前記ソース／ドレーン開口部を通じてイオンを打ち
込み、前記基板に軽くドープした第一のドレーン領域を
形成するステップと、 ｅ）前記ＬＤＤレジストマスクを除去するステップと、 ｆ）前記ゲート開口部及びソース／ドレーン開口部内に
おいて、前記基板上に酸化ケイ素からなり、約２０Å乃
至５０Åの範囲の厚さを有する第一の誘電層を形成する
ステップと、 ｇ）前記ゲート開口部内にゲートを形成し且つ前記ソー
ス／ドレーン開口部内に隆起ソース／ドレーン（Ｓ／
Ｄ）ブロックを形成するステップであって、 （１）前記ゲート及び前記隆起ソース／ドレーン（Ｓ／
Ｄ）ブロックが、前記第一の絶縁層及び前記第一の誘電
層上に導電層を形成して、該導電層を化学的機械研磨
（ＣＭＰ）することにより形成され、 （２）前記ゲート及び前記隆起ソース／ドレーン（Ｓ／
Ｄ）ブロックがポリシリコンから成るようにする前記ス
テップと、 ｈ）スペーサブロック開口部を形成すべく前記スペーサ
ブロックを除去するステップと、 ｉ）前記スペーサブロック開口部を通じてイオンを打ち
込むことにより第二のＬＤＤ領域を形成するステップ
と、 ｊ）前記スペーサブロック開口部内に第二のスペーサブ
ロックを形成するステップと、 ｋ）前記隆起ソース／ドレーン（Ｓ／Ｄ）ブロックにプ
ラグ開口部を形成するステップと、 ｌ）前記プラグ開口部内に接点プラグを形成するステッ
プであって、前記接点プラグがブランケットＷ層を堆積
させて、該ブランケットＷ層を化学的機械研磨（ＣＭ
Ｐ）することにより形成されたタングステン（Ｗ）から
成るようにする前記ステップとを備える、方法。 - 【請求項１２】 請求項１１の方法において、前記第一
の絶縁層が酸化ケイ素から成る、方法。 - 【請求項１３】 請求項１１の方法において、軽くドー
プした前記第一のドレーン領域が１Ｅ１７原子／ｃｃ乃
至１Ｅ１８原子／ｃｃの範囲の密度と、約０．０８μｍ
乃至０．１５μｍの厚さとを有する、方法。 - 【請求項１４】 請求項１１の方法において、軽くドー
プした前記第二のドレーン領域が１Ｅ１７原子／ｃｃ乃
至１Ｅ１９原子／ｃｃの範囲の密度と、約２００Å乃至
１５００Åの厚さとを有する、方法。 - 【請求項１５】 ＭＯＳデバイス用の隆起ソース／ドレ
ーン（Ｓ／Ｄ）の製造方法において、 ａ）酸化ケイ素からなり、約１０００Å乃至３０００Å
の範囲の厚さを有する第一の絶縁層を基板上に形成する
ステップと、 ｂ）前記第一の絶縁層にゲート開口部及びソース／ドレ
ーン開口部を形成して前記基板を露出させ、前記ゲート
開口部が前記基板にチャンネル領域を画定し、前記ソー
ス／ドレーン（Ｓ／Ｄ）開口部が前記基板に第一のＬＤ
Ｄソース／ドレーン領域を画定し、前記ゲート開口部及
び前記ソース／ドレーン（Ｓ／Ｄ）開口部が前記第一の
絶縁層のスペーサブロックを画定するようにするステッ
プと、 ｃ）前記第一の絶縁層に前記ソース／ドレーン上で開口
部を有するＬＤＤレジストマスクを形成するステップ
と、 ｄ）前記第一のドレーン領域の前記ソース／ドレーン開
口部を通じてイオンを打ち込み、１Ｅ１７原子／ｃｃ乃
至１Ｅ１８原子／ｃｃの範囲の密度で、約０．０８μｍ
乃至０．１５μｍの範囲の厚さを有する、軽くドープし
た第一のドレーン領域を前記基板に形成するステップ
と、 ｅ）前記ＬＤＤレジストマスクを除去するステップと、 ｆ）前記ゲート開口部及びソース／ドレーン開口部内に
おいて、前記基板上に、酸化ケイ素からなり、約２０Å
乃至５０Åの範囲の厚さを有する、第一の誘電層を形成
するステップと、 ｇ）前記ゲート開口部内にゲートを形成し且つ前記ソー
ス／ドレーン開口部内に隆起ソース／ドレーン（Ｓ／
Ｄ）ブロックを形成するステップであって、 （１）前記ゲート及び前記隆起ソース／ドレーン（Ｓ／
Ｄ）ブロックが、前記第一の絶縁層及び前記第一の誘電
層上に導電層を形成して、該導電層を化学的機械研磨
（ＣＭＰ）することにより形成され、 （２）前記ゲート及び前記隆起ソース／ドレーン（Ｓ／
Ｄ）ブロックがポリシリコンから成るようにする前記ス
テップと、 ｈ）スペーサブロック開口部を形成すべく前記スペーサ
ブロックを除去するステップと、 ｉ）前記スペーサブロックの開口部を通じてイオンを打
ち込むことにより、１Ｅ１７原子／ｃｃ乃至１Ｅ１９原
子／ｃｃの範囲の密度と、約２００Å乃至１５００Åの
範囲の厚さを有する、第二のＬＤＤ領域を形成するステ
ップと、 ｊ）前記スペーサブロック開口部内に第二のスペーサブ
ロックを形成するステップと、 ｋ）前記隆起ソース／ドレーン（Ｓ／Ｄ）ブロックにプ
ラグ開口部を形成するステップと、 ｌ）前記プラグ開口部内に接点プラグを形成するステッ
プであって、前記接点プラグがブランケットＷ層を堆積
させて、該ブランケットＷ層を化学的機械研磨（ＣＭ
Ｐ）することにより形成されたタングステン（Ｗ）から
成るようにする前記ステップとを備える、方法。
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