JP2001250943A - 電界効果型トランジスタとその製造方法 - Google Patents
電界効果型トランジスタとその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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Abstract
(57)【要約】
【課題】 短チャネル効果を抑える能力を維持しつつ、
接合容量を大幅に削減することができる電界効果トラン
ジスタとその製造方法を提供すること。 【解決手段】 ゲート電極5、サイドウォールスペーサ
7、層間絶縁膜9を形成した後、ゲート電極5をエッチン
グし、ゲート電極5領域のシリコン基板を露出させ、こ
の状態でパンチスルーストップ注入を行い、その後再び
ゲート電極13を形成することにより、セルフアラインで
ゲート電極13の下方にのみ、ウェル2に比べ高濃度の不
純物領域10を形成することができるので、短チャネル効
果を抑える能力を維持しつつ、接合容量を大幅に削減す
ることができる。
接合容量を大幅に削減することができる電界効果トラン
ジスタとその製造方法を提供すること。 【解決手段】 ゲート電極5、サイドウォールスペーサ
7、層間絶縁膜9を形成した後、ゲート電極5をエッチン
グし、ゲート電極5領域のシリコン基板を露出させ、こ
の状態でパンチスルーストップ注入を行い、その後再び
ゲート電極13を形成することにより、セルフアラインで
ゲート電極13の下方にのみ、ウェル2に比べ高濃度の不
純物領域10を形成することができるので、短チャネル効
果を抑える能力を維持しつつ、接合容量を大幅に削減す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、接合容量を低減し
た電界効果型トランジスタとその製造方法に関する。
た電界効果型トランジスタとその製造方法に関する。
【０００２】
【従来の技術】トランジスタの微細化に伴い、短チャネ
ル効果がより顕著になっている。短チャネル効果はＤＩ
ＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｒｅ Ｌ
ｏｗｅｒｉｎｇ）と呼ばれるＤｒａｉｎ端からの空乏層
の伸びが原因となっている。この短チャネル効果を抑制
するためには、ウェル注入とは別に空乏層の伸びるチャ
ネル及び拡散層（ソース、ドレイン領域）下方に、ソー
ス、ドレイン間のパンチスルーを抑制するためのパンチ
スルーストップ注入を行い、ウェルと同じ導伝型で、比
較的高濃度の不純物領域を形成することが一般的であ
り、例えば、S.Venkatesan,J.W.Lutze,C.Lage and W.J.
Taylor,"DEVICE DRIVE CURRENT DEGRADATIONOBSERVED W
ITH RETROGRADE CHANNEL PROFILES",IEDM Tech. Dig ,1
995,p.419に記載されている。
ル効果がより顕著になっている。短チャネル効果はＤＩ
ＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｒｅ Ｌ
ｏｗｅｒｉｎｇ）と呼ばれるＤｒａｉｎ端からの空乏層
の伸びが原因となっている。この短チャネル効果を抑制
するためには、ウェル注入とは別に空乏層の伸びるチャ
ネル及び拡散層（ソース、ドレイン領域）下方に、ソー
ス、ドレイン間のパンチスルーを抑制するためのパンチ
スルーストップ注入を行い、ウェルと同じ導伝型で、比
較的高濃度の不純物領域を形成することが一般的であ
り、例えば、S.Venkatesan,J.W.Lutze,C.Lage and W.J.
Taylor,"DEVICE DRIVE CURRENT DEGRADATIONOBSERVED W
ITH RETROGRADE CHANNEL PROFILES",IEDM Tech. Dig ,1
995,p.419に記載されている。
【０００３】
【発明が解決しようとする課題】従来のトランジスタ形
成プロセスでは、ウェル形成時に短チャネル効果を抑え
るためのパンチスルーストップ注入を行うことから、ウ
ェル全域にウェルと同じ導伝型で比較的高濃度の不純物
領域が形成されることになる。従って、その後形成され
る拡散層（ソース、ドレイン領域）の底面部全面に拡散
層とは逆導電型の比較的高濃度の不純物層が存在するこ
とになる。従って、短チャネル効果を抑制するためにパ
ンチスルーストップ注入を行うことによって、接合容量
が増大するといった問題がある。また、この接合容量は
パンチスルーストップ注入量を増やすに従って増大す
る。
成プロセスでは、ウェル形成時に短チャネル効果を抑え
るためのパンチスルーストップ注入を行うことから、ウ
ェル全域にウェルと同じ導伝型で比較的高濃度の不純物
領域が形成されることになる。従って、その後形成され
る拡散層（ソース、ドレイン領域）の底面部全面に拡散
層とは逆導電型の比較的高濃度の不純物層が存在するこ
とになる。従って、短チャネル効果を抑制するためにパ
ンチスルーストップ注入を行うことによって、接合容量
が増大するといった問題がある。また、この接合容量は
パンチスルーストップ注入量を増やすに従って増大す
る。
【０００４】本発明では、このような問題点に鑑み、短
チャネル効果を抑制させつつ、接合容量を大幅に削減す
ることができる半導体装置とその製造方法を提供するこ
とを目的とする。
チャネル効果を抑制させつつ、接合容量を大幅に削減す
ることができる半導体装置とその製造方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】請求項１記載の電界効果
型トランジスタは、半導体基板における、実質的にゲー
ト電極の下方にのみチャネルパンチスルーを抑制するた
めの不純物領域を設けたことを特徴とする。即ち、チャ
ネル下部にパンチスルーストップを目的とした高濃度の
不純物領域があるため、短チャネル効果を抑えることが
できる。
型トランジスタは、半導体基板における、実質的にゲー
ト電極の下方にのみチャネルパンチスルーを抑制するた
めの不純物領域を設けたことを特徴とする。即ち、チャ
ネル下部にパンチスルーストップを目的とした高濃度の
不純物領域があるため、短チャネル効果を抑えることが
できる。
【０００６】請求項２記載の電界効果型トランジスタ
は、請求項１記載の電界効果型トランジスタにおいて、
前記トランジスタがＬＤＤ構造を有し、前記パンチスル
ーを抑制するための不純物領域が実質的にゲート電極と
前記ＬＤＤ構造における低濃度不純物層の下方にのみ存
在することを特徴とする。即ち、ゲート電極下方の領域
では、チャネル下部に従来通りパンチスルーストップを
目的とした高濃度の不純物領域があるため、短チャネル
効果を抑えることができる。
は、請求項１記載の電界効果型トランジスタにおいて、
前記トランジスタがＬＤＤ構造を有し、前記パンチスル
ーを抑制するための不純物領域が実質的にゲート電極と
前記ＬＤＤ構造における低濃度不純物層の下方にのみ存
在することを特徴とする。即ち、ゲート電極下方の領域
では、チャネル下部に従来通りパンチスルーストップを
目的とした高濃度の不純物領域があるため、短チャネル
効果を抑えることができる。
【０００７】一方、拡散層領域の下部には高濃度の不純
物領域がないため、従来に比べ、大幅に接合容量を削減
することができる。請求項３記載の電界効果型トランジ
スタは、請求項１又は２記載の電界効果型トランジスタ
において、前記パンチスルーを抑制するための不純物領
域に用いる不純物と前記ＬＤＤ構造における低濃度不純
物層及び高濃度不純物層に用いる不純物との導電型が異
なることを特徴とする。
物領域がないため、従来に比べ、大幅に接合容量を削減
することができる。請求項３記載の電界効果型トランジ
スタは、請求項１又は２記載の電界効果型トランジスタ
において、前記パンチスルーを抑制するための不純物領
域に用いる不純物と前記ＬＤＤ構造における低濃度不純
物層及び高濃度不純物層に用いる不純物との導電型が異
なることを特徴とする。
【０００８】請求項４記載の電界効果型トランジスタの
製造方法は、半導体基板上に、ダミーゲートを所望のパ
ターンに形成する工程と、前記半導体基板及びダミーゲ
ート上に層間絶縁膜を堆積させ、前記ダミーゲートを露
出させる工程と、前記ダミーゲートをエッチングし、ダ
ミーゲート領域の前記半導体基板を露出させる工程と、
この状態で前記半導体基板にソース、ドレイン間のパン
チスルーを抑制するための注入を行う工程と、その後再
びゲート電極を元のダミーゲートの位置に形成する工程
とを有することを特徴とする。
製造方法は、半導体基板上に、ダミーゲートを所望のパ
ターンに形成する工程と、前記半導体基板及びダミーゲ
ート上に層間絶縁膜を堆積させ、前記ダミーゲートを露
出させる工程と、前記ダミーゲートをエッチングし、ダ
ミーゲート領域の前記半導体基板を露出させる工程と、
この状態で前記半導体基板にソース、ドレイン間のパン
チスルーを抑制するための注入を行う工程と、その後再
びゲート電極を元のダミーゲートの位置に形成する工程
とを有することを特徴とする。
【０００９】即ち、ダミーゲート領域のみシリコン基板
を露出させ、その他の領域が酸化シリコン膜で覆われて
いる状態でパンチスルーストップ注入を行うことによっ
て、セルフアラインでゲート電極の下方にのみ、パンチ
スルーを抑制するための不純物領域を形成することがで
きる。請求項５記載の電界効果型トランジスタの製造方
法は、半導体基板上に、ダミーゲートを所望のパターン
に形成する工程と、前記半導体基板に前記ダミーゲート
をマスクとして低濃度不純物層を形成する工程と、前記
ダミーゲートの側壁にサイドウォールスペーサを形成す
る工程と、前記半導体基板に前記サイドウォールスペー
サをマスクとして高濃度不純物層を形成する工程と、前
記半導体基板及びダミーゲート上に層間絶縁膜を堆積さ
せ、前記ダミーゲートを露出させる工程と、前記ダミー
ゲートをエッチングし、ダミーゲート領域の前記半導体
基板を露出させる工程と、この状態で前記基板にソー
ス、ドレイン間のパンチスルーを抑制するための注入を
行う工程と、その後再びゲート電極を元のダミーゲート
の位置に形成する工程とを有することを特徴とする。
を露出させ、その他の領域が酸化シリコン膜で覆われて
いる状態でパンチスルーストップ注入を行うことによっ
て、セルフアラインでゲート電極の下方にのみ、パンチ
スルーを抑制するための不純物領域を形成することがで
きる。請求項５記載の電界効果型トランジスタの製造方
法は、半導体基板上に、ダミーゲートを所望のパターン
に形成する工程と、前記半導体基板に前記ダミーゲート
をマスクとして低濃度不純物層を形成する工程と、前記
ダミーゲートの側壁にサイドウォールスペーサを形成す
る工程と、前記半導体基板に前記サイドウォールスペー
サをマスクとして高濃度不純物層を形成する工程と、前
記半導体基板及びダミーゲート上に層間絶縁膜を堆積さ
せ、前記ダミーゲートを露出させる工程と、前記ダミー
ゲートをエッチングし、ダミーゲート領域の前記半導体
基板を露出させる工程と、この状態で前記基板にソー
ス、ドレイン間のパンチスルーを抑制するための注入を
行う工程と、その後再びゲート電極を元のダミーゲート
の位置に形成する工程とを有することを特徴とする。
【００１０】即ち、ダミーゲート領域のみシリコン基板
を露出させ、その他の領域が酸化シリコン膜で覆われて
いる状態でパンチスルーストップ注入を行うことによっ
て、セルフアラインでゲート電極の下方にのみ、パンチ
スルーを抑制するための不純物領域を形成することがで
きる。請求項６記載の電界効果型トランジスタの製造方
法は、請求項４又は５に記載の電界効果型トランジスタ
の製造方法において、前記パンチスルーを抑制するため
の不純物領域に用いる不純物と前記ＬＤＤ構造における
低濃度不純物層及び高濃度不純物層に用いる不純物との
導電型が異なることを特徴とする。
を露出させ、その他の領域が酸化シリコン膜で覆われて
いる状態でパンチスルーストップ注入を行うことによっ
て、セルフアラインでゲート電極の下方にのみ、パンチ
スルーを抑制するための不純物領域を形成することがで
きる。請求項６記載の電界効果型トランジスタの製造方
法は、請求項４又は５に記載の電界効果型トランジスタ
の製造方法において、前記パンチスルーを抑制するため
の不純物領域に用いる不純物と前記ＬＤＤ構造における
低濃度不純物層及び高濃度不純物層に用いる不純物との
導電型が異なることを特徴とする。
【００１１】
【発明の実施の形態】図１は本発明の一実施の形態によ
る電界効果型トランジスタを示した断面図である。ま
ず、図１を参照して、本実施の形態による電界効果型ト
ランジスタでは、シリコン基板1上にシリコン酸化膜1
1、ゲート電極13、サイドウォールスペーサ７が所望の
パターンに形成されている。シリコン基板1内では、全
面にウェル2が形成され、ゲート電極13下方以外の領域
に低濃度不純物層6が、ゲート電極13及びサイドウォー
ルスペーサ7下方以外の領域に拡散層8が、ゲート電極13
下方にのみパンチスルーストップ層10がそれぞれ形成さ
れている。
る電界効果型トランジスタを示した断面図である。ま
ず、図１を参照して、本実施の形態による電界効果型ト
ランジスタでは、シリコン基板1上にシリコン酸化膜1
1、ゲート電極13、サイドウォールスペーサ７が所望の
パターンに形成されている。シリコン基板1内では、全
面にウェル2が形成され、ゲート電極13下方以外の領域
に低濃度不純物層6が、ゲート電極13及びサイドウォー
ルスペーサ7下方以外の領域に拡散層8が、ゲート電極13
下方にのみパンチスルーストップ層10がそれぞれ形成さ
れている。
【００１２】ここで、本実施の形態による電界効果型ト
ランジスタでは、上記のように、ゲート電極13下方に
は、パンチスルーストップ層10が存在するので、短チャ
ネル効果を抑制することができ、ゲート電極13下方以外
にはパンチスルーストップ層10が存在しないので、高濃
度不純物層8との接合容量が増大することはない。次
に、本発明を具体化した実施形態における半導体装置の
製造方法を、図１〜図１１に基づいて説明する。
ランジスタでは、上記のように、ゲート電極13下方に
は、パンチスルーストップ層10が存在するので、短チャ
ネル効果を抑制することができ、ゲート電極13下方以外
にはパンチスルーストップ層10が存在しないので、高濃
度不純物層8との接合容量が増大することはない。次
に、本発明を具体化した実施形態における半導体装置の
製造方法を、図１〜図１１に基づいて説明する。
【００１３】工程１（図２参照）：シリコン基板1に、
不純物を注入し、ウェル2を形成する。 工程２（図３参照）：熱酸化法（例えば、950℃の温度
を用いたドライ酸化）を用いて、シリコン酸化膜3を例
えば3nmの膜厚でシリコン基板1上に形成し、前記シリコ
ン酸化膜3上に多結晶シリコン層4をCVD法により例え
ば、15nm形成した後、ゲート電極としてパターニング
し、ダミーゲート電極5を形成する。
不純物を注入し、ウェル2を形成する。 工程２（図３参照）：熱酸化法（例えば、950℃の温度
を用いたドライ酸化）を用いて、シリコン酸化膜3を例
えば3nmの膜厚でシリコン基板1上に形成し、前記シリコ
ン酸化膜3上に多結晶シリコン層4をCVD法により例え
ば、15nm形成した後、ゲート電極としてパターニング
し、ダミーゲート電極5を形成する。
【００１４】工程３（図４参照）：ウェル2と逆導電型
の不純物を注入し、低濃度不純物層6を形成する。 工程４（図５参照）：例えば、ＨＴＯ（High Temperatu
re Oxide）のような絶縁膜をデバイス全面に成膜した
後、前記層間絶縁膜を異方性エッチングによりエッチン
グすることで、サイドウォールスペーサ7を形成し、前
記低濃度不純物層6と同導電型不純物を注入し、高濃度
不純物層8を形成する。
の不純物を注入し、低濃度不純物層6を形成する。 工程４（図５参照）：例えば、ＨＴＯ（High Temperatu
re Oxide）のような絶縁膜をデバイス全面に成膜した
後、前記層間絶縁膜を異方性エッチングによりエッチン
グすることで、サイドウォールスペーサ7を形成し、前
記低濃度不純物層6と同導電型不純物を注入し、高濃度
不純物層8を形成する。
【００１５】工程５（図６参照）：例えば、プラズマCV
D法を用いて、デバイス全面に酸化シリコンから成る層
間絶縁膜9を形成する。 工程６（図７参照）：CMPを用いて、前記層間絶縁膜9を
前記ダミーゲート電極5と同じ高さになるように研磨す
る。 工程７（図８参照）：例えば、ECRプラズマエッチャー
にHBr/02ガスを用いて、ダミーゲート電極5をエッチン
グした後、例えば100:1HFを用いて、シリコン酸化膜4を
エッチングする。
D法を用いて、デバイス全面に酸化シリコンから成る層
間絶縁膜9を形成する。 工程６（図７参照）：CMPを用いて、前記層間絶縁膜9を
前記ダミーゲート電極5と同じ高さになるように研磨す
る。 工程７（図８参照）：例えば、ECRプラズマエッチャー
にHBr/02ガスを用いて、ダミーゲート電極5をエッチン
グした後、例えば100:1HFを用いて、シリコン酸化膜4を
エッチングする。
【００１６】工程８（図９参照）： ウェル2と同導電型
の不純物を注入し、ウェル2領域の不純物濃度に比べて
高濃度のパンチスルーストップ不純物層10を形成する。
この時、パンチスルーストップ不純物層10はセルフアラ
インで後に形成するゲート電極13と低濃度不純物層6の
下方には形成されるが、高濃度不純物層8の下方にはパ
ンチスルーストップ不純物層10がほとんど形成されな
い。従って、従来に比べ、接合容量を大幅に削減するこ
とができる。そして、ゲート電極13下方には、従来と同
じようにパンチスルーストップ不純物層10が形成されて
いるので、短チャネル効果は従来と同程度に抑えること
ができる。
の不純物を注入し、ウェル2領域の不純物濃度に比べて
高濃度のパンチスルーストップ不純物層10を形成する。
この時、パンチスルーストップ不純物層10はセルフアラ
インで後に形成するゲート電極13と低濃度不純物層6の
下方には形成されるが、高濃度不純物層8の下方にはパ
ンチスルーストップ不純物層10がほとんど形成されな
い。従って、従来に比べ、接合容量を大幅に削減するこ
とができる。そして、ゲート電極13下方には、従来と同
じようにパンチスルーストップ不純物層10が形成されて
いるので、短チャネル効果は従来と同程度に抑えること
ができる。
【００１７】尚、本実施形態においては、熱拡散の為
に、パンチスルーストップ不純物層10が、若干、高濃度
不純物層8の下方に位置するが、従来のように高濃度不
純物層8の下方全面に位置することはない。従って、高
濃度不純物層8の下方全面に位置することがなければ、
本発明における、「実質的にゲート電極とＬＤＤ構造に
おける低濃度不純物層の下方にのみ」の範囲に含まれ
る。
に、パンチスルーストップ不純物層10が、若干、高濃度
不純物層8の下方に位置するが、従来のように高濃度不
純物層8の下方全面に位置することはない。従って、高
濃度不純物層8の下方全面に位置することがなければ、
本発明における、「実質的にゲート電極とＬＤＤ構造に
おける低濃度不純物層の下方にのみ」の範囲に含まれ
る。
【００１８】工程９（図１０参照）： 熱酸化法（例え
ば、950℃の温度を用いたドライ酸化）を用いて、シリ
コン酸化膜11を例えば3nmの膜厚でシリコン基板1上に形
成し、前記シリコン酸化膜11上に多結晶シリコン層12を
CVD法により成膜する。 工程１０（図１１参照）： 前記多結晶シリコン層12をC
MP法により研磨し、ゲート電極13を形成する。
ば、950℃の温度を用いたドライ酸化）を用いて、シリ
コン酸化膜11を例えば3nmの膜厚でシリコン基板1上に形
成し、前記シリコン酸化膜11上に多結晶シリコン層12を
CVD法により成膜する。 工程１０（図１１参照）： 前記多結晶シリコン層12をC
MP法により研磨し、ゲート電極13を形成する。
【００１９】工程１１（図１参照）：例えば、プラズマ
CVD法を用いて、デバイス全面に酸化シリコンから成る
層間絶縁膜9を形成する。本実施形態にあっては、以下
の通りに変更することができる。 （１）サイドウォールスペーサ６を窒化シリコンを用い
て形成する。こうすることで、工程７におけるシリコン
酸化膜3除去時にサイドウォールスペーサ６の後退を防
ぐことができる。
CVD法を用いて、デバイス全面に酸化シリコンから成る
層間絶縁膜9を形成する。本実施形態にあっては、以下
の通りに変更することができる。 （１）サイドウォールスペーサ６を窒化シリコンを用い
て形成する。こうすることで、工程７におけるシリコン
酸化膜3除去時にサイドウォールスペーサ６の後退を防
ぐことができる。
【００２０】（２）工程７において、シリコン酸化膜3
のダメージが少ない場合はシリコン酸化膜3をエッチン
グしない。こうすることで、工程9におけるシリコン酸
化膜11形成工程を加える必要がないので、工程数を削減
できることができる上に、デバイスに加える熱量を削減
でき、低濃度不純物層5等の不純物の移動を抑えること
ができるので、プロファイルに変化を与え難く、また、
サリサイドの特性に悪影響を与え難い。
のダメージが少ない場合はシリコン酸化膜3をエッチン
グしない。こうすることで、工程9におけるシリコン酸
化膜11形成工程を加える必要がないので、工程数を削減
できることができる上に、デバイスに加える熱量を削減
でき、低濃度不純物層5等の不純物の移動を抑えること
ができるので、プロファイルに変化を与え難く、また、
サリサイドの特性に悪影響を与え難い。
【００２１】（３）工程9において、多結晶シリコン層
の代わりに、例えばTiNのようなメタル材料を用いるこ
とで、形成温度を低減することができるので、さらに熱
量を削減することができる。 （４）工程9において、シリコン酸化膜11の代わりに窒
化シリコン膜、酸窒化シリコン膜、酸化タンタル膜等の
シリコン酸化膜よりも誘電率の高い膜を形成する。こう
することで、ゲート絶縁膜を厚膜化でき、ゲート絶縁膜
の信頼性が向上し、プロセスばらつきを小さくすること
ができる。
の代わりに、例えばTiNのようなメタル材料を用いるこ
とで、形成温度を低減することができるので、さらに熱
量を削減することができる。 （４）工程9において、シリコン酸化膜11の代わりに窒
化シリコン膜、酸窒化シリコン膜、酸化タンタル膜等の
シリコン酸化膜よりも誘電率の高い膜を形成する。こう
することで、ゲート絶縁膜を厚膜化でき、ゲート絶縁膜
の信頼性が向上し、プロセスばらつきを小さくすること
ができる。
【００２２】（５）ダミーゲート電極５として、多結晶
シリコンに代えて、アモルファスシリコンを用いる。
尚、ダミーゲート電極５の材質としては、サイドウォー
ルスペーサ６とエッチング選択比がとれ且つ１１００℃
程度の熱処理に耐え得るものが望ましい。
シリコンに代えて、アモルファスシリコンを用いる。
尚、ダミーゲート電極５の材質としては、サイドウォー
ルスペーサ６とエッチング選択比がとれ且つ１１００℃
程度の熱処理に耐え得るものが望ましい。
【００２３】
【発明の効果】以上説明したように、本発明は、短チャ
ネル効果を抑える能力を維持しつつ、接合容量を大幅に
削減することができる電界効果トランジスタを提供する
ことができる。
ネル効果を抑える能力を維持しつつ、接合容量を大幅に
削減することができる電界効果トランジスタを提供する
ことができる。
【図１】本発明を具体化した実施形態に係る半導体装置
の概略断面図である。
の概略断面図である。
【図２】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図３】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図４】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図５】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図６】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図７】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図８】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図９】本発明を具体化した実施形態に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図１０】本発明を具体化した実施形態に係る半導体装
置の製造過程を示す概略断面図である。
置の製造過程を示す概略断面図である。
【図１１】本発明を具体化した実施形態に係る半導体装
置の製造過程を示す概略断面図である。
置の製造過程を示す概略断面図である。
1・・シリコン基板 2・・ウェル 3・・シリコン酸化膜 4・・多結晶シリコン層 5・・ダミーゲート電極 6・・低濃度不純物層 7・・サイドウォールスペーサ 8・・高濃度不純物層 9・・層間絶縁膜 10・・パンチスルーストップ層 11・・シリコン酸化膜 12・・多結晶シリコン層 13・・ゲート電極
Claims (6)
- 【請求項１】 半導体基板における、実質的にゲート電
極の下方にのみチャネルパンチスルーを抑制するための
不純物領域を設けたことを特徴とする電界効果型トラン
ジスタ。 - 【請求項２】 前記トランジスタがＬＤＤ構造を有し、
前記パンチスルーを抑制するための不純物領域が実質的
にゲート電極と前記ＬＤＤ構造における低濃度不純物層
の下方にのみ存在することを特徴とする請求項１に記載
の電界効果型トランジスタ。 - 【請求項３】 前記パンチスルーを抑制するための不純
物領域に用いる不純物と前記ＬＤＤ構造における低濃度
不純物層及び高濃度不純物層に用いる不純物との導電型
が異なることを特徴とする請求項１又は２に記載の電界
効果型トランジスタ。 - 【請求項４】 半導体基板上に、ダミーゲートを所望の
パターンに形成する工程と、 前記半導体基板及びダミーゲート上に層間絶縁膜を堆積
させ、前記ダミーゲートを露出させる工程と、 前記ダミーゲートをエッチングし、ダミーゲート領域の
前記半導体基板を露出させる工程と、 この状態で前記半導体基板にソース、ドレイン間のパン
チスルーを抑制するための注入を行う工程と、 その後再びゲート電極を元のダミーゲートの位置に形成
する工程とを有することを特徴とする電界効果型トラン
ジスタの製造方法。 - 【請求項５】 半導体基板上に、ダミーゲートを所望の
パターンに形成する工程と、 前記半導体基板に前記ダミーゲートをマスクとして低濃
度不純物層を形成する工程と、 前記ダミーゲートの側壁にサイドウォールスペーサを形
成する工程と、 前記半導体基板に前記サイドウォールスペーサをマスク
として高濃度不純物層を形成する工程と、 前記半導体基板及びダミーゲート上に層間絶縁膜を堆積
させ、前記ダミーゲートを露出させる工程と、 前記ダミーゲートをエッチングし、ダミーゲート領域の
前記半導体基板を露出させる工程と、 この状態で前記半導体基板にソース、ドレイン間のパン
チスルーを抑制するための注入を行う工程と、 その後再びゲート電極を元のダミーゲートの位置に形成
する工程とを有することを特徴とする電界効果型トラン
ジスタの製造方法。 - 【請求項６】 前記パンチスルーを抑制するための不純
物領域に用いる不純物と前記ＬＤＤ構造における低濃度
不純物層及び高濃度不純物層に用いる不純物との導電型
が異なることを特徴とする請求項４又は５に記載の電界
効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061109A JP2001250943A (ja) | 2000-03-06 | 2000-03-06 | 電界効果型トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061109A JP2001250943A (ja) | 2000-03-06 | 2000-03-06 | 電界効果型トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001250943A true JP2001250943A (ja) | 2001-09-14 |
Family
ID=18581315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000061109A Pending JP2001250943A (ja) | 2000-03-06 | 2000-03-06 | 電界効果型トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001250943A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8110897B2 (en) | 2004-09-27 | 2012-02-07 | Panasonic Corporation | Semiconductor device with carbon-containing region |
| JP2021082372A (ja) * | 2021-01-19 | 2021-05-27 | ユナイテッド・セミコンダクター・ジャパン株式会社 | 不揮発性記憶装置及び不揮発性記憶装置のプログラム方法 |
-
2000
- 2000-03-06 JP JP2000061109A patent/JP2001250943A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8110897B2 (en) | 2004-09-27 | 2012-02-07 | Panasonic Corporation | Semiconductor device with carbon-containing region |
| JP2021082372A (ja) * | 2021-01-19 | 2021-05-27 | ユナイテッド・セミコンダクター・ジャパン株式会社 | 不揮発性記憶装置及び不揮発性記憶装置のプログラム方法 |
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