CN106992143B - 一种半导体器件以及制备方法、电子装置 - Google Patents
一种半导体器件以及制备方法、电子装置 Download PDFInfo
- Publication number
- CN106992143B CN106992143B CN201610039853.5A CN201610039853A CN106992143B CN 106992143 B CN106992143 B CN 106992143B CN 201610039853 A CN201610039853 A CN 201610039853A CN 106992143 B CN106992143 B CN 106992143B
- Authority
- CN
- China
- Prior art keywords
- layer
- forming
- gate structure
- metal
- material layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 123
- 238000002360 preparation method Methods 0.000 title abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 109
- 239000002184 metal Substances 0.000 claims abstract description 109
- 239000000463 material Substances 0.000 claims abstract description 80
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 61
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 230000000903 blocking effect Effects 0.000 claims abstract description 39
- 125000006850 spacer group Chemical group 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 19
- 230000004888 barrier function Effects 0.000 claims abstract description 14
- 238000000137 annealing Methods 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 186
- 230000008569 process Effects 0.000 description 18
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及一种半导体器件以及制备方法、电子装置。所述方法包括：提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构和有源区，在所述浅沟槽隔离结构上形成有栅极结构；在栅极结构和有源区上形成图案化的半导体材料层，并在所述图案化的半导体材料层上形成第一金属硅化物阻挡层；图案化第一金属硅化物阻挡层，以在半导体材料层上形成阻挡层间隙壁，以减小所述半导体材料层的坡度；在所述栅极结构、所述阻挡层间隙壁和所述有源区上形成第一金属层；在所述第一金属层上形成第二金属硅化物阻挡层并图案化，以露出所述栅极结构及其间隙壁上方的所述第一金属层；在露出的所述第一金属层上形成第二金属层并执行退火步骤，以形成自对准硅化物。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件以及制备方法、电子装置。
背景技术
随着对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的更多关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变结构单元而在单一晶片上形成多个存储单元，对于通过改变单元结构增加集成密度的方法来说，可以尝试过通过改变有源区的平面布置或改变单元布局来减小单元面积。
在微米级和亚微米级集成电路制造工艺中在电路中，常常会用到有自对准的金属硅化物(Salicide)和无自对准的金属硅化物(Salicide)两种器件，因此要用到金属硅化物阻挡层(SAB)和金属硅化物(Salicide)工艺。
随着半导体器件尺寸的不断缩小，多晶硅互连器件(Poly-interconnect device)可以巨大的减小晶体管的尺寸，在所述多晶硅互连器件中所述多晶硅形成的金属硅化物位于所述栅极间隙壁以及栅极两侧的半导体衬底上，具有较大的面积而且具有很小的电阻。在金属硅化物制备过程中金属层横跨所述栅极结构的上方，由于金属层，例如钴的覆盖性能的限制，会导致在栅极结构的侧壁上的金属硅化物覆盖性能较差同时产生较大的电阻。为了克服该问题可以通过加大金属层的厚度，来提高金属层的覆盖能力，但是增加金属层的厚度会带来其他问题，例如有源区的结泄漏增高。
因此需要对目前所述半导体器件的制备方法进行改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，包括：
提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构和有源区，在所述浅沟槽隔离结构上形成有栅极结构；
在所述栅极结构和所述有源区上形成图案化的半导体材料层，并在所述图案化的半导体材料层上形成第一金属硅化物阻挡层；
图案化所述第一金属硅化物阻挡层，以在所述栅极结构的间隙壁底部上的所述半导体材料层上形成阻挡层间隙壁，以减小所述半导体材料层的坡度；
在所述栅极结构及其两侧的所述半导体衬底上和所述有源区上形成图案化的半导体材料层，并在所述图案化的半导体材料层上形成第一金属硅化物阻挡层；
图案化所述第一金属硅化物阻挡层，以在所述栅极结构的间隙壁底部上的所述半导体材料层上形成阻挡层间隙壁，以减小所述半导体材料层的坡度；
在所述栅极结构、所述阻挡层间隙壁和所述有源区上形成第一金属层；
在所述第一金属层上形成第二金属硅化物阻挡层并图案化，以露出所述栅极结构及其两侧的所述半导体衬底、及其间隙壁上方的所述第一金属层；
在露出的所述第一金属层上形成第二金属层并执行退火步骤，以在所述栅极结构及其间隙壁上方形成自对准硅化物，以形成半导体材料层互连结构。
可选地，形成所述栅极结构的方法包括：
提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构和有源区；
在所述浅沟槽隔离结构和所述有源区上形成栅极材料层；
在所述栅极材料层上形成图案化的第一掩膜层，以露出用于形成所述栅极结构的区域，并进行离子注入；
去除所述第一掩膜层，在所述栅极材料层上形成硬掩膜层；
图案化所述硬掩膜层和所述栅极材料层，以在离子注入区域形成所述栅极结构；
执行LDD离子注入；
在所述栅极结构的侧壁上形成间隙壁。
可选地，形成图案化的所述第一掩膜层与图案化第二金属硅化物阻挡层的工艺中选用相同的光罩。
可选地，形成所述第一金属硅化物阻挡层的步骤包括：
在所述栅极结构和所述有源区上形成所述半导体材料层，以覆盖所述栅极结构和所述有源区；
图案化所述半导体材料层，以在所述栅极结构和所述有源区上形成相互间隔的半导体材料层；
执行离子注入步骤。
可选地，所述第二金属层的厚度大于所述第一金属层的厚度。
可选地，所述第一金属层的厚度为80～130埃；
所述第二金属层的厚度为100～150埃。
可选地，所述第一金属硅化物阻挡层和/或第二金属硅化物阻挡层的厚度为280～350埃。
可选地，所述第一金属层选用Co或NiPt；所述第二金属层选用Co或NiPt。
本发明还提供了一种基于上述方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法在制备过程中首先形成第一金属硅化物阻挡层并全面蚀刻，以在半导体材料的侧壁上形成间隙壁，减小侧壁的坡度，提高自对准硅化物的沉积能力，并且在该工艺中选用干法蚀刻，避免了湿法蚀刻步骤，从而可以避免结漏变高，同时还可以避免形成桥连。
本发明所述半导体器件为多晶硅互连器件(Poly-interconnect device)，所述多晶硅互连器件(Poly-interconnect device)可以巨大的减小晶体管的尺寸，在所述多晶硅互连器件中所述多晶硅形成的金属硅化物位于所述栅极间隙壁以及栅极两侧的半导体衬底上，具有较大的面积而且具有很小的电阻，本发明所述半导体器件和制备方法能够使多晶硅互连器件(Poly-interconnect device)的性能和良率均得到进一步的提高。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1i为本发明一实施方式中所述半导体器件的制备过程示意图；
图2为本发明一具体实施方式中所述半导体器件的制备工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面结合附图1a-1i对本发明所述半导体器件的制备方法做进一步的说明。
首先，执行步骤101，提供半导体衬底101，在所述半导体衬底中形成有浅沟槽隔离结构102和有源区，在所述浅沟槽隔离结构上形成有栅极结构1031。
具体地，在该步骤中首先提供半导体衬底101，所述半导体衬底101包括可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在所述半导体衬底中形成有有源区，所述有源区通过浅沟槽隔离结构102间隔。
其中所述浅沟槽隔离102的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底101上依次形成第一氧化物层和第一氮化物层。接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底进行刻蚀以形成沟槽。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。
然后，在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成具有浅沟槽隔离结构102。
然后在所述浅沟槽隔离结构102和所述有源区上形成栅极材料层103，其中，所述栅极材料层可以选用本领域常用的半导体材料层，例如在该实施例中可以选用多晶硅，其中所述多晶硅的沉积方法可以选用化学气相沉积(CVD)等，并不局限于某一种。
然后，在所述栅极材料层上形成图案化的第一掩膜层，以露出用于形成所述栅极结构的区域，并进行离子注入，如图1b所示，其中所述第一掩膜层选用光刻胶层，所述离子注入选用常规的离子注入方法。
去除所述第一掩膜层，在所述栅极材料层上形成硬掩膜层，所述硬掩膜层可以选用金属硬掩膜层、或者氧化物、氮化物等掩膜层。在该实施例中所述掩膜层选用SiN。
然后对所述硬掩膜层、所述栅极材料层103进行图案化，以形成栅极结构1031。
具体地，首先在所述硬掩膜层上形成光刻胶层，然后曝光显影，以在所述光刻胶层中形成栅极图案，并以所述掩膜层为掩膜蚀刻所述硬掩膜层和所述栅极材料层103，以形成栅极结构。
在该步骤中可以选用干法蚀刻所述硬掩膜层和所述栅极材料层103，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-0mTorr，蚀刻时间为5-120s，可选为5-60s。
可选地，在蚀刻之前还可以在所述栅极结构的下方形成栅极介电层，例如通过炉管热过程生成栅极氧化物层，其中，所述栅极氧化物层的厚度可以根据需要进行选择，例如100埃左右等。
可选地，所述方法还进一步包括在所述栅极结构的侧壁上形成偏移侧墙(offsetspacer)。所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极结构两侧形成偏移侧墙的工艺例如化学气相沉积，本实施例中，所述偏移侧墙的厚度可以小到80埃。
可选地，形成轻掺杂源极/漏极(LDD)于栅极结构两侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
可选地，执行完所述LDD之后，还进一步包含热退火的步骤，以激活所述LDD离子，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体可选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，可选为1050℃，所述热退火步骤时间为1-300s。
具体地，如图1c所示，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
在栅极的每个侧壁上形成间隙壁，包括氮化物、氧氮化物或它们的组合，是通过沉积和刻蚀形成的。间隙壁结构可以具有不同的厚度，但从底表面开始测量，间隙壁结构的厚度通常为10到30nm。需要说明的是，间隙壁是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构的侧壁不受损伤。
执行步骤102，在所述栅极结构和所述有源区上形成图案化的半导体材料层105和在所述图案化的半导体材料层上形成第一金属硅化物阻挡层106。
具体地，如图1d所示，在该步骤中所述半导体材料层105可以与所述栅极材料层选用相同的材料，例如可以选用多晶硅，以在后续的步骤中形成自对准硅化物(金属硅化物)，以形成多晶硅互连器件(Poly-interconnect device)。
其中，所述多晶硅层位于所述栅极间隙壁以及栅极两侧的半导体衬底上，以完全覆盖所述栅极结构以及两侧源漏区并沿源漏区向外部分地延伸，以在所述栅极结构两侧的所述半导体衬底上也形成所述多晶硅，以便在后续的步骤中形成金属硅化物，用于形成多晶硅互连器件(Poly-interconnect device)，所述多晶硅互连器件(Poly-interconnectdevice)可以巨大的减小晶体管的尺寸，后续形成的金属硅化物位于所述栅极间隙壁以及栅极两侧的半导体衬底上，具有较大的面积而且具有很小的电阻，本发明所述半导体器件和制备方法能够使多晶硅互连器件(Poly-interconnect device)的性能和良率均得到进一步的提高。
可选地，所述步骤包括：在所述栅极结构和所述有源区上形成所述半导体材料层，以覆盖所述栅极结构和所述有源区；图案化所述半导体材料层，以在所述栅极结构和所述有源区上形成相互间隔的半导体材料层，例如所述半导体材料层形成位于所述栅极结构和所述有源区上的两部分；执行离子注入步骤。
其中所述第一金属硅化物阻挡层106可以选用氧化物。
可选地，所述第一金属硅化物阻挡层的厚度为280～350埃。
执行步骤103，图案化所述第一金属硅化物阻挡层，以在所述栅极结构的间隙壁底部上的所述半导体材料层上形成阻挡层间隙壁，以减小所述半导体材料层的坡度。
具体地，如图1e所示，在该步骤中通过干法蚀刻全面的蚀刻所述第一金属硅化物阻挡层106，以在所述栅极结构区域中所述半导体材料层的侧壁上形成间隙壁，以减小所述半导体材料层的侧壁的坡度，使所述坡度更加平滑，更加容易沉积金属层，更均匀的形成自对准硅化物。
在该步骤中选用干法蚀刻，跳过了湿法蚀刻步骤，以避免有源区的结漏，和所述半导体材料层与栅极结构的桥连。
执行步骤104，在所述栅极结构、所述阻挡层间隙壁和所述有源区上形成第一金属层107。
具体地，如图1f所示，在该步骤中所述第一金属层107可以选用Co或者NiPt等，并不局限于某一种。在该实施例中所述第一金属层107选用Co。
执行步骤105，在所述第一金属层上形成第二金属硅化物阻挡层108并图案化，以露出所述栅极结构及其间隙壁上方的所述第一金属层。
具体地，如图1g所示，其中所述第二金属硅化物阻挡层108可以选用氧化物。例如可以选用与所述第一金属硅化物阻挡层相同的材料。
图案化所述第二金属硅化物阻挡层108，以露出要形成自对准硅化物的区域，例如所述栅极结构及其间隙壁，以及源漏区，或者露出靠近所述栅极结构的源漏区的一部分。
在所述步骤101中对所述栅极材料层进行离子注入工艺中与该步骤中图案化第二金属硅化物阻挡层的工艺中选用相同的光罩。
可选地，所述第二金属硅化物阻挡层的厚度为280～350埃。
可选地，所述第一金属层的厚度为80～130埃。
执行步骤106，在露出的所述第一金属层上形成第二金属层109并执行退火步骤，以在所述栅极结构及其间隙壁上方形成自对准硅化物。
具体地，如图1h所示，在该步骤中所述第二金属层的厚度大于所述第一金属层的厚度。
可选地，所述第一金属层的厚度为80～130埃；所述第二金属层的厚度为100～150埃。
所述第一金属层选用Co或NiPt；所述第二金属层选用Co或NiPt。
然后执行退火步骤，具体地，首先执行第一退火步骤，以使所述第二金属层与所述半导体材料层进行反应，然后选择性的去除所述第二金属层，例如去除不需要形成对准对硅化物区域中的所述第二金属层，然后进行第二次退火，以使所述第二金属层与所述半导体材料层充分反应，在所述栅极结构及其间隙壁上方形成自对准硅化物。
所述方法还进一步包括在所述半导体衬底上沉积层间介电层，如图1i所示，以覆盖所述栅极结构区域和所述有源区。
然后图案化所述层间介电层，以形成接触孔，进而与所述自对准硅化物接触，形成互连。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，所述方法在制备过程中首先形成第一金属硅化物阻挡层并全面蚀刻，以在半导体材料的侧壁上形成间隙壁，减小侧壁的坡度，提高自对准硅化物的沉积能力，并且在该工艺中选用干法蚀刻，避免了湿法蚀刻步骤，从而可以避免结漏变高，同时还可以避免形成桥连。
图2为本发明一具体实施方式中半导体器件的制备工艺流程图，具体地包括：
步骤S1：提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构和有源区，在所述浅沟槽隔离结构上形成有栅极结构；
步骤S2：在所述栅极结构和所述有源区上形成图案化的半导体材料层，并在所述图案化的半导体材料层上形成第一金属硅化物阻挡层；
步骤S3：图案化所述第一金属硅化物阻挡层，以在所述栅极结构的间隙壁底部上的所述半导体材料层上形成阻挡层间隙壁，以减小所述半导体材料层的坡度；
步骤S4：在所述栅极结构及其两侧的所述半导体衬底上和所述有源区上形成图案化的半导体材料层，并在所述图案化的半导体材料层上形成第一金属硅化物阻挡层；
步骤S5：图案化所述第一金属硅化物阻挡层，以在所述栅极结构的间隙壁底部上的所述半导体材料层上形成阻挡层间隙壁，以减小所述半导体材料层的坡度；
步骤S6：在所述栅极结构、所述阻挡层间隙壁和所述有源区上形成第一金属层；
步骤S7：在所述第一金属层上形成第二金属硅化物阻挡层并图案化，以露出所述栅极结构及其两侧的所述半导体衬底、及其间隙壁上方的所述第一金属层；
步骤S8：在露出的所述第一金属层上形成第二金属层并执行退火步骤，以在所述栅极结构及其间隙壁上方形成自对准硅化物，以形成半导体材料层互连结构。
实施例二
本发明还提供了一种通过实施例一所述方法制备得到的半导体器件，所述器件包括半导体衬底101，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中，所述半导体衬底1的材料优选为硅。
所述器件还进一步包括栅极结构，和位于栅极结构侧壁上的间隙壁。
可选地，在所述栅极结构15和低压栅极结构10的两侧形成有轻掺杂源极/漏极(LDD)。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。
可选地，在所述低压栅极结构和所述高压栅极结构的偏移侧壁上形成间隙壁。
在所述栅极结构的两侧形成有源漏。
在所述栅极结构的两侧的源漏上以及所述栅极结构上还形成有自对准硅化物，其他区域则形成非自对准硅化物结构。
在所述栅极结构区域中所述半导体材料层的侧壁上形成有阻挡间隙壁，以减小所述半导体材料层的侧壁的坡度，使所述坡度更加平滑，更加容易沉积金属层，更均匀的形成自对准硅化物。并且在制备过程中选用干法蚀刻，跳过了湿法蚀刻步骤，以避免有源区的结漏，和所述半导体材料层与栅极结构的桥连，所述半导体器件的性能和良率均进一步提高。
本发明所述半导体器件为多晶硅互连器件(Poly-interconnect device)，所述多晶硅互连器件(Poly-interconnect device)可以巨大的减小晶体管的尺寸，在所述多晶硅互连器件中所述多晶硅形成的金属硅化物位于所述栅极间隙壁以及栅极两侧的半导体衬底上，具有较大的面积而且具有很小的电阻，本发明所述半导体器件能够使多晶硅互连器件(Poly-interconnect device)的性能和良率均得到进一步的提高。
实施例三
本发明实施例提供一种电子装置，其包括通过实施例1的方法制备得到的半导体器件。
所述电子装置可以选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机等，但并不局限于上述列举的装置。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构和有源区，在所述浅沟槽隔离结构上形成有栅极结构；
在所述栅极结构及其两侧的所述半导体衬底上和所述有源区上形成图案化的半导体材料层，并在所述图案化的半导体材料层上形成第一金属硅化物阻挡层；
图案化所述第一金属硅化物阻挡层，以在所述栅极结构的间隙壁底部上的所述半导体材料层上形成阻挡层间隙壁，以减小所述半导体材料层的坡度；
在所述栅极结构、所述阻挡层间隙壁和所述有源区上形成第一金属层；
在所述第一金属层上形成第二金属硅化物阻挡层并图案化，以露出所述栅极结构及其两侧的所述半导体衬底、及其间隙壁上方的所述第一金属层；
在露出的所述第一金属层上形成第二金属层并执行退火步骤，以在所述栅极结构及其间隙壁上方形成自对准硅化物，以形成半导体材料层互连结构。
2.根据权利要求1所述的方法，其特征在于，形成所述栅极结构的方法包括：
提供半导体衬底，在所述半导体衬底中形成有浅沟槽隔离结构和有源区；
在所述浅沟槽隔离结构和所述有源区上形成栅极材料层；
在所述栅极材料层上形成图案化的第一掩膜层，以露出用于形成所述栅极结构的区域，并进行离子注入；
去除所述第一掩膜层，在所述栅极材料层上形成硬掩膜层；
图案化所述硬掩膜层和所述栅极材料层，以在离子注入区域形成所述栅极结构；
执行LDD离子注入；
在所述栅极结构的侧壁上形成间隙壁。
3.根据权利要求2所述的方法，其特征在于，形成图案化的所述第一掩膜层与图案化第二金属硅化物阻挡层的工艺中选用相同的光罩。
4.根据权利要求1所述的方法，其特征在于，形成所述第一金属硅化物阻挡层的步骤包括：
在所述栅极结构和所述有源区上形成所述半导体材料层，以覆盖所述栅极结构和所述有源区；
图案化所述半导体材料层，以在所述栅极结构和所述有源区上形成相互间隔的半导体材料层；
执行离子注入步骤。
5.根据权利要求1所述的方法，其特征在于，所述第二金属层的厚度大于所述第一金属层的厚度。
6.根据权利要求1所述的方法，其特征在于，所述第一金属层的厚度为80～130埃；
所述第二金属层的厚度为100～150埃。
7.根据权利要求1所述的方法，其特征在于，所述第一金属硅化物阻挡层和/或第二金属硅化物阻挡层的厚度为280～350埃。
8.根据权利要求1所述的方法，其特征在于，所述第一金属层选用Co或NiPt；所述第二金属层选用Co或NiPt。
9.根据权利要求1所述的方法，其特征在于，所述半导体材料层选用多晶硅层，以形成多晶硅互连结构。
10.一种基于权利要求1至9之一所述方法制备得到的半导体器件。
11.一种电子装置，包括权利要求10所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610039853.5A CN106992143B (zh) | 2016-01-21 | 2016-01-21 | 一种半导体器件以及制备方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610039853.5A CN106992143B (zh) | 2016-01-21 | 2016-01-21 | 一种半导体器件以及制备方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106992143A CN106992143A (zh) | 2017-07-28 |
| CN106992143B true CN106992143B (zh) | 2019-12-17 |
Family
ID=59414512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610039853.5A Active CN106992143B (zh) | 2016-01-21 | 2016-01-21 | 一种半导体器件以及制备方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106992143B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4628589A (en) * | 1984-09-28 | 1986-12-16 | Texas Instruments Incorporated | Method for fabricating stacked CMOS structures |
| US5262655A (en) * | 1991-04-23 | 1993-11-16 | Mitsubishi Denki Kabushiki Kaisha | Thin film field effect device having an LDD structure and a method of manufacturing such a device |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| CN1653621A (zh) * | 2002-05-08 | 2005-08-10 | 皇家飞利浦电子股份有限公司 | 耦合率增大的浮栅存储单元 |
-
2016
- 2016-01-21 CN CN201610039853.5A patent/CN106992143B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4628589A (en) * | 1984-09-28 | 1986-12-16 | Texas Instruments Incorporated | Method for fabricating stacked CMOS structures |
| US5262655A (en) * | 1991-04-23 | 1993-11-16 | Mitsubishi Denki Kabushiki Kaisha | Thin film field effect device having an LDD structure and a method of manufacturing such a device |
| US6140684A (en) * | 1997-06-24 | 2000-10-31 | Stmicroelectronic, Inc. | SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers |
| CN1653621A (zh) * | 2002-05-08 | 2005-08-10 | 皇家飞利浦电子股份有限公司 | 耦合率增大的浮栅存储单元 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106992143A (zh) | 2017-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7488650B2 (en) | Method of forming trench-gate electrode for FinFET device | |
| CN102376538B (zh) | 形成多晶硅电阻装置的方法以及半导体装置 | |
| KR101258642B1 (ko) | 반도체 소자의 제조 방법 | |
| US7338860B2 (en) | Methods of forming non-volatile memory device having floating gate | |
| US7316945B2 (en) | Method of fabricating a fin field effect transistor in a semiconductor device | |
| KR20130108025A (ko) | 반도체 소자의 접촉 구조 | |
| CN109427677B (zh) | 半导体结构及其形成方法 | |
| US7265011B2 (en) | Method of manufacturing a transistor | |
| US9691665B2 (en) | Semiconductor structure with self-aligned spacers and method of fabricating the same | |
| US7319063B2 (en) | Fin field effect transistor and method for manufacturing fin field effect transistor | |
| US11145746B2 (en) | Semiconductor device and method | |
| US7585738B2 (en) | Method of forming a fully silicided semiconductor device with independent gate and source/drain doping and related device | |
| CN106992143B (zh) | 一种半导体器件以及制备方法、电子装置 | |
| CN108447823A (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN108346658A (zh) | 一种半导体器件及其制造方法和电子装置 | |
| US9076818B2 (en) | Semiconductor device fabrication methods | |
| CN112366179A (zh) | 半导体器件结构和制备方法 | |
| CN108206160B (zh) | 一种半导体器件及其制造方法和电子装置 | |
| CN106960817B (zh) | 一种半导体器件以及制备方法、电子装置 | |
| CN112951765A (zh) | 半导体结构及其形成方法 | |
| US20080142884A1 (en) | Semiconductor device | |
| CN104282568A (zh) | 一种半导体结构及其制造方法 | |
| US20230387316A1 (en) | Semiconductor device and method for manufacturing the same | |
| US20240145578A1 (en) | Nanosheet with dual isolation regions separated by buried inner spacer | |
| US7179675B2 (en) | Method for fabricating image sensor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |