CN104282568A - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体结构的制造方法。在衬底上形成一层石墨烯，形成伪栅、侧墙、源/漏区、源/漏延伸区，刻蚀源/漏区暴露出的石墨烯，形成第一介质层，再去除伪栅以及伪栅下面的石墨烯，形成栅介质层和栅电极，形成第二介质层，最后刻蚀接触孔，填充接触孔以形成接触塞。相应地，本发明还提供了一种半导体结构，利于减小源/漏延伸区的寄生电阻和寄生电容。
Description
技术领域
本发明涉及半导体结构的制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着MOS晶体管沟道长度缩短，为了抑制短沟效应需要在沟道两端形成极浅的高掺杂源漏延伸区（Source-Drain extension）240，如图1所示。然而，形成这种源漏延伸结构会引起寄生电阻的增加。由于寄生电阻不能随着MOS器件的缩小而缩小，这使得寄生电阻在总的电阻中占有很大的比例，并将严重影响器件的输出特性和频率特性。为了减小源漏延伸区的寄生电阻，传统CMOS工艺中对其进行调整注入，提高掺杂浓度。然而，高掺杂的源漏延伸区会向栅极下方的沟道区横向扩散，导致沟道退化，并使得栅-源、栅-漏寄生电容Cov增大，密勒（Miler）效应增加，导致器件性能退化。
石墨烯自从被发现以来，即已成为世界各国研究小组的研究热点，它是一种由单层碳原子紧密堆积成二维蜂窝状结构的碳质新材料。石墨烯的室温本征电子迁移率可达200000cm2/Vs，是Si（约1450cm2/Vs）的140倍，GaAs（约8500cm2/Vs）的20倍、GaN（约2000cm2/Vs）的100倍。因此，石墨烯具有高载流能力，是目前已知导电性能最出色的材料。此外，石墨烯具有二维特性，可与传统的半导体器件兼容，石墨烯的制作工艺也与现有的CMOS制造工艺相兼容。石墨烯的这些优异电学性能，使其在超高频乃至太赫兹电子器件、超级计算机等领域具有巨大的应用价值，被认为是下一代集成电路中有望延续摩尔定律的重要材料。
发明内容
针对上述缺点，本发明的目的在于提供一种半导体结构的制造方法，在制造半导体结构的过程中可减少源、漏延伸区的寄生电阻，同时不会导致短沟效应、栅寄生电容增大等器件性能退化的问题。
为了解决上述技术问题，本发明提供了一种半导体结构的制造方法，其特征在于，该方法包括：
a）提供衬底；
b）在所述衬底之上形成石墨烯层；
c）在所述石墨烯层上形成伪栅、源/漏延伸区、侧墙以及源/漏区；
d）形成覆盖所述源/漏区和所述伪栅的第一介质层，并进行平坦化，露出所述伪栅顶部；
e）去除所述伪栅以及所述伪栅下面的石墨烯层；
f）在所述伪栅的位置形成栅极堆叠。
相应地，本发明还提供了一种半导体结构，其特征在于，该半导体结构包括衬底、石墨烯层、栅极堆叠、侧墙、第一介质层、第二介质层，其中：
所述浅沟槽隔离结构、源/漏区嵌于所述衬底中；
所述栅极堆叠形成在所述衬底之上；
所述栅极堆叠包括栅介质层和栅电极；
所述侧墙形成在所述栅极堆叠的侧壁上；
所述石墨烯层在所述侧墙与源/漏延伸区之间；
所述第一介质层覆盖所述源/漏区，所述第二介质层覆盖所述第一介质层和所述栅极堆叠；
所述接触塞嵌于所述第一介质层和所述第二介质层中。
本发明还提供了一种半导体结构的制造方法，其特征在于，该方法包括：
a）提供衬底，在所述衬底中形成浅沟槽隔离结构以及有源区；
b）在所述衬底之上形成石墨烯层；
c）在所述石墨烯层上形成伪栅、源/漏延伸区、侧墙以及源/漏区；
d）形成覆盖所述源/漏区和所述伪栅的第一介质层，并进行平坦化，露出所述伪栅顶部；
e）去除所述伪栅以及所述伪栅下面的石墨烯层；
f）在所述伪栅的位置形成栅极堆叠，所述栅极堆叠包括栅介质层和栅电极；
g）在所述第一介质层和所述栅极堆叠之上形成第二介质层，通过刻蚀所述第一介质层和所述第二介质层形成到达所述源/漏区上暴露出的石墨烯层的接触塞，以导电材料填充所述接触塞，并进行平坦化。
相应地，本发明提供的一种半导体结构，其特征在于，该半导体结构包括衬底、石墨烯层、栅极堆叠、侧墙、第一介质层、第二介质层和接触塞，其中：
所述浅沟槽隔离结构、源/漏区嵌于所述衬底中；
所述栅极堆叠形成在所述衬底之上；
所述栅极堆叠包括栅介质层和栅电极；
所述侧墙形成在所述栅极堆叠的侧壁上；
所述石墨烯层在所述源/漏区以及所述源/漏延伸区之上，部分地，位于所述侧墙、所述接触塞的下面；
所述第一介质层覆盖所述源/漏区，所述第二介质层覆盖所述第一介质层和所述栅极堆叠；
所述接触塞嵌于所述第一介质层和所述第二介质层中。
采用本发明提供的半导体结构及其制造方法有利于减小源/漏延伸区的寄生电阻和寄生电容。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是MOS晶体管中源漏延伸区、栅-源/栅-漏寄生电容等的示意图；
图2a和图2b是根据本发明的半导体结构的制造方法的两个具体实施方式的流程图；
图3a至图3g是根据图2a示出的方法制造半导体结构过程中该半导体结构在各个制造阶段的剖视结构示意图；
图4a至图4e是根据图2b示出的方法制造半导体结构过程中该半导体结构在7个制造阶段中后面5个阶段的剖视结构示意图；
图4f是图4e所示该半导体制造步骤的另一种可选的实施方法；
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
下面首先对本发明提供的半导体结构进行概述，请参考图3g、图4e和图4f。图3g示出了根据本发明第一实施例的半导体结构。该半导体结构包括衬底100、石墨烯层200、栅极堆叠、侧墙400、第一介质层300、第二介质层310和接触塞600，其中：
浅沟槽隔离结构110、源/漏区230和源/漏延伸区240形成于所述衬底100中；
所述石墨烯层200形成在所述源/漏延伸区240之上；
所述第一介质层300覆盖所述源/漏区230，所述第二介质层310覆盖所述第一介质层300和所述栅极堆叠；
所述接触塞600嵌于所述第一介质层300和所述第二介质层310中；
源/漏延伸区240与源/漏区230相连接，位于栅极堆叠下方的沟道与源/漏区230之间；
栅极堆叠形成在衬底100之上，侧墙400形成在栅极堆叠的侧壁上。具体地，栅极堆叠包括栅极250和栅介质层210，栅介质层210包裹栅极250的侧壁和底面；
第一介质层300覆盖源/漏区230以及栅极堆叠；
第二介质层310在第一介质层300之上；
石墨烯层200形成在侧墙400和源/漏延伸区240之间；
接触塞600嵌于第一介质层300和第二介质层310中。具体地，接触塞600的材料是W、Al、TiAl合金或其组合。
此外，接触塞600与源/漏区230之间具有接触层500，优选地，接触层是金属硅化物。以衬底100是硅衬底来举例，接触层500可以是硅化镍、硅化钛、硅化钴或硅化铜、硅化镍铂等金属硅化物。
在本发明的一些具体实施方式中，第一介质层300和第二介质层310的材料是氟硅玻璃、硼磷硅玻璃、磷硅玻璃、无掺杂氧化硅玻璃、氮氧化硅、低k材料或其组合（如，第一介质层300或第二介质层310可具有多层结构，相邻的两层材料不同）。
图4e示出了根据本发明第二实施例的半导体结构。该半导体结构大体上与图3g中的半导体结构相同，区别仅在于以下方面：源/漏区230和源/漏延伸区240之上以及接触塞600与源/漏区230之间都具有石墨烯层200。
图4f示出了根据本发明第二实施例的另外一种半导体结构。该半导体结构大体上与图4e中的半导体结构相同，区别仅在于以下方面：接触塞600与源/漏区230之间有接触层500而不是石墨烯层200，该接触层500可以金属硅化物材料，例如，硅化镍、硅化钛、硅化钴等。
下文对该半导体结构的两种制造方法进行阐述。
请参考图2a，该方法包括：
步骤S100，在衬底100中形成浅沟槽隔离结构110，并形成有源区，浅沟槽隔离结构110和有源区都在衬底100中；
步骤S101，在衬底100上形成石墨烯层200；
步骤S102，利用替代栅工艺在石墨烯层200上形成伪栅220、侧墙400、源/漏区230以及源/漏延伸区240，刻蚀源/漏区230之上暴露出的石墨烯层；
步骤S103，在整个晶片上形成覆盖源/漏区230和伪栅220的第一介质层300，并进行平坦化，露出伪栅220顶部；
步骤S104，去除伪栅220以及伪栅下面的石墨烯层200；
步骤S105，形成栅介质层210和栅极250；
步骤S106，在第一介质层300和栅极堆叠之上形成第二介质层310，刻蚀第一介质层300和第二介质层310以形成到达源/漏区230的接触孔，在接触孔底部露出的源/漏区形成接触层500，以导电材料填充接触孔以形成接触塞600，并进行平坦化。
对于该半导体结构的第二种制造方法，请参考图2b，该方法包括：
步骤S200，在衬底100中形成浅沟槽隔离结构110，并形成有源区，浅沟槽隔离结构110和有源区都在衬底100中；
步骤S201，在衬底100上形成石墨烯层200；
步骤S202，利用替代栅工艺在石墨烯层200上形成伪栅220、侧墙400、源/漏区230以及源/漏延伸区240；
步骤S203，在整个晶片上形成覆盖源/漏区230和伪栅220的第一介质层300，并进行平坦化，露出伪栅220顶部；
步骤S204，去除伪栅220以及伪栅下面的石墨烯层200；
步骤S205，形成栅介质层210和栅极250；
步骤S206，在第一介质层300和栅极堆叠之上形成第二介质层310，刻蚀第一介质层300和第二介质层310以形成到达石墨烯层200的接触孔，以导电材料填充接触孔以形成接触塞600，并进行平坦化。
下面结合图3a至图3g对步骤S100至步骤S106进行说明。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
参考图3a，执行步骤S100时，形成浅沟槽隔离110和有源区。在本实施例中，衬底100包括硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100的厚度可以是但不限于约几百微米，例如可以在400μm-800μm的厚度范围内。
参考图3b，执行步骤S101，在衬底100上形成一层石墨烯层200。石墨烯层可以通过加热SiC、化学气相沉积（Chemical vapor deposition，CVD）、转移或其他合适的方法形成在衬底100上。
参考图3c，执行步骤S102，在石墨烯层200上形成伪栅220，以伪栅220为掩膜形成源/漏延伸区240，在伪栅220侧壁处形成的侧墙400，以侧墙400为掩膜，在衬底100中形成源/漏区230，然后刻蚀出去源/漏区230上暴露出的石墨烯。
源/漏区230、源/漏延伸区240可以通过向衬底100中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源/漏区230可以是P型掺杂的Si，对于NMOS来说，源/漏区230可以是N型掺杂的Si。源/漏区230可以由包括光刻以及离子注入、扩散和/或其他合适工艺的方法形成。在本实施例中，源/漏区230在衬底100内部，在其他一些实施例中，源/漏区230可以是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部。
侧墙400可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙400可以具有多层结构。侧墙400可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。
参考图3d，执行步骤S103，在衬底100上形成覆盖源/漏区230、源/漏延伸区240、伪栅220、侧墙400的第一介质层300（如图所示，栅极堆叠之间也被第一介质层300填充）。第一介质层300可以通过化学气相沉积（Chemical vapordeposition，CVD）、高密度等离子体CVD或其他合适的方法形成在衬底100上。第一介质层300的材料可以包括氟硅玻璃、BPSG（硼磷硅玻璃）、PSG（磷硅玻璃）、USG（无掺杂氧化硅玻璃）、氮氧化硅、低k材料或其组合（如，第一介质层300可具有多层结构，相邻的两层材料不同）。后续第二介质层500材料的选取范围同第一介质层300，不再赘述。第一介质层300的厚度范围大约是40nm-150nm。
在本实施例中，对该第一介质层300和伪栅220进行化学机械抛光（Chemical-mechanical polish，CMP）的平坦化处理，使得伪栅220的上表面与第一介质层300上表面共面，并露出伪栅220和侧墙400顶部。
参考图3e，执行步骤S104，去除伪栅220以及伪栅下面的石墨烯层。
参考图3f，执行步骤S105，去除伪栅220和伪栅下的石墨烯后，在凹槽中形成栅介质层210和栅极250，再对栅介质层和栅极进行平坦化处理，使其顶部与第一介质层300共面。
栅极介质层220位于衬底100上，其可以是热氧化层，包括氧化硅、氮氧化硅，也可为沉积而成的高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，栅极介质层210的厚度大约为1nm-3nm。通过沉积例如TaC,TiN,TaTbN,TaErN,TaYbN,TaSiN,HfSiN,MoSiN,RuTax,NiTax来在栅极介质层210上形成栅极250，其厚度大约为10nm-20nm。
参考图3g，执行步骤S106，形成第二介质层310，刻蚀第一介质层300和第二介质层310以形成到达源/漏区230的接触孔，在接触孔底部露出的源/漏区形成接触层500，以导电材料填充接触孔以形成接触塞600，并进行平坦化。
第二介质层310可以通过化学气相沉积（Chemical vapor deposition，CVD）、高密度等离子体CVD或其他合适的方法形成在第一介质层300之上，或第一介质层300和栅极堆叠之上。第二介质层310材料的选取范围同第一介质层300，可以是相同材料或，也可以是不同材料。
刻蚀第一介质层和第二介质层以形成接触塞的过程中，首先在第二介质层310上覆盖一层光刻胶层，对该光刻胶层进行曝光构图，形成小孔，该小孔的位置在源/漏区230上方，对第一介质层300和第二介质层310进行选择性刻蚀并停止于源/漏区230上，然后填充接触孔以形成接触塞600。优选地，本实例中使用各向异性刻蚀。在本实施例中，可以使用包括但不限于干式刻蚀或湿式刻蚀等工艺形成接触孔。
如果源/漏区230是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部，则接触孔可以形成到源/漏区230内部与栅极堆叠底部齐平的位置为止，这样当在接触孔内形成导电材料填充时，可以通过接触塞600的部分侧壁和底部与源/漏区230接触，从而进一步增加接触面积和降低接触电阻。
在暴露的源/漏区230上形成接触层500（例如对于硅衬底来说，接触层500是金属硅化物）。接触孔的下部是暴露的源/漏区230，在该源/漏区230上沉积金属，进行退火处理后形成接触层500。具体地，首先，通过接触孔，采用离子注入、沉积非晶化物或者原位掺杂生长的方式，对暴露的源/漏区进行预非晶化处理，形成局部非晶区域。由于离子注入方法容易导致末端缺陷，因此在本发明中优选使用沉积非晶化物或者原位掺杂生长方式来形成非晶化物。然后利用金属溅镀方式或化学气相沉积法，在该非晶区域上形成的金属层，优选地，该金属可以是镍。该金属也可以是其他可行的金属，例如Ti或Co等。随后对半导体结构进行退火，在其他的实施例中可以采用其他的退火工艺，如快速热退火、尖峰退火等。根据本发明的实施例，通常采用瞬间退火工艺对器件进行退火，例如在大约1000℃以上的温度进行微秒级激光退火，使沉积的金属与该源/漏区230内形成的非晶化物发生反应形成接触层500，根据沉积的金属层不同，该接触层500可以是硅化镍、硅化钛、硅化钴或硅化铜、硅化镍铂或其他金属硅化物（以硅衬底为例）。最后可以选用化学刻蚀的方法除去未反应的沉积的金属。非晶化物可以是非晶硅、非晶化硅锗或者非晶化硅碳中的一种。形成接触层500的好处是可以减小填充后的接触塞600与源/漏区230之间的电阻率，进一步降低接触电阻。
在接触孔内填充导电材料（如金属），通过衬底100中暴露的源/漏区230上形成的接触层500（例如金属硅化物）与源/漏区230形成电连接。优选地，接触塞600的材料为W。当然根据半导体的制造需要，接触塞600的材料可以是W、Al、TiAl合金中任一种或其组合。在填充接触孔之前，可以在接触孔的侧壁以及底部形成衬层（未在图中示出），该衬层可以通过ALD、CVD、PVD等沉积工艺形成，该衬层的材料可以是Ti、TiN、Ta、TaN、Ru或其组合。
可选地，在本实施例中，对第二介质层310和接触塞600进行化学机械抛光（Chemical-mechanical polish，CMP）处理，使第二介质层310的上表面与接触塞600共面，并露出接触塞600。
可选地，根据半导体结构的制造需求，可以通过光刻工艺在该第二介质层310上对应于接着栅极堆叠的位置形成栅极接触孔然后在该接触孔中沉积接触金属；接着可以在本实施例的半导体结构上形成金属互联层，该金属互联层的布置方式用于有选择地连接栅极堆叠处的接触塞或源/漏区230处的接触塞600，形成不同的半导体结构的内部电路结构满足不同的制造需求。
下面结合图4a至图4f对本发明中该半导体结构的第二种制造方法的步骤S200至步骤S206进行说明。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
步骤S200、S201与步骤S100和S101分别相同，在此不再赘述。
参考图4a，执行步骤S202，在石墨烯层200上形成伪栅220，以伪栅200为掩膜形成源/漏延伸区240，在伪栅220侧壁处形成的侧墙400，以侧墙400为掩膜在衬底100中形成源/漏区230。
源/漏区230、源/漏延伸区240可以通过向衬底100中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源/漏区230可以是P型掺杂的Si，对于NMOS来说，源/漏区230可以是N型掺杂的Si。源/漏区230可以由包括光刻以及离子注入、扩散和/或其他合适工艺的方法形成。在本实施例中，源/漏区230在衬底100内部，在其他一些实施例中，源/漏区230可以是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部。
侧墙400可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙400可以具有多层结构。侧墙400可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。
参考图4b，执行步骤S203，在衬底100上形成覆盖源/漏区230、源/漏延伸区240、伪栅220、侧墙400的第一介质层300（如图所示，栅极堆叠之间也被第一介质层300填充）。第一介质层300可以通过化学气相沉积（Chemical vapordeposition，CVD）、高密度等离子体CVD或其他合适的方法形成在衬底100上。第一介质层300的材料可以包括氟硅玻璃、BPSG（硼磷硅玻璃）、PSG（磷硅玻璃）、USG（无掺杂氧化硅玻璃）、氮氧化硅、低k材料或其组合（如，第一介质层300可具有多层结构，相邻的两层材料不同）。后续第二介质层500材料的选取范围同第一介质层300，不再赘述。第一介质层300的厚度范围大约是40nm-150nm。
在本实施例中，对该第一介质层300和伪栅220进行化学机械抛光（Chemical-mechanical polish，CMP）的平坦化处理，使得伪栅220的上表面与第一介质层300上表面共面，并露出伪栅220和侧墙400顶部。
参考图4c，执行步骤S204，去除伪栅220以及伪栅下面的石墨烯层。
参考图4d，执行步骤S205，去除伪栅220和伪栅下的石墨烯后，在凹槽中形成栅介质层210和栅极250，再对栅介质层和栅极进行平坦化处理，使其顶部与第一介质层300共面。
栅极介质层220位于衬底100上，其可以是热氧化层，包括氧化硅、氮氧化硅，也可为沉积而成的高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，栅极介质层210的厚度大约为1nm-3nm。通过沉积例如TaC,TiN,TaTbN,TaErN,TaYbN,TaSiN,HfSiN,MoSiN,RuTax,NiTax来在栅极介质层210上形成栅极250，其厚度大约为10nm-20nm。
参考图4e，执行步骤S206，形成第二介质层310，刻蚀第一介质层300和第二介质层310以形成到达源/漏区230上方的石墨烯层的接触孔，以导电材料填充接触孔以形成接触塞600，并进行平坦化。
第二介质层310可以通过化学气相沉积（Chemical vapor deposition，CVD）、高密度等离子体CVD或其他合适的方法形成在第一介质层300之上，或第一介质层300和栅极堆叠之上。第二介质层310材料的选取范围同第一介质层300，可以是相同材料或，也可以是不同材料。
刻蚀第一介质层和第二介质层以形成接触孔的过程中，首先在第二介质层310上覆盖一层光刻胶层，对该光刻胶层进行曝光构图，形成小孔，该小孔的位置在源/漏区230及其上的石墨烯层的上方，对第一介质层300和第二介质层310进行选择性刻蚀并停止于源/漏区230上的石墨烯层上，以形成接触孔。优选地，本实例中使用各向异性刻蚀。在本实施例中，可以使用包括但不限于干式刻蚀或湿式刻蚀等工艺形成接触孔。
如果源/漏区230是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部，则接触孔可以形成到源/漏区230内部与栅极堆叠底部齐平的位置为止，这样当在接触孔内形成导电材料填充时，可以通过接触孔的部分侧壁与源/漏区230接触，底部与源/漏区230上面的石墨烯层接触，从而进一步增加接触面积和降低接触电阻。
在接触孔内填充导电材料（如金属），通过源/漏区230上暴露出的石墨烯层200与源/漏区230形成电连接。优选地，接触塞600的材料为W。当然根据半导体的制造需要，接触塞600的材料可以是W、Al、TiAl合金中任一种或其组合。在填充接触孔之前，可以在接触孔的侧壁以及底部形成衬层（未在图中示出），该衬层可以通过ALD、CVD、PVD等沉积工艺形成，该衬层的材料可以是Ti、TiN、Ta、TaN、Ru或其组合。
可选地，参考图4f，刻蚀接触孔时，接触孔刻蚀穿过第二介质层310、第一介质层300和源/漏区230上面的石墨烯层，然后同步骤S106中，在接触孔底部形成接触层，然后再进行接触孔的填充形成接触塞。
可选地，在本实施例中，对第二介质层310和接触塞600进行化学机械抛光（Chemical-mechanical polish，CMP）处理，使第二介质层310的上表面与接触塞600共面，并露出接触塞600。
可选地，根据半导体结构的制造需求，可以通过光刻工艺在该第二介质层310上对应于接着栅极堆叠的位置形成栅极接触孔然后在该接触孔中沉积接触金属形成接触塞；接着可以在本实施例的半导体结构上形成金属互联层，该金属互联层的布置方式用于有选择地连接栅极堆叠处的接触塞或源/漏区230处的接触塞600，形成不同的半导体结构的内部电路结构满足不同的制造需求。
实施本发明提供的半导体结构的制造方法，通过侧墙400和衬底100之间形成一层石墨烯，减小了源/漏延伸区240的寄生电阻，并减小了源/漏延伸区240和栅极之间的寄生电容，提高了半导体结构的性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (10)
1.一种半导体结构的制造方法，其特征在于，该方法包括：
a）提供衬底（100）；
b）在所述衬底（100）之上形成石墨烯层（200）；
c）在所述石墨烯层（200）上形成伪栅（220）、源/漏延伸区（240）、侧墙（400）以及源/漏区（230）；
d）形成覆盖所述源/漏区（230）和所述伪栅（220）的第一介质层（300），并进行平坦化，露出所述伪栅（220）顶部；
e）去除所述伪栅（220）以及所述伪栅下面的石墨烯层；
f）在所述伪栅（220）的位置形成栅极堆叠。
2.根据权利要求1所述的方法，其特征在于，所述步骤b，形成石墨烯层的方法包括加热SiC、化学气相沉积、转移中的一种或多种的组合。
3.根据权利要求1所述的方法，其特征在于，所述步骤c还包括：以伪栅（220）和侧墙（400）为掩膜，刻蚀源/漏区（230）之上暴露出的石墨烯层（200）。
4.根据权利要求1或2所述的方法，其特征在于，在步骤f之后还包括步骤g：
在所述第一介质层（300）和所述栅极堆叠之上形成第二介质层（310），通过刻蚀所述第一介质层（300）和所述第二介质层（310）形成到达所述源/漏区（230）上的石墨烯层（200）的接触塞（600）。
5.一种半导体结构，其特征在于，该半导体结构包括衬底（100）、石墨烯层（200）、栅极堆叠、侧墙（400）、第一介质层（300）、第二介质层（310），其中：
所述浅沟槽隔离结构（110）、源/漏区（230）嵌于所述衬底（100）中；
所述栅极堆叠形成在所述衬底（100）之上；
所述栅极堆叠包括栅介质层（210）和栅电极（250）；
所述侧墙（400）形成在所述栅极堆叠的侧壁上；
所述石墨烯层（200）在所述侧墙（400）与源/漏延伸区（240）之间；
所述第一介质层（300）覆盖所述源/漏区（230），所述第二介质层（310）覆盖所述第一介质层（300）和所述栅极堆叠；
所述接触塞（600）嵌于所述第一介质层（300）和所述第二介质层（310）中。
6.根据权利要求5所述的半导体结构，其特征在于：所述接触层（500）与所述源/漏区(230)之间存在非晶化物层。
7.一种半导体结构的制造方法，其特征在于，该方法包括：
a）提供衬底（100），在所述衬底中形成浅沟槽隔离结构（110）以及有源区；
b）在所述衬底（100）之上形成石墨烯层（200）；
c）在所述石墨烯层（200）上形成伪栅（220）、源/漏延伸区（240）、侧墙（400）以及源/漏区（230）；
d）形成覆盖所述源/漏区（230）和所述伪栅（220）的第一介质层（300），并进行平坦化，露出所述伪栅（220）顶部；
e）去除所述伪栅（220）以及所述伪栅下面的石墨烯层；
f）在所述伪栅（220）的位置形成栅极堆叠，所述栅极堆叠包括栅介质层（210）和栅电极（250）；
g）在所述第一介质层（300）和所述栅极堆叠之上形成第二介质层（310），通过刻蚀所述第一介质层（300）和所述第二介质层（310）形成到达所述源/漏区（230）上暴露出的石墨烯层的接触孔，以导电材料填充所述接触孔形成接触塞（600），并进行平坦化。
8.根据权利要求7所述的方法，其特征在于，所述步骤b，形成石墨烯层的方法包括加热SiC、化学气相沉积（Chemical vapor deposition，CVD）、转移或其他合适的方法。
9.根据权利要求7所述的方法，其特征在于，所述步骤e，在所述侧墙（400）以及所述源/漏区（230）和所述源/漏延伸区（240）之上有所述石墨烯层（200）。
10.一种半导体结构，其特征在于，该半导体结构包括衬底（100）、石墨烯层（200）、栅极堆叠、侧墙（400）、第一介质层（300）、第二介质层（310）和接触塞（600），其中：
所述浅沟槽隔离结构（110）、源/漏区（230）嵌于所述衬底（100）中；
所述栅极堆叠形成在所述衬底（100）之上；
所述栅极堆叠包括栅介质层（210）和栅电极（250）；
所述侧墙（400）形成在所述栅极堆叠的侧壁上；
所述石墨烯层（200）在所述源/漏区（230）以及所述源/漏延伸区（240）之上，部分地，位于所述侧墙（400）、所述接触塞（600）的下面；
所述第一介质层（300）覆盖所述源/漏区（230），所述第二介质层（310）覆盖所述第一介质层（300）和所述栅极堆叠；
所述接触塞（600）嵌于所述第一介质层（300）和所述第二介质层（310）中。
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Cited By (2)
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| CN109950317A (zh) * | 2019-03-27 | 2019-06-28 | 厦门市三安集成电路有限公司 | 半导体器件及制作方法 |
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004749A (ja) * | 2006-06-22 | 2008-01-10 | Toshiba Corp | 半導体装置 |
| US20100051960A1 (en) * | 2008-08-29 | 2010-03-04 | Advanced Micro Devices, Inc. | Device and process of forming device with pre-patterned trench and graphene-based device structure formed therein |
| CN101840887A (zh) * | 2009-12-28 | 2010-09-22 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| CN102376624A (zh) * | 2010-08-11 | 2012-03-14 | 中国科学院微电子研究所 | 一种石墨烯器件及其制造方法 |
| CN102683209A (zh) * | 2011-03-18 | 2012-09-19 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
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|---|---|---|---|---|
| KR101830782B1 (ko) * | 2011-09-22 | 2018-04-05 | 삼성전자주식회사 | 그래핀을 포함하는 전극 구조체 및 전계효과 트랜지스터 |
-
2013
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004749A (ja) * | 2006-06-22 | 2008-01-10 | Toshiba Corp | 半導体装置 |
| US20100051960A1 (en) * | 2008-08-29 | 2010-03-04 | Advanced Micro Devices, Inc. | Device and process of forming device with pre-patterned trench and graphene-based device structure formed therein |
| CN101840887A (zh) * | 2009-12-28 | 2010-09-22 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| CN102376624A (zh) * | 2010-08-11 | 2012-03-14 | 中国科学院微电子研究所 | 一种石墨烯器件及其制造方法 |
| CN102683209A (zh) * | 2011-03-18 | 2012-09-19 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110838487A (zh) * | 2018-08-16 | 2020-02-25 | 台湾积体电路制造股份有限公司 | 半导体器件及方法 |
| CN110838487B (zh) * | 2018-08-16 | 2022-09-30 | 台湾积体电路制造股份有限公司 | 半导体器件及方法 |
| US11908750B2 (en) | 2018-08-16 | 2024-02-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
| CN109950317A (zh) * | 2019-03-27 | 2019-06-28 | 厦门市三安集成电路有限公司 | 半导体器件及制作方法 |
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