CN102299177B - 一种接触的制造方法以及具有该接触的半导体器件 - Google Patents

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Abstract

本发明涉及一种接触制造方法及具有该接触的半导体器件，本发明是先形成尺寸较大的沟槽接触，而后在沟槽接触内形成一个或多个介质层，而后去除介质层的上部并填充导电材料，采用这样的方法，首先容易形成尺寸较大的沟槽接触，该结构易于制作，而且由于在沟槽接触内形成了介质层，从而减小源漏沟槽接触了与栅电极间的电容。

Description

一种接触的制造方法以及具有该接触的半导体器件
技术领域
本发明通常涉及一种沟槽接触结构的制造方法及半导体器件，具体来说，涉及一种能减小沟槽接触与栅电极间电容的接触结构的制造方法及具有该沟槽接触结构的半导体器件。
背景技术
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。特别是，随着特征尺寸的不断减小，制作用于连接栅极、源/漏极的接触孔也越来越困难，而制作接触孔工艺中的缺陷会严重影响到产品的良率。另一种具有较大尺寸的沟槽接触，使图形化、填充等接触制造工艺变得容易些，且具有较大的接触面积，但由于器件的特征尺寸减小了，具有较大接触面积的沟槽接触会大大增加沟槽接触与栅电极之间的电容，从而影响器件的性能。
因此，需要提出一种接触面积大且能减小沟槽接触与栅电极间电容的沟槽接触结构的制造方法及具有该沟槽接触结构的半导体器件。
发明内容
本发明提供了一种具有沟槽接触结构的半导体器件，所述器件包括：半导体衬底；形成于半导体衬底上的栅堆叠以及半导体衬底内的源极区和漏极区，所述栅堆叠包括栅电极和栅介质层；形成于所述源极区和漏极区源漏接触，以及形成于栅电极上的栅极接触；其中所述源漏接触包括：沟槽接触，以及形成于沟槽接触内的介质层和导电层，所述导电层位于介质层之上且所述介质层不与位于沟槽接触之下的层接触。优选地，所述栅极接触具有与漏极接触相同的结构，栅极接触包括：沟槽接触以及形成于沟槽接触内的介质层和导电层，所述导电层位于介质层之上且所述介质层不与位于沟槽接触之下的层接触。其中形成所述介质层的材料为低k介质材料、二氧化硅或氮化物材料。形成所述导电层的材料为导电材料。
本发明还提供了一种沟槽接触结构的制造方法，所述方法包括：提供半导体衬底及半导体器件，所述器件包括半导体衬底上的栅堆叠和半导体衬底内的源极区和漏极区，所述栅堆叠包括栅电极和栅极介质层；在所述源极区和漏极区上形成沟槽接触；在沟槽接触内形成不暴露沟槽接触之下的层的开口；在所述开口内形成介质层，以及在所述介质层上形成导电层，以填满所述开口，从而形成沟槽接触内有介质层的接触结构。优选地，在所述源极区和漏极区上形成沟槽接触的同时，在所述栅电极上形成栅极接触或沟槽接触。其中形成所述介质层的材料为低k介质材料、二氧化硅或氮化物材料。形成所述导电层的材料为导电材料。所述开口数目为一个或多个。
通过采用本发明所述的方法，采用了尺寸较大的沟槽接触作为接触，并在沟槽接触内形成一个或多个介质层，这样的结构增大了接触面积，且有效减小沟槽接触与栅电极间的电容。
附图说明
图1示出了根据本发明的实施例的源漏接触的制造方法的流程图；
图2、图2A、图3、图3B、图4、图4B、图5、图5B、图6、图6B、图7、图7B示出了根据本发明的实施例的源漏接触的各个制造阶段的俯视图、AA’和BB’向视图。
具体实施方式
本发明通常涉及一种沟槽接触结构的制造方法及半导体器件。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，以下描述的本发明的各实施例可能包含在集成电路的形成过程或其部分中，可能包括静态随机存取存储器(SRAM)和/或者其它逻辑电路，无源元件例如电阻、电容器和电感，和有源元件例如P沟道场效应晶体管(PFET)，N沟道场效应晶体管(NFET)，金属氧化物半导体场效应晶体管(MOSFET)，互补金属氧化物半导体(CMOS)晶体管，双极晶体管，高压晶体管，高频晶体管，其它记忆单元，其组合和/或者其它半导体器件。本发明中以下各实施例的描述均以CMOS结构为例，其他结构也可应用本发明的各个实施例，在此不再一一列举。
参考图1，图1示出了根据本发明实施例的沟槽接触结构的制造方法的流程图。在步骤S01，提供半导体衬底200及半导体器件，参考图2(俯视图)和图2A(AA’向视图)。需要说明的是，在本发明实施例的所有俯视图中，未将覆盖金属硅化物层216和栅堆叠300的层间介质层218描述出，是为了不遮盖本发明实施例以及具有本发明实施例的半导体器件结构，以便更清楚的描述和说明本发明实施例。该步骤是形成具有沟槽接触结构的半导体器件之前的步骤，所述半导体器件的形成可采用任一方式来完成，对其结构、形成材料、形成步骤及工艺等，本发明对这些均不做任何限定。在本发明的一个实施例中，所述器件由栅堆叠300、侧墙210、源极区和漏极区214、金属硅化物层216以及层间介质层218形成。
所述衬底200包括位于晶体结构中的硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、GeSi、GaAs、InP、SiC或金刚石等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。此外，衬底200可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。
具体来说，首先在衬底200上形成栅堆叠300，所述栅堆叠300通常包括栅介质层和其上的栅电极，栅介质层可以为SiO2，还可以为高k介质材料，(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料的例子包括例如铪基材料，在栅介质层与衬底200间还可以包括界面层，如SiO2等。栅电极可以是单层或多层结构，可包括金属、金属化合物、多晶硅及其他们的组合，栅堆叠300可以采用溅射、PVD、MOCVD、ALD、PEALD或其他合适的方法来形成。在形成栅堆叠300后，通常还在其侧壁形成侧墙210，侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，侧墙210可以具有多层结构。
而后，形成源极区和漏极区214，可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到衬底200中而形成。源极区和漏极区214可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成，而后对源极区和漏极区214进行退火，以激活掺杂。特别地，在形成源极区和漏极区214之前，还可以形成源/漏浅结区212，源/漏浅结区212通常包括源/漏延伸区和/或halo区。
优选地，在硅衬底的实施例中，在形成源极区和漏极区214之后，可以形成金属硅化物层216，所述金属硅化物层216的形成可以为自对准形成金属硅化物，先在所述器件上沉积金属材料，例如Co、Ni、Mo、Pt和W等，而后进行退火，金属和与其任一接触硅表面反应生成金属硅化物，硅表面通常为源极区和漏极区214所在的半导体衬底200以及栅堆叠300中栅电极的多晶硅层，然后去除未反应的金属，形成自对准的金属硅化物层216。在衬底材料为如InP、GaAs等其他半导体材料的实施例中，在形成源极区和漏极区214之后，可以在其上形成导电材料接触层(图中未示出)，以减小接触电阻。
而后，形成层间介质层218，所述层间介质层218可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。所述层间介质层218可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。层间介质层可以具有多层结构。
在步骤S02，在所述源极区和/或漏极区214上形成源漏沟槽接触220，参考图2(俯视图)和图2A(AA’向视图)。在一个实施例中，在所述层间介质层218上掩膜，利用干法刻蚀去除层间介质层218暴露源极区和漏极区214上的金属硅化物层216，形成沟槽，并去除掩膜，而后沉积导电材料材料，如金属W等，并进行平坦化处理，从而形成导电材料填充形成的源漏沟槽接触220。在另外的实施例中，还可以通过其他方法比如自对准金属侧墙的形成沟槽接触。同时，还可以根据需要在栅堆叠300中的栅电极上，若栅电极最上层为多晶硅，则在栅堆叠300中栅电极的金属硅化物层216上形成沟槽接触，以形成包括沟槽接触的栅极接触219，栅极接触219可以具有与将要形成的源漏接触相同或不同的结构。
在步骤S03，在源漏沟槽接触220内形成不暴露位于沟槽接触之下的金属硅化物层216层的开口224，如图4(俯视图)、图4B(BB’向视图)所示。首先在所述器件上覆盖掩膜层222，掩膜层222可以为光刻胶，未被掩膜层222覆盖的部分对应将要去除形成开口的部分，在一个实施例中，掩膜层222将栅极接触219部分覆盖，如图3(俯视图)、图3B(BB’向视图)所示，在此实施例中栅极接触将具有与源漏接触不一样的结构，本发明仅图示说明此实施例。在另一个实施例中，掩膜层222未覆盖所述栅极接触219，在此实施例中栅极接触将与源漏接触一同形成，栅极接触将与源漏接触具有相同的结构，其形成与结构参考源漏接触，图中未示出。而后，利用干法刻蚀技术，例如反应性离子蚀刻法(RIE，Reactive IonEtching)，去除未被掩膜层222覆盖的部分的沟槽接触220，在一个实施例中为源/漏区上的沟槽接触，在另一个实施例中为源/漏区和栅电极上的沟槽接触，以形成开口224，所述开口224不暴露位于沟槽接触之下的层，如金属硅化物层216，所述开口224的数目为一个或多个，优选为两个，而后去除掩膜层222，形成如图4B(BB’向视图)所示的结构。
在步骤S04，在所述开口224内形成介质层226，以及在所述介质层226上形成导电层228，以填满所述开口224，从而形成沟槽接触220内有介质层226的沟槽接触结构，如图7(俯视图)、图7B(BB’向视图)所示。
具体来说，首先，在所述器件上沉积介质材料，可以为低k介质材料、二氧化硅或氮化物材料，并进行平坦化处理，例如化学机械抛光法(CMP)，直至露出层间介质层218，从而形成填满开口224的介质层226，如图5(俯视图)、图5B(BB’向视图)所示。
而后，选择性刻蚀去除开口224中上部的介质层226，刻蚀方法可以为湿法刻蚀或干法刻蚀，优选湿法刻蚀。如图6(俯视图)、图6B(BB’向视图)所示。
最后，在所述器件上沉积导电材料，例如金属W等，并进行平坦化处理，例如化学机械抛光法(CMP)，直至露出层间介质层218，从而在开口224内去除介质层226的部分填满导电材料，如图7(俯视图)、图7B(BB’向视图)所示，进而形成了沟槽接触220内有介质层226的沟槽接触结构。
参照以上的方法所述，本发明还提供了一种具有该沟槽接触结构的半导体器件，所述器件包括：半导体衬底200；形成于半导体衬底200上的栅堆叠300、半导体衬底200内的源极区和漏极区214，所述栅堆叠300包括栅电极；形成于所述源极区和漏极区上的源漏接触，以及形成于栅电极之上的栅极接触219；其中所述源漏接触包括：沟槽接触220，以及形成于沟槽接触220内的介质层226和导电层228，所述导电层228位于介质层226之上且所述介质层226不与位于沟槽接触220之下的层接触。优选地，所述栅极接触219具有与源漏接触相同的结构，所述栅极接触包括：沟槽接触以及形成于沟槽接触内的介质层和导电层，所述导电层位于介质层之上且所述介质层不与位于沟槽接触之下的层接触。其中形成所述介质层226的材料为低k介质材料、二氧化硅或氮化物材料。形成所述导电层228的材料为导电材料。优选地，还可以包括形成于所述源极区和漏极区的半导体衬底上的金属硅化物层或导电材料接触层，以减小接触电阻。
本发明是先形成尺寸较大的沟槽接触，而后在沟槽接触内形成一个或多个介质层，而后去除介质层的上部并填充导电材料，采用这样的方法，首先容易形成尺寸较大的沟槽接触，该结构易于制作且具有较大的接触面积，而且由于在沟槽接触内形成了介质层，从而减小源漏沟槽接触了与栅电极间的电容。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (13)

1.一种具有沟槽接触结构的半导体器件，所述器件包括：
半导体衬底；
形成于半导体衬底上的栅堆叠以及半导体衬底内的源极区和漏极区，所述栅堆叠包括栅电极和栅介质层；
形成于所述源极区和漏极区上的源漏接触，以及形成于栅电极上的栅极接触；
其中所述源漏接触包括：沟槽接触，以及形成于沟槽接触内的开口中的介质层和导电层，每一侧沟槽接触中所述开口的数目至少为两个，所述导电层位于介质层之上且所述介质层不与位于沟槽接触之下的层接触。
2.根据权利要求1所述的器件，其中所述栅极接触包括：沟槽接触以及形成于沟槽接触内的介质层和导电层，所述导电层位于介质层之上且所述介质层不与位于沟槽接触之下的层接触。
3.根据权利要求1或2所述的器件，其中形成所述介质层的材料为低k介质材料、二氧化硅或氮化物材料。
4.根据权利要求1或2所述的器件，其中形成所述导电层的材料为导电材料。
5.根据权利要求1所述的器件，其中所述器件还包括形成于源极区和漏极区的半导体衬底上以及形成于栅电极上的金属硅化物层或导电材料接触层。
6.一种半导体器件的沟槽接触结构的制造方法，所述方法包括：
A.提供半导体衬底及半导体器件，所述器件包括半导体衬底上的栅堆叠和半导体衬底内的源极区和漏极区，所述栅堆叠包括栅电极和栅介质层；
B.在所述源极区和漏极区上形成沟槽接触；
C.在沟槽接触内形成不暴露沟槽接触之下的层的开口，每一侧沟槽接触中所述开口的数目至少为两个；
D.在所述开口内形成介质层，以及在所述介质层上形成导电层，以填满所述开口，从而形成沟槽接触内有介质层的接触结构。
7.根据权利要求6所述的方法，其中所述步骤B还包括：在所述栅电极上形成沟槽接触。
8.根据权利要求6所述的方法，其中所述步骤B还包括：在所述栅电极上形成栅极接触。
9.根据权利要求6所述的方法，其中形成所述介质层的材料为低k介质材料、二氧化硅或氮化物材料。
10.根据权利要求6所述的方法，其中形成所述导电层的材料为导电材料。
11.根据权利要求6所述的方法，其中所述开口数目为一个或多个。
12.根据权利要求6-8中任一项所述的方法，在步骤A和B之间还包括：在源极区和漏极区的半导体衬底上或栅电极上形成金属硅化物层。
13.根据权利要求6-8中任一项所述的方法，在步骤A和B之间还包括：在源极区和漏极区的半导体衬底上或栅电极上形成导电材料接触层。
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