KR20030097493A - 반도체 소자의 금속 플러그 형성방법 - Google Patents

반도체 소자의 금속 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 플러그 형성방법에 관한 것으로, 특히, 콘택홀이 형성된 반도체 기판 상에 텅스텐을 이용하여 콘택홀을 매립하여 금속플러그 형성 시, 콘택홀의 에스펙트 비(aspect ratio)가 커서 텅스텐이 완전히 매립되지 못하여 발생된 보이드를 SOG 물질을 이용하여 매립하여 금속플러그를 형성함으로서, 딥(deep) 콘택홀에서도 보이드가 없는 플러그 형성이 가능하여, 전자천이 불량 현상을 방지하여 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체 소자의 금속 플러그 형성방법{Method for forming the metal plug of semiconductor device}
본 발명은 반도체 소자의 금속 플러그 형성방법에 관한 것으로, 보다 상세하게는, 콘택홀이 형성된 반도체 기판 상에 텅스텐을 이용하여 콘택홀을 매립하여 금속플러그 형성 시, 콘택홀의 에스펙트 비(aspect ratio)가 커서 텅스텐이 완전히 매립되지 못하여 발생된 보이드를 SOG 물질을 이용하여 매립하여 금속플러그를 형성함으로서, 딥(deep) 콘택홀에서도 보이드가 없는 플러그 형성이 가능하게 할 수 있는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법에 관한 것이다.
일반적으로, 반도체소자를 제조하는 방법에서 상,하부간에 전기적으로 전도선의 역할을 하는 금속배선이 다층으로 형성되는 경우에 그 사이를 절연시키기 위한 층간절연막이 많이 사용되고 있으며, 그 층간절연막을 콘택홀부위를 갖는 감광막을 적층하여 그 부위를 식각하여 층간절연막에 금속배선이 형성될 부분에 콘택홀을 형성하고 그 내부에 금속층을 몰입하여 식각으로 금속배선을 형성하게 된다.
이러한 금속배선은 비트라인(Bit Line) 및 워드라인(Word Line)등으로 사용되어 게이트전극 및 커패시터등을 상,하부 및 수평으로 전기적으로 연결하여 반도체소자를 구성하게 되는 것이다.
도 1은 종래의 일반적인 반도체 소자의 금속 플러그 구성을 보여주는 단면도로서, 게이트 전극(15)이 형성된 반도체기판(10) 상에 TEOS(21)와 BPSG(22)를 순차적으로 20000Å 정도 증착하여 층간절연막(20)을 형성한 후, 그 층간절연막(20) 내에 노광 및 식각 공정을 진행하여 콘택홀(미도시함)을 형성하여 콘택홀의 깊이는 20000Å 정도였으며, 에스펙트 비(aspect ratio)가 15이상으로 콘택홀 매립이 어려운 관계로 매립 특성이 우수한 화학기상증착법만이 매립 가능하여 텅스텐(40)을 이용하여 매립하였다.
이때, 상기 텅스텐(40)은 화학기상증착법에 의해 전구체(precursor)인 WF6가스를 사용하게 됨으로 TiN /Ti와 같은 베리어(30) 금속 공정이 선행된다.
그러나, 종래와 같은 반도체소자의 금속 플러그 형성방법에 의해 플러그를 형성하게 되면, 콘택홀의 깊이가 깊거나, 에스펙트 비가 높으면 텅스텐을 이용하여 콘택홀 매립 시, 콘택홀 지역 매립측면에서 "A"와 같은 보이드(50)가 형성되어 반도체 소자의 특성, 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명은 콘택홀이 형성된 반도체 기판 상에 텅스텐을 이용하여 콘택홀을 매립하여 금속플러그 형성 시, 콘택홀의 에스펙트 비(aspect ratio)가 커서 텅스텐이 완전히 매립되지 못하여 발생된 보이드를 SOG 물질을 이용하여 매립하여 금속플러그를 형성함으로서, 딥(deep) 콘택홀에서도 보이드가 없는 플러그 형성이 가능하게 하는 반도체 소자의 금속 플러그 형성방법을 제공하는 것이 목적이다.
도 1은 종래의 일반적인 반도체 소자의 금속 플러그 구성을 보여주는 단면도이다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 금속 플러그 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체기판 110 : 게이트 전극
120 : 층간절연막 130 : 콘택홀
140 : 베리어층 150 : 제1금속막
160 : SOG 170 : 제2금속막
상기 목적을 달성하기 위하여, 본 발명은 게이트 전극이 형성된 반도체기판 상에 층간절연막을 형성한 후, 노광 및 식각 공정을 진행하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물 전면에 베리어층을 형성하는 단계와, 상기결과물에 제1금속막을 증착하되, 콘택홀 내부에 개구부를 갖는 보이드가 형성되도록 전면에 화학기상증착법을 이용하여 제1금속막을 증착하는 단계와, 상기 개구부를 갖는 보이드가 충진되도록 상기 결과물 전면에 SOG 물질을 증착하는 단계와, 상기 증착된 SOG 물질을 에치백 공정을 진행하여 개구부를 갖는 보이드 상부까지 제거하는 단계와, 상기 결과물 전면에 제2금속막을 증착한 후, 에치백 공정을 진행하여 층간절연막 상부까지 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법을 제공한다.
바람직하게, 본원발명은 상기 제1금속막과 제2금속막 증착시 동일한 금속인 텅스텐을 사용하여 증착하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 금속 플러그 형성방법을 설명하기 위해 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 게이트 전극(110)이 형성된 반도체기판(100) 상에 TEOS막(121)과 BPSG막(122)을 순차적으로 적층하여 층간절연막(120)을 형성하고, 그 상부에 감광막(미도시함)을 도포한 후, 노광 및 식각 공정을 진행하여 콘택홀(130)을 형성한다.
그리고, 도 2b에 도시된 바와 같이, 상기 콘택홀(130)이 형성된 결과물 전면에 TiN/Ti를 증착하여 베리어층(140)을 형성하여 후속 화학기상증착법에 의해 전구체(precursor)인 WF6가스를 사용하여 증착될 제1금속과 제2금속인 텅스텐으로부터 하부 반도체기판(100)을 보호한다.
이어서, 도 2c에 도시된 바와 같이, 상기 결과물에 텅스텐을 사용하여 제1금속막(150)을 증착하되, 상기 제1금속막(150) 증착 시, 콘택홀(130)의 에스펙트 비(aspect ratio)가 크거나 콘택홀(130)의 깊이가 깊을 경우 콘택홀(130) 내부에 "B"와 같이 보이드가 형성되는데, 이때, 상기 제1금속막(150)은 콘택홀(130) 내부에 형성되는 보이드가 개구부를 갖도록 화학기상증착법을 이용하여 결과물 전면에 증착한다.
그 후, 도 2d에 도시된 바와 같이, 상기 콘택홀(미도시함) 내부에 "B"와 같이 형성된 개구부를 갖는 보이드가 충진되도록 갭필(gap fill) 특성이 우수한 SOG(Spin On Glass)(160)을 증착한다.
그리고, 도 2e에 도시된 바와 같이, 상기 증착된 SOG(160)을 에치백 공정을 진행하여 보이드 상부의 개구부까지 제거하여 "B"와 같이 보이드만 매립되게 한다.
이어, 도 2f에 도시된 바와 같이, 상기 결과물 전면에 텅스텐을 이용하여 제2금속막(170)을 증착하여 콘택홀을 매립한 후, 에치백 공정을 진행하여 하부 층간절연막(120) 상부까지 식각하여 평탄화하여 텅스텐으로 이루어진 금속 플러그를 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체 소자의 금속 플러그 형성방법을 이용하게 되면, 콘택홀이 형성된 반도체 기판 상에 텅스텐을 이용하여 콘택홀을 매립하여 금속플러그 형성 시, 콘택홀의 에스펙트 비(aspect ratio)가 커서 텅스텐이 완전히 매립되지 못하여 발생된 보이드를 SOG 물질을 이용하여 매립하여 금속플러그를 형성함으로서, 딥(deep) 콘택홀에서도 보이드가 없는 플러그 형성이 가능하여, 전자천이 불량 현상을 방지하여 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (3)

  1. 게이트 전극이 형성된 반도체기판 상에 층간절연막을 형성한 후, 노광 및 식각 공정을 진행하여 콘택홀을 형성하는 단계와;
    상기 콘택홀이 형성된 결과물 전면에 베리어층을 형성하는 단계와;
    상기 결과물에 제1금속을 증착하되, 콘택홀 내부에 개구부를 갖는 보이드가 형성되도록 전면에 화학기상증착법을 이용하여 제1금속을 증착하는 단계와;
    상기 개구부를 갖는 보이드가 충진되도록 상기 결과물 전면에 SOG 물질을 증착하는 단계와;
    상기 증착된 SOG 물질을 에치백 공정을 진행하여 개구부를 갖는 보이드 상부까지 제거하는 단계와;
    상기 결과물 전면에 제2금속을 증착한 후, 에치백 공정을 진행하여 층간절연막 상부까지 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법.
  2. 제 1항에 있어서, 상기 제1금속과 제2금속은 동일한 금속을 사용하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법.
  3. 제 1항에 있어서, 상기 층간절연막은 TEOS막과 BPSG막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 플러그 형성방법.
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