KR100340857B1 - 반도체 소자의 다층 금속배선 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 다층 금속배선 제조방법을 개시한다. 개시된 본 발명은 반도체 기판상에 소정의 필드 산화막, 게이트 전극, 및 소오스/드레인 전극을 구비한 트랜지스터를 형성하고, 전체 구조의 상부에 평탄화용 산화막을 형성하고, 습식식각 및 건식식각을 사용하는 제 1 사진식각법으로 제 1 콘택홀을 형성하여 상기 소오스/드레인 전극을 노출시키는 단계; 전체 구조 상부에 장벽 금속막 및 텅스텐막을 적층하여 텅스텐 플러그를 형성하는 단계; 습식식각 및 건식식각을 사용하는 제 2 사진식각법으로 제 2 콘택홀을 형성하여 상기 필드 산화막상의 게이트 전극을 노출시키는 단계; 및 전체 구조의 상부에 장벽 금속막 및 알루미늄 합금막으로 구성된 소정의 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 다층 금속배선 제조방법
본 발명은 반도체 소자의 다층 금속배선 제조방법에 관한 것으로서, 특히 단차비(aspect ratio)가 서로 다른 콘택홀을 갖는 소정의 금속배선을 연결하기 위한 전도성 플러그(conductive plug)를 형성하는 방법에 관한 것이다.
현재 반도체 소자가 고집적화됨에 따라 금속배선의 신뢰성을 개선하기 위하여 평탄화 공정이 수행되고 있으나, 이로 인하여 소정의 금속배선을 연결하기 위한 콘택홀에 있어서, 단차비가 서로 다르게 되고, 특히 적층 비아(stacked via)를 갖는 다층 금속배선의 경우에는 텅스텐 플러그를 사용하여도 크게 개선되지 않았다.
즉, 종래에는 제 1 도에 도시된 바와같이, 반도체 기판(1)상에 소정의 필드 산화막(2), 게이트 전극(3), 및 소오스/드레인 전극(4)을 구비한 트랜지스터를 형성한 상태에서, 전체 구조의 상부에 소정 두께의 평탄화용 산화막(5)을 형성하고, 사진식각법으로 콘택홀(미도시)을 형성한 다음, 장벽 금속막(6) 및 텅스텐막(7,7')으로 구성된 전도성 플러그를 형성한다.
이때, 상기 전도성 플러그의 경우, 필드 산화막(2) 상부에 있는 게이트 전극(3)을 연결하는 플러그(7)보다 소오스/드레인 전극(4)을 연결하는 플러그(7')의 단차비가 더 크기 때문에, 텅스텐막의 전면 증착(blanket deposition)시 홀의 매립이 불충분하게 되어 단차가 발생하게 되고, 적층 비아를 갖는 다층 금속배선의 경우, 특히 3층 이상의 금속배선은 심지어 단락의 문제점이 있었다.
상기와 같은 종래의 문제점을 해결하기 위해 안출된 본 발명은, 단차비가 상대적으로 큰 콘택홀을 먼저 형성하고, 단차비의 차이만큼 전도성 플러그를 형성하여 반도체 소자의 금속배선의 신뢰성을 개선할 수 있는 반도체 소자의 다층 금속배선 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은, 반도체 기판상에 소정의 필드 산화막, 게이트 전극, 및 소오스/드레인 전극을 구비한 트랜지스터를 형성하고, 전체 구조의 상부에 평탄화용 산화막을 형성하고, 습식식각 및 건식식각을 사용하는 제 1 사진식각법으로 제 1 콘택홀을 형성하여 상기 소오스/드레인 전극을 노출시키는 단계;
전체 구조 상부에 장벽 금속막 및 텅스텐막을 적층하여 텅스텐 플러그를 형성하는 단계;
습식식각 및 건식식각을 사용하는 제 2 사진식각법으로 제 2 콘택홀을 형성하여 상기 필드 산화막상의 게이트 전극을 노출시키는 단계; 및
전체 구조의 상부에 장벽 금속막 및 알루미늄 합금막으로 구성된 소정의 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 텅스텐 플러그의 콘택홀의 깊이와 필드 산화막상의 게이트 전극 상부의 산화막 두께는 동일한 것을 특징으로 한다.
또한, 상기 평탄화용 산화막은 BPSG막, TEOS막, TEOS-O3막, PE-TEOS막, 및 SOG막 중에서 하나 또는 2개 이상으로 구성된 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명한다.
제 2 도의 (가) 내지 (라)는 본 발명에 따른 다층 금속배선 제조방법을 순차적으로 나타낸 단면도이다.
(가)에 도시된 바와같이, 반도체 기판(11)상에 소정의 필드 산화막(12), 게이트 전극(13), 및 소오스/드레인 전극(14)을 구비한 트랜지스터를 형성하고, 전체 구조의 상부에 5,000 내지 10,000Å 정도의 두께로 평탄화용 산화막(15), 예를 들면 BPSG막, TEOS막, TEOS-O3막, 및 SOG막을 하나 또는 2개 이상으로 구성한 막을 형성하고, 습식식각 및 건식식각을 사용하는 제 1 사진식각법으로 제 1 콘택홀(16)을 형성하여 소오스/드레인 전극(14)을 노출시킨다.
그 다음 (나)와 같이 상기 필드 산화막(12) 및 필드 산화막(12)상의 게이트 전극(13)의 단차를 고려하여, 전체 구조 상부에 800 내지 1,000Å정도의 두께로 장벽 금속막(17)과, 3,000 내지 5,000Å 정도의 두께로 텅스텐막을 적층하고, SF6가스로 과도식각하여 텅스텐 플러그(18)을 형성한다. 이때, 상기 텅스텐 플러그(18)의 콘택홀의 깊이 d와, 상기 필드 산화막(12)상의 게이트 전극(13) 상부의 산화막 두께 d가 서로 동일하도록 형성한다.
그 다음, (다)와 같이 습식식각 및 건식식각을 사용하는 제 2 사진식각법으로 제 2 콘택홀(16')을 형성하여 필드 산화막(12)상의 게이트 전극(13)을 노출시킨다.
마지막으로 (라)와 같이, 전체 구조의 상부에 300 내지 800Å 정도의 두께로 장벽 금속막(19) 및 알루미늄 합금막(19)으로 구성된 소정의 금속배선을 형성한다.
이와같이 본 발명은 단차비가 서로 다른 콘택홀의 전도성 플러그 형성시, 단차 차이만큼만 전도성 플러그를 형성하므로써, 반도체 소자의 신뢰성을 개선시킬 수 있는 효과가 있다.
제 1 도는 종래의 다층 금속배선 제조방법에 의해 제조된 소자를 나타낸 단면도
제 2 도의 (가) 내지 (라)는 본 발명에 따른 다층 금속배선 제조방법을 순차적으로 나타낸 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 필드 산화막
13 : 게이트 전극 14 : 소오스/드레인 전극
15 : 평탄화용 산화막 16 : 제 1 콘택홀
16' : 제 2 콘택홀 17,19 : 장벽 금속막
18 : 텅스텐 플러그

Claims (3)

  1. 반도체 기판상에 소정의 필드 산화막/게이트 전극 및 소오스/드레인 전극을 구비한 트랜지스터를 형성하고 전체 구조의 상부에 평탄화용 산화막을 형성하고, 습식식각 및 건식식각을 사용하는 제 1 사진식각법으로 제 1 콘택홀을 형성하여 상기 소오스/드레인 전극을 노출시키는 단계;
    전체 구조 상부에 장벽 금속막 및 텅스텐막을 적층하여 텅스텐 플러그를 형성하는 단계;
    습식식각 및 건식식각을 사용하는 제 2 사진식각법으로 제 2 콘택홀을 형성하여 상기 필드 산화막상의 게이트 전극을 노출시키는 단계; 및
    전체 구조의 상부에 장벽 금속막 및 알루미늄 합금막으로 구성된 소정의 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 제조방법.
  2. 제 1 항에 있어서, 상기 텅스텐 플러그의 콘택홀의 깊이와 필드 산화막상의 게이트 전극 상부의 산화막 두께는 동일한 것을 특징으로 하는 반도체 소자의 다층 금속배선 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 평탄화용 산화막은 BPSG막, TEOS막,TEOS-O3막, PE-TEOS막, 및 SOG막 중에서 하나 또는 2개 이상으로 구성된 것을 특징으로 하는 반도체 소자의 다층 금속배선 제조방법.
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