KR20030015703A - 다층 배선 절연막 구조체 및 그 형성 방법 - Google Patents

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Abstract

다층 배선 절연막 구조체 및 그 형성 방법을 제공한다. 이 절연막 구조체는 반도체기판 상에 형성된 제 1 도전막 패턴 및 제 1 도전막 패턴 상에 형성되되, 소정영역에서 제 1 도전막 패턴을 노출시키는 개구부를 갖는 제 3 층간절연막을 포함한다. 이때 개구부의 측벽은 절연막 스페이서에 의해 덮여지는 것을 특징으로 한다. 이 구조체를 형성하는 방법은 반도체기판 상에 제 1 도전막 패턴을 형성하고, 그 위에 개구부를 갖는 제 3 층간절연막을 형성하는 단계를 포함한다. 이후, 제 1 도전막 패턴의 소정영역을 노출시키면서 개구부의 측벽을 덮는 절연막 스페이서를 형성한다. 이 절연막 스페이서는 개구부와 제 1 도전막 패턴이 오정렬될 경우 생기는 틈까지도 채우도록 형성한다.

Description

다층 배선 절연막 구조체 및 그 형성 방법{Structure Of Dielectric Layer In Multilevel Interconnection And Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 다층 배선 절연막 구조체 및 그 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 배선 및 콘택홀이 미세화되는 추세에 있다. 이처럼 미세한 패턴을 형성하는 기술은 사진 공정에 주된 영향을 받기 때문에, 사진 기술 분야에서 많은 발전이 있었다. 하지만, 사진 공정은 여전히 구현할 수 있는 기술의 한계를 가진다. 그중, 상기 배선 및 콘택홀 형성을 위한 사진 공정 사이의 오정렬은 배선 사이의 쇼트(short)를 유발하는 원인이 된다.
도 1은 종래 기술에 따른 다층 배선 절연막 구조에서 나타나는 문제점을 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 반도체기판(10)의 소정 영역에 게이트 패턴(20)이 배치된다. 상기 게이트 패턴(20)이 형성된 반도체기판 상에는 제 1 층간절연막(30) 및 식각저지막(40)이 차례로 배치되며, 상기 식각저지막(40) 상에는 제 1 도전막 패턴(80) 및 제 2 층간절연막 패턴(70)이 배치된다. 상기 제 1 도전막 패턴(80)은 상기 식각저지막(40) 및 상기 제 1 층간절연막(30)을 관통하는 콘택홀(50)을 채우는 콘택 배선(60)에 연결된다. 상기 제 2 층간절연막 패턴(70) 및 상기 제 1 도전막 패턴(80)의 상부에는 제 3 층간절연막(90)이 배치되며, 상기 제 3 층간절연막(90)은 소정영역에서 상기 제 1 도전막 패턴(80)의 상부면을 노출시키는 개구부(92)를 갖는다. 상기 제 3 층간절연막(90) 상에는 상기 개구부(92) 통해 상기 제 1 도전막 패턴(80)에 접속되는 제 2 도전막 패턴(96)이 배치된다.
상기 제 1 층간절연막(30), 상기 제 2 층간절연막 패턴(70) 및 상기 제 3 층간절연막 패턴(90)은 실리콘 산화막으로 형성하는 것이 바람직하다. 반면, 상기 식각저지막(40)은 상기 제 2 층간절연막 패턴(70)을 형성하기 위한 식각 공정에서 상기 제 1 층간절연막(30)이 식각되는 것을 예방할 수 있는 물질막으로 형성한다. 따라서, 상기 식각저지막(40)은 상기 제 2 층간절연막 패턴(70)에 대해 식각 선택성을 갖는 물질, 바람직하게는 산화질화막(SiON)으로 형성한다. 또한, 상기 제 2 도전막 패턴(96)은 반도체 장치의 고속화를 위해 알루미늄을 포함하는 금속막인 것이바람직하다.
그런데, 상기 제 1 도전막 패턴(80)에 대해 상기 개구부(92)가 오정렬될 경우, 상기 제 1 도전막 패턴(80)과 상기 제 2 층간절연막 패턴(70) 사이에는 과도식각된 개구부(94)가 형성될 수도 있다. 이경우, 상기 과도식각된 개구부(94)는 상기 제 2 도전막 패턴(96)을 형성하는 공정에서 알루미늄으로 채워진다. 하지만 이 경우, 상기 과도식각된 개구부(94)를 채우는 알루미늄은 상기 식각저지막(40)을 따라 확산되어 도전성 물질층(98)을 형성한다. 상기 도전성 물질층(98)은, 도시한 바와 같이, 서로 인접한 배선 사이에서 쇼트를 유발하는 경로가 된다.
본 발명이 이루고자 하는 기술적 과제는 서로 인접한 배선 사이의 쇼트를 예방할 수 있는 다층 배선 절연막 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 서로 인접한 배선 사이의 쇼트를 예방할 수 있는 다층 배선 절연막 구조체의 형성 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 다층 배선 절연막 구조를 설명하기 위한 공정 단면도이다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 다층 배선 절연막 구조체의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 6은 본 발명의 바람직한 실시예에 따른 다층 배선 절연막 구조체를 나타내는 공정 단면도이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 절연막 스페이서를 포함하는 다층 배선 절연막 구조체를 제공한다. 이 구조체는 반도체기판 상에 차례로 적층된 제 1 층간절연막, 식각저지막 및 이들을 관통하는 콘택 배선을 포함한다. 상기 식각저지막의 상부에는 상기 콘택 배선과 접속하는 제 1 도전막 패턴이 배치된다. 상기 제 1 도전막 패턴의 상부에는 소정영역에서 상기 제 1 도전막 패턴의 상부면을 노출시키는 개구부를 갖는 제 3 층간절연막이 배치되는데, 상기 개구부의 측벽은절연막 스페이서에 의해 덮여진다. 상기 제 3 층간절연막의 상부에는 상기 개구부를 통해 상기 제 1 도전막 패턴에 접속하는 제 2 도전막 패턴이 배치된다.
상기 제 1 도전막 패턴 사이에는 제 2 층간절연막 패턴이 더 개재될 수도 있다. 또한, 상기 제 2 도전막 패턴은 알루미늄을 포함하는 금속막이고, 상기 식각저지막은 산화질화막(SiON)인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 절연막 스페이서를 형성하는 단계를 포함하는 다층 배선 절연막 구조체의 형성 방법을 제공한다. 이 방법은 반도체기판 전면에 차례로 적층된 제 1 층간절연막 및 식각저지막을 형성하는 단계를 포함한다. 상기 식각저지막 및 상기 제 1 층간절연막을 관통하는 콘택 배선을 형성한 후, 상기 식각저지막 상에 제 1 도전막 패턴을 형성한다. 상기 제 1 도전막 패턴 상에는 상기 제 1 도전막 패턴의 소정영역을 노출시키는 개구부를 갖는 제 3 층간절연막 패턴을 형성한다. 이후, 상기 개구부의 측벽을 덮는 절연막 스페이서를 형성한다. 상기 제 3 층간절연막 패턴 상에 상기 개구부를 통해 상기 제 1 도전막 패턴과 접속하는 제 2 도전막 패턴을 형성한다.
상기 절연막 스페이서는 상기 개구부를 포함하는 반도체기판 전면에 콘포말하게 형성된 절연막을 이방성 식각함으로써 형성하는 것이 바람직하다. 또한 상기 제 1 도전막 패턴은 상기 식각저지막을 덮는 제 2 절연막을 패터닝한 후, 그 사이를 채우는 제 1 도전막을 평탄화 식각함으로써 형성하는 것이 바람직하다. 또한 바람직하게는 상기 식각저지막은 산화질화막으로 형성한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 다층 배선 절연막 구조체의 형성 방법을 설명하기 위한 공정 단면도들이다.
도 2를 참조하면, 통상의 방법을 사용하여 반도체기판(100) 상에 게이트 패턴(110) 및 게이트 스페이서(120)를 형성한다. 이때 상기 게이트 스페이서(120)는 상기 게이트 패턴(110)의 측면에 형성되며, 바람직하게는 실리콘 질화막으로 형성한다. 또한, 상기 게이트 스페이서(120) 형성 전 또는 후에 이온 주입 공정을 실시하여 상기 게이트 패턴(110) 측면의 반도체기판에 고농도 소오스/드레인 영역(도시하지 않음)을 형성한다.
상기 게이트 스페이서(120)을 포함하는 반도체기판 전면에 제 1 층간절연막(130)을 형성한다. 상기 제 1 층간절연막(130)을 평탄화 식각한 후, 그 결과물 상에 식각저지막(140)을 형성한다. 상기 평탄화 식각 공정은 화학기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다. 또한 상기 제 1 층간절연막(130) 및 상기 식각저지막(140)은 각각 실리콘 산화막 및 산화질화막(SiON)으로 형성하는 것이 바람직하다.
상기 식각저지막(140) 및 상기 제 1 층간절연막(130)을 차례로 패터닝하여, 상기 게이트 패턴(110) 사이의 반도체기판, 더 자세하게는 상기한 소오스/드레인 영역을 노출시키는 콘택홀(150)을 형성한다. 상기 콘택홀(150)은 소정 영역에서 상기 게이트 패턴(110)의 상부면을 노출시킬 수도 있다. 상기 콘택홀(150)이 형성된 반도체기판 전면에 콘택 도전막을 적층한 후 전면식각하여 상기 식각 저지막(140)의 상부면을 노출시킴으로써, 상기 콘택홀(150)을 채우는 콘택 배선(160)을 형성한다. 상기 콘택 배선(160)은 텅스텐을 포함하는 금속막으로 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 콘택 배선(160)을 포함하는 반도체기판 전면에 제 2 층간절연막을 형성한 후 패터닝하여, 제 2 층간절연막 패턴(170)을 형성한다. 이때, 상기 제 2 층간절연막 패턴(170)은 상기 콘택 배선(160)을 노출시키는 홈을 갖도록 형성한다. 이후, 상기 제 2 층간절연막 패턴(170)을 포함하는 반도체기판 전면에 제 1 도전막을 형성한다. 상기 제 1 도전막을 평탄화 식각하여 상기 제 2 층간절연막 패턴(170)의 상부면을 노출시킴으로써, 제 1 도전막 패턴(180)을 형성한다.
바람직하게는, 상기 제 1 도전막 패턴(180)은 텅스텐을 포함하는 금속막으로 형성하고, 상기 제 2 층간절연막 패턴(170)은 실리콘 산화막으로 형성한다. 또한, 상기 제 1 도전막 패턴(180)과 상기 콘택 배선(160) 사이에 접속 불량이 발생하는 것을 예방하기 위하여, 상기 제 2 층간절연막 패턴(170) 형성을 위한 상기 패터닝공정은 과도식각의 방법으로 실시한다. 이에 따라, 상기 콘택 배선(160)의 상부면은 완전히 노출된다. 그런데, 상기 제 2 층간절연막 패턴(170) 형성을 위한 사진 공정이 상기 콘택홀(150)에 대해 오정렬될 경우, 도시한 바와 같이 상기 제 1 도전막 패턴(180)은 상기 콘택 배선(160)에 대해 오정렬될 수도 있다. 이 경우, 상기 과도식각 공정에 의해 상기 제 1 층간절연막(130)이 식각되는 것을 방지하기 위하여, 상기 과도식각 공정은 상기 식각저지막(140)에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 상기 식각저지막(140)은 오정렬에 의해 상기 제 1 도전막 패턴(180)과 상기 콘택 배선(160)이 인접함으로써 발생할 수 있는 누설 전류를 줄이는 역할도 한다. 즉, 상기 콘택 배선(160) 및 이에 인접한 상기 제 1 도전막 패턴(180) 사이의 간격은 상기 식각저지막(140)의 두께만큼 더 이격되므로 상기 누설 전류를 최소화하게 된다.
상기 제 1 도전막 패턴(180) 및 상기 제 2 층간절연막 패턴(170)을 형성하는 단계는 상기 제 1 도전막을 먼저 형성한 후 패터닝함으로써, 상기 제 2 층간절연막 패턴(170)보다 상기 제 1 도전막 패턴(180)을 먼저 형성하는 방법을 사용할 수도 있다. 이후, 상기 제 1 도전막 패턴(180)을 덮는 제 2 층간절연막을 형성하고 이를 다시 평탄화 식각함으로써, 상기 제 1 도전막 패턴(180) 사이에 개재되는 제 2 층간절연막 패턴(170)을 형성하게 된다. 하지만, 상기 제 1 도전막 패턴(180)과 상기 콘택 배선(160) 사이에 발생하는 오정렬의 문제는 잔존한다.
도 4를 참조하면, 상기 제 1 도전막 패턴(180) 및 상기 제 2 층간절연막 패턴(170)을 포함하는 반도체기판 전면에 제 3 층간절연막(190)을 형성한다. 바람직하게는 상기 제 3 층간절연막(190)은 실리콘 산화막으로 형성한다. 상기 제 3 층간절연막(190)을 패터닝하여, 소정영역에서 상기 제 1 도전막 패턴(180)을 노출시키는 개구부(200)를 형성한다. 상기 개구부(200)는 후속 공정에서 형성될 배선을 상기 제 1 도전막 패턴(180)에 접속시키는 통로가 된다. 따라서, 상기 개구부(200) 형성을 위한 상기 패터닝 역시, 상기 제 2 층간절연막 패턴(170) 형성을 위한 식각 공정과 마찬가지로, 과도식각의 방법으로 실시하는 것이 바람직하다.
그런데, 사진 공정에서 오정렬이 발생할 경우, 상기 개구부(200)는 상기 제 1 도전막 패턴(180) 측면의 제 2 층간절연막 패턴(170)의 상부면을 노출시키게된다. 따라서, 상기 개구부(200) 형성을 위한 상기 제 3 층간절연막(190)에 대한 상기 과도식각 공정은 오정렬에 의해 노출된 상기 제 2 층간절연막 패턴(170)까지 식각하는 문제를 발생시킨다. 이에 따라, 상기 과도식각 공정에 의해 상기 제 1 도전막 패턴(180)과 상기 제 2 층간절연막 패턴(170) 사이에 과도식각된 개구부(205)를 형성하게 된다. 상기 과도식각된 개구부(205)는 종래 기술에서 설명한 알루미늄에 의해 유발되는 쇼트의 원인이 된다.
이러한 문제는 상기 개구부(200)가 형성되는 영역의 상기 제 1 도전막 패턴(180)을 넓게 형성하면 해결가능하지만, 반도체 장치의 고집적화를 위해선 바람직한 해결 방법이 아니다. 또한, 사진 공정에서 오정렬을 예방함으로써 상기 과도식각된 개구부(205)가 형성되는 것을 최소화될 수 있겠지만, 상기한 바와 같이 사진 공정에서의 오정렬은 그 한계를 갖는다. 따라서, 비록 오정렬될지라도 오정렬에 따른 문제점을 예방할 수 있는 기술을 개발하는 것이 요구된다. 이를 위하여,상기 개구부(200, 205)를 포함하는 반도체기판 전면에 절연막(210)을 콘포말하게 형성한다. 이에 따라, 상기 과도식각된 개구부(205)는 상기 절연막(210)으로 채워진다. 이때, 상기 절연막(210)은 상기 제 3 층간절연막(190)과 동일한 물질막으로 형성하는 것이 바람직하다. 따라서, 상기 절연막(210)은 실리콘 산화막으로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 절연막(210)을 이방성 식각하여 상기 제 1 도전막 패턴(180)의 상부면을 노출시킴으로써, 상기 개구부(200)의 측벽을 둘러싸는 절연막 스페이서(215)를 형성한다. 상기 절연막 스페이서(215)를 포함하는 반도체기판 전면에 제 2 도전막을 형성한 후 패터닝하여 제 2 도전막 패턴(220)을 형성하다.
상기 제 2 도전막 패턴(220)은 차례로 적층된 확산 방지막 및 알루미늄막으로 형성하는 것이 바람직하다. 이때, 종래 기술에서와는 달리 상기 절연막 스페이서(215)에 의해, 상기 알루미늄막은 상기 식각저지막(140)과 이격된다. 따라서, 종래 기술에서 나타나는 알루미늄에 의해 유발되는 쇼트의 문제는 예방된다.
도 6은 본 발명의 바람직한 실시예에 따른 다층 배선 절연막 구조체를 나타내는 공정 단면도이다.
도 6을 참조하면, 반도체기판(100)의 소정 영역에 게이트 패턴(110)이 배치된다. 상기 게이트 패턴(110)의 측벽에는 게이트 스페이서(120)가 배치되며, 상기 게이트 패턴(110) 측면의 반도체기판(100)에는 고농도의 불순물을 포함하는 소오스/드레인 (도시하지 않음)이 배치된다. 상기 게이트 패턴(110) 및 상기 게이트 스페이서(120)가 형성된 반도체기판 상에는 제 1 층간절연막(130) 및 식각저지막(140)이 차례로 배치되며, 상기 식각저지막(140) 상에는 제 1 도전막 패턴(180) 및 제 2 층간절연막 패턴(170)이 배치된다.
상기 제 1 도전막 패턴(180)은 상기 식각저지막(140) 및 상기 제 1 층간절연막(130)을 관통하는 콘택홀(150)을 채우는 콘택 배선(160)에 연결된다. 상기 콘택 배선(160)은 상기 게이트 패턴(110) 사이의 소오스/드레인에 연결되거나 상기 게이트 패턴(110)에 연결된다.
상기 제 2 층간절연막 패턴(170) 및 상기 제 1 도전막 패턴(180)의 상부에는 제 3 층간절연막(190)이 배치된다. 상기 제 3 층간절연막(190)은 소정영역에서 상기 제 1 도전막 패턴(180)의 상부면을 노출시키는 개구부(200)를 갖는다. 상기 개구부(200)의 측벽에는 절연막 스페이서(215)가 배치된다. 상기 제 3 층간절연막(190) 상에는 상기 절연막 스페이서(215)가 형성된 개구부(200) 통해 상기 제 1 도전막 패턴(180)에 접속되는 제 2 도전막 패턴(220)이 배치된다.
상기 제 1 층간절연막(130), 상기 제 2 층간절연막 패턴(170) 및 상기 제 3 층간절연막(190)은 실리콘 산화막인 것이 바람직하다. 또한 상기 식각저지막(140) 및 상기 절연막 스페이서(215)는 각각 산화질화막(SiON) 및 실리콘 산화막인 것이 바람직하다. 상기 콘택 배선(160) 및 상기 제 1 도전막 패턴(180)은 텅스텐을 포함하는 금속막이고, 상기 제 2 도전막 패턴(220)은 알루미늄을 포함하는 금속막인 것이 바람직하다. 이들 금속막의 하부에는 Ti및 TiN을 포함하는 금속막으로 구성된 확산 방지막이 더 개재될 수도 있다.
도시한 바와 같이, 상기 제 1 도전막 패턴(180)에 대해 상기 개구부(200)가오정렬될 경우, 상기 제 1 도전막 패턴(180)과 상기 제 2 층간절연막 패턴(170) 사이에는 과도식각된 개구부(205)가 배치될 수도 있다. 이경우, 상기 과도식각된 개구부(205)는 상기 절연막 스페이서(215)에 의해 채워진다. 이에 따라, 상기 제 2 도전막 패턴(220)에 포함된 알루미늄이 상기 식각저지막(140)과 접촉하지 않게 되고, 그 결과 종래 기술에서 설명한 서로 인접한 배선 사이에서 쇼트는 최소화된다.
본 발명에 따르면, 오정렬에 따라 발생하는 과도식각된 개구부를 채우는 절연막 스페이서를 형성한다. 이에 따라, 인접한 배선 사이에서 쇼트가 발생하는 문제를 최소화하여, 반도체 장치의 생산 수율을 향상시킬 수 있다.

Claims (10)

  1. 반도체기판 상에 차례로 적층된 제 1 층간절연막 및 식각저지막;
    상기 식각저지막 및 상기 제 1 층간절연막을 차례로 관통하는 콘택 배선;
    상기 콘택 배선과 접속하면서 상기 식각저지막의 상부를 지나는 제 1 도전막 패턴;
    상기 제 1 도전막 패턴을 덮되, 소정영역에서 상기 제 1 도전막 패턴의 상부면을 노출시키는 개구부를 갖는 제 3 층간절연막;
    상기 제 1 도전막 패턴을 노출시키면서 상기 개구부의 측벽을 덮는 절연막 스페이서; 및
    상기 노출된 제 1 도전막 패턴에 접속하면서 상기 제 3 층간절연막의 상부를 지나는 제 2 도전막 패턴을 포함하는 것을 특징으로 하는 배선 절연막 구조체.
  2. 제 1 항에 있어서,
    상기 제 1 도전막 패턴 사이에 개재되는 제 2 층간절연막 패턴을 더 포함하는 것을 특징으로 하는 다층 배선 절연막 구조체.
  3. 제 1 항에 있어서,
    상기 제 2 도전막 패턴은 알루미늄을 포함하는 금속막인 것을 특징으로 하는 다층 배선 절연막 구조체.
  4. 제 1 항에 있어서,
    상기 식각저지막은 산화질화막(SiON)인 것을 특징으로 하는 다층 배선 절연막 구조체.
  5. 제 1 항에 있어서,
    상기 절연막 스페이서는 산화막인 것을 특징으로 하는 다층 배선 절연막 구조체.
  6. 반도체기판 전면에 차례로 적층된 제 1 층간절연막 및 식각저지막을 형성하는 단계;
    상기 식각저지막 및 제 1 층간절연막을 관통하는 콘택 배선을 형성하는 단계;
    상기 식각저지막 상에, 상기 콘택 배선에 연결되는 제 1 도전막 패턴을 형성하는 단계;
    상기 제 1 도전막 패턴 상에, 상기 제 1 도전막 패턴의 소정영역을 노출시키는 개구부를 갖는 제 3 층간절연막 패턴을 형성하는 단계;
    상기 개구부의 측벽을 덮는 절연막 스페이서를 형성하는 단계; 및
    상기 제 3 층간절연막 패턴 상에, 상기 개구부를 통해 상기 제 1 도전막 패턴과 접속하는 제 2 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는다층 배선 절연막 구조체 형성 방법.
  7. 제 6 항에 있어서,
    상기 제 1 도전막 패턴을 형성하는 단계는
    상기 콘택 배선을 포함하는 반도체기판 상에 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막을 패터닝하여, 소정영역에서 상기 콘택 배선을 노출시키는 홈을 갖는 제 2 층간절연막 패턴을 형성하는 단계;
    상기 제 2 층간절연막 패턴을 포함하는 반도체기판 전면에 제 1 도전막을 형성하는 단계; 및
    상기 제 1 도전막을 평탄화 식각하여 상기 제 2 층간절연막 패턴의 상부면을 노출시킴으로써, 상기 홈을 채우는 제 1 도전막 패턴을 형성하는 단계를 포함하는 다층 배선 절연막 구조체 형성 방법.
  8. 제 6 항에 있어서,
    상기 절연막 스페이서를 형성하는 단계는
    상기 개구부가 형성된 반도체기판 전면에 절연막을 콘포말하게 형성하는 단계; 및
    상기 절연막을 이방성 식각하여 상기 제 1 도전막 패턴의 상부면을 노출시킴으로써, 상기 개구부의 측벽을 덮는 절연막 스페이서를 형성하는 단계를 포함하는것을 특징으로 하는 다층 배선 절연막 구조체 형성 방법.
  9. 제 8 항에 있어서,
    상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 다층 배선 절연막 구조체 형성 방법.
  10. 제 6 항에 있어서,
    상기 식각저지막은 산화질화막으로 형성하는 것을 특징으로 하는 다층 배선 절연막 구조체 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100478487B1 (ko) * 2002-11-08 2005-03-28 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
CN112838048A (zh) * 2019-11-22 2021-05-25 联华电子股份有限公司 互连结构以及其制作方法

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